DE3328541A1 - Logische schaltung - Google Patents

Description

• Logische Schaltung
• Die Erfindung betrifft eine logische Schaltung, die drei Eingangs zustände verarbeitet und einen Ausgangscode liefert, der einem der drei Eingangszustände eindeutig zugeordnet ist.
• Solche Schaltungen werden beispielsweise als Eingangsstufe für binäre logische Schaltungen benötigt. Sie liefern einen 2-Bit-Ausgangscode, bei dem jeweils ein Wort (2 Bit) eindeutig einem der drei Eingangszustände (niederohmig LOW, niederohmig HIGH, hochohmig HIQ) zugeordnet ist. Eingangsstufen, die diese Bedingungen erfüllen, werden als Tri-State-Eingangsstufen bezeichnet.
• Der Erfindung liegt die Aufgabe zugrunde, eine Tri-State-Schaltung anzugeben, deren Versorgungsspannung niedrig im Vergleich zu den Schaltschwellen der aktiven Bauelemente ist und die unabhängig vom Eingangszustand keinen Dauerstromfluß in der Eingangsleitung benötigt. Außerdem soll die Schaltung integrierbar sein. Diese Aufgabe wird bei einer logischen Schaltung der eingangs erwähnten Art nach der Erfindung durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.
• Als aktive Bauelemente anstelle des ersten und zweiten Widerstandes werden beispielsweise auch Stromquellen verwendet. Das Widerstandsverhältnis vom ersten zum zweiten Widerstand wird so gewählt, daß sich als Teilspannung ein logisches LOW ergibt.
• Die Erfindung wird im folgenden an einem Ausführungsbeispiel erläutert.
• Die Figur 1 zeigt den Aufbau einer sequentiellen Tri-State-Eingangsstufe nach der Erfindung. Die Eingangsstufe der Figur 1 weist zwei Speicher-Flip-Flops FF1 und FF2, zwei logische UND-ODER-Verknüpfungen V1 und V2, zwei aktive Schaltelemente S1 und S2 sowie zwei Widerstände R1 und R2 auf. Die UND-ODER-Verknüpfung Vi ist dem Set-Eingang S des Speicher-Flip-Flops FF1 und die UND-ODER-Verknüpfung V2 ist dem Set-Eingang S des Speicher-Flip-Flops FF2 vorgeschaltet. Die logischen UND-ODER-Verknüpfungen V1 und V2 sind mit je drei Eingängen (1, 2, 3) versehen. Der Eingang E der,Schaltung der Figur 1 ist mit den ersten Eingängen (1) der logischen UND-ODER-Verknüpfungen V1 und V2 direkt verbunden. Zwischen den Eingang E und die zweiten Eingänge (2) der logischen UND-ODER-Verknüpfungen V1 und V2 ist ein steuerbares Schaltelement S2 geschaltet, so daß das Eingangssignal an den zweiten Eingängen (2) der UND-ODER-Verknüpfungen V1 und V2 nur dann anliegt, wenn der Schalter S2 mittels des Schaltsignals 1 geschlossen ist. Außer dem aktiven Schaltelement S2 ist ein weiteres aktives Schaltelement S1 vorhanden, welches auf der einen Seite mit dem Ausgang des Schaltelements S2, mit den zweiten Eingängen (2) der Flip-Flops FF1 und FF2 sowie über einen Widerstand R1 mit dem Betriebspotential (UB) verbunden ist. Auf seiner anderen Seite ist das zweite aktive Schaltelement S1 über einen Widerstand R2 mit dem Bezugspunkt verbunden.
• Der Schalter S2 wird mittels des Schaltsignals 1 und der Schalter S1 mittels des Schaltsignals 3 geschaltet. Der dritte Eingang (3) der UND-ODER-Verknüpfung FF1 wird durch das Signal 2 und der dritte Eingang (3) der UND-ODER-Verknüpfung FF2 wird durch das Signal 4 angesteuert. Die zweiten Eingänge (2) der UND-ODER-Verknüpfungen V1 und V2 sind miteinander sowie mit dem Ausgang des ersten Schalters S2 verbunden.
• Die Informationsaufbereitung erfolgt bei der Schaltung der Figur 1 zeitlich nacheinander in zwei Schritten.
• Im ersten Schritt wird ermittelt, ob am Eingang der Schaltung niederohmig LOW anliegt. Im zweiten Schritt wird geprüft, ob niederohmig HIGH anliegt. Dabei wird im zutreffenden Fall jedesmal das entsprechende Flip-Flop gesetzt. Nach dem zweiten Schritt steht an den Flip-Flop-Ausgängen die dem Eingangs zustand entsprechende Information an.
• Die Schaltung der Figur 1 funktioniert wie folgt. Vor dem eigentlichen Abfragezyklus werden beide Flip-Flops FF1 und FF2 zurückgesetzt (Ausgang Al, A2: L, L).
• Die beiden Schalter S2 und S1 sind offen. Beginnt die Abfrage, so wird zuerst der Schalter S2 durch den Takt 1 (s. Figur 2) geschlossen. Das bedeutet, daß ein Strom.durch die Eingangsleitung fließen kann, jedoch nur so lange, solange der Takt 01 vorhanden ist.
• Ist der Eingang der Schaltung HIGH oder hochohmig (HIQ), so bleibt auch der Knotenpunkt N1 HIGH (bei HIQ über den Widerstand R1). Bei LOW am Eingang nimmt der Knoten N1 infolge des geschlossenen Schalters S2 ebenfalls den LOW-Zustand an.
• Wie die Figur 2 zeigt, wird während des ersten Taktes 1 der Takt 2 angelegt. Während des Taktes 2 kann sich ein HIGH am Knoten N1 über die UND-Verknüpfung V1 auf den Set-Eingang S des Flip-Flops FF1 auswirken und FF1 setzen (A1:H (bei HIGH oder HIQ am Eingang E)). Das Flip-Flop FF1 bleibt dagegen ungesetzt (A1 = L), wenn an Eingang E LOW anliegt. Wird für den Schalter, 52 ein aktives Bauelement mit hoher Einschaltschwelle benutzt (z. B. MOS-Enhancement-Transistor), so gelangt nur ein Teil eines Eingangspotentials HIGH auf den Knoten N1, wenn das Schaltsignal 1 aus einer Teilschaltung stammt, die mit relativ niedriger Versorgungsspannung UB betrieben wird. Dies kann aber das Setzen des Flip-Flops FF1 nicht beeinträchtigen, da das Signal an N1 zusätzlich mit dem des Eingangs E selbst im UND-Gatter V1 geodert wird und somit der Eingang selbst das Setz-Signal erzeugt. Bei HIQ am Eingang baut sich an N1 über den Widerstand R1 ein HIGH-Potential auf und setzt in diesem Fall das Flip-Flop FF1. Nach einer für das eventuelle Setzen von FF1 ausreichenden Zeit wird der Takt 2 beendet und der zweite Abfragezyklus gestartet. Dazu wird der Takt 3 aktiviert (s. Figur 2), der den Schalter S1 schließt.
• Am Knoten N1 liegt jetzt bei HIQ am Eingang E eine Teilspannung, die aus dem Spannungsteilerverhältnis R1/R2 resultiert. Dieses Verhältnis ist so ausgelegt, daß die Teilspannung ein logisches LOW darstellt. Der Eingang E selbst ist dabei über S2 ebenfalls auf LOW gelegt. Bei niederohmig HIGH am Eingang Bleibt das Potential an N1 über den Schalter S2 ebenfalls auf HIGH, bzw. bei hoher Schaltschwelle von S2 auf einem reduzierten Teilpotential.
• Nach einer Zeit, die zum eventuellen Umladen der vorhandenen Eingangs- und Schaltkapazitäten ausreicht, wird der Takt 4 angelegt. Dadurch kann ein Setz-Signal im UND-Gatter V2 entstehen und das Flip-Flop FF2 setzen. Dies ist dann der Fall, wenn der Eingang oder der Knoten N1 logisch HIGH hat, d. h. nur dann, wenn ein niederohmiges HIGH am Eingang anliegt.
• Nach einer für das eventuelle Setzen des Flip-Flops FF2 ausreichenden Zeit wird der Takt 4 und darauf der Takt 1 beendet. Damit ist der Abfragezyklus abgeschlossen. An den Ausgängen A1 und A2 steht jetzt statisch die den drei Eingangs zuständen entsprechende Information als 2-Bit-Wort an (s. Figur 3).
• Werden Schalter (S1, 52) benutzt, die unerhebliche Schaltschwellen, d. h. Potentialverluste an N1 haben, wird die Oderung in den UND-Gattern V1 und V2 nicht benötigt und nur der Knoten N1 zur UND-Verknüpfung herangezogen. Anstelle der Widerstände R1 und R2 sind auch geeignet verschaltete aktive Bauelemente wie z. B. Stromquellen möglich.
• - L e e r s e i t e -

Claims (3)

1. Patentansprüche 0 Logische Schaltung, die drei Eingangszustände verarbeitet und einen Ausgangscode liefert, der einem der drei Eingangszustände eindeutig zugeordnet ist, dadurch gekennzeichnet, daß sie zwei Speicher-Flip-Flops (FF1, FF2), zwei logische UND- oder UND-ODER-Verknüpfungen (V1, V2) sowie einen oder zwei steuerbare Schalter (S1, S2) aufweist, daß den Set-Eingängen (S) der Speicher-Flip-Flops (FF1, FF2) jeweils eine logische Verknüpfung CVI bzw. V2) mit jeweils drei Einzwängen (1, 2, 3) vorgeschaltet ist, daß ein Knotenpunkt (N1) vorhanden ist, der mit den zweiten Eingängen (2) der logischen Verknüpfungen (V1, V2) verbunden ist, daß zwischen den Knotenpunkt (N1) und das Betriebspotential (UB) ein erster Widerstand (R1) oder ein erstes aktives Bauelement und zwischen den Knotenpunkt (N1) und den Bezugspunkt (Masse) die Reihenschaltung eines ersten steuerbaren Schalters (S1) und eines zweiten Widerstandes (R2) oder eines zweiten aktiven Bauelementes geschaltet ist, daß der Knotenpunkt (N1) direkt oder über einen zweiten steuerbaren Schalter (S2) mit dem Eingang E der Schaltung verbunden ist, daß bei Vorhandensein des zweiten steuerbaren Schalters (S2) dieser durch ein erstes logisches Schaltsignal (1), der dritte Eingang.(3) der einen logischen Verknüpfung (V1) durch ein zweites Schaltsignal (2), der erste steuerbare Schalter (S1) durch ein drittes logisches Schaltsignal (3) und der dritte Eingang (3) der anderen logischen Verknüpfung (V2) durch ein viertes logisches Schaltsignal (4) schaltbar sind und daß die Abfrage durch die Schaltsignale in der Reihenfolge erstes Schaltsignal (0l), zweites Schaltsignal (2), drittes Schaltsignal (3) und viertes Schalt signal (04) erfolgt.
2. 2) Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß als aktive Bauelemente Stromquellen vorgesehen sind.
3. 3) Logisches Schaltelement nach Anspruch 1, dadurch gekennzeichnet, daß das Spannungsteilerverhältnis des ersten Widerstandes zum zweiten Widerstand (R1/R2) derart gewählt ist, daß die resultierende Teilspannung ein logisches LOW darstellt.