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Die Erfindung betrifft eine logische Schaltung, die drei Eingangszustände verarbeitet und einen Ausgangscode liefert, der einem der drei Eingangszustände eindeutig zugeordnet ist, die zwei Speicher-Flip-Flops sowie steuerbare Schalter aufweist und die von vier logischen Schaltsignalen in einer bestimmten Reihenfolge angesteuert wird.
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Eine derartige Schaltung ist aus der Literaturstelle "JP 57-119 524 A2 und Patents Abstracts of Japan", E-138, October 28, 1982, Vol. 6/No. 215, bekannt. Solche Schaltungen werden beispielsweise als Eingangsstufe für binäre logische Schaltungen benötigt. Sie liefern einen 2-Bit-Ausgangscode, bei dem jeweils ein Wort (2 Bit) eindeutig einem der drei Eingangszustände (niederohmig LOW, niederohmig HIGH, hochohmig HI) zugeordnet ist. Eingangsstufen, die diese Bedingungen erfüllen, werden als Tri-State-Eingangsstufen bezeichnet.
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Der Erfindung liegt die Aufgabe zugrunde, eine logische Schaltung der eingangs erwähnten Art anzugeben, bei der die Speicherelemente trotz relativ niedriger Betriebsspannung geschaltet werden können. Außerdem soll die Schaltung integrierbar sein und mit möglichst geringer Chip-Fläche auskommen. Diese Aufgabe wird bei einer logischen Schaltung der eingangs erwähnten Art durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.
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Die Verknüpfungsschaltungen sind vorzugsweise ODER-Schaltungen; es können jedoch auch UND-Schaltungen sein. Anstelle des ersten und zweiten Widerstandes können auch aktive Bauelemente wie z. B. Stromquellen vorhanden sein. Bei Verwendung eines ersten und zweiten Widerstandes wird das Widerstandsverhältnis vom ersten zum zweiten Widerstand vorzugsweise so gewählt, daß sich als Teilspannung ein logisches LOW ergibt.
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Die Erfindung wird im folgenden an einem Ausführungsbeispiel erläutert.
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Die Fig. 1 zeigt den Aufbau einer sequentiellen Tri-State-Eingangsstufe nach der Erfindung. Die Eingangsstufe der Fig. 1 weist zwei Speicher-Flip-Flops FF 1 und FF 2, zwei logische UND-ODER-Verknüpfungen V 1 und V 2, zwei aktive Schaltelemente S 1 und S 2 sowie zwei Widerstände R 1 und R 2 auf. Die UND-ODER-Verknüpfung V 1 ist dem Set-Eingang S des Speicher-Flip-Flops FF 1 und die UND-ODER-Verknüpfung V 2 ist dem Set-Eingang S des Speicher-Flip-Flops FF 2 vorgeschaltet. Die logischen UND-ODER-Verknüpfungen V 1 und V 2 sind mit je drei Eingängen (1, 2, 3) versehen. Der Eingang E der Schaltung der Fig. 1 ist mit den ersten Eingängen (1) der logischen UND-ODER-Verknüpfungen V 1 und V 2 direkt verbunden. Zwischen den Eingang E und die zweiten Eingänge (2) der logischen UND-ODER-Verknüpfungen V 1 und V 2 ist ein steuerbares Schaltelement S 2 geschaltet, so daß das Eingangssignal an den zweiten Eingängen (2) der UND-ODER-Verknüpfungen V 1 und V 2 nur dann anliegt, wenn der Schalter S 2 mittels des Schaltsignals Φ 1 geschlossen ist. Außer dem aktiven Schaltelement S 2 ist ein weiteres aktives Schaltelement S 1 vorhanden, welches auf der einen Seite mit dem Ausgang des Schaltelements S 2, mit den zwei Eingängen (2) der Flip-Flops FF 1 und FF 2 sowie über einen Widerstand R 1 mit dem Betriebspotential (U B ) verbunden ist. Auf seiner anderen Seite ist das zweite aktive Schaltelement S 1 über einen Widerstand R 2 mit dem Bezugspunkt verbunden.
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Der Schalter S 2 wird mittels des Schaltsignals Φ 1 und der Schalter S 1 mittels des Schaltsignals Φ 3 geschaltet. Der dritte Eingang (3) der UND-ODER-Verknüpfung FF 1 wird durch das Signal Φ 2 und der dritte Eingang (3) der UND-ODER-Verknüpfung FF 2 wird durch das Signal Φ 4 angesteuert. Die zweiten Eingänge (2) der UND-ODER- Verknüpfungen V 1 und V 2 sind miteinander sowie mit dem Ausgang des ersten Schalters S 2 verbunden.
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Die Informationsaufbereitung erfolgt bei der Schaltung der Fig. 1 zeitlich nacheinander in zwei Schritten. Im ersten Schritt wird ermittelt, ob am Eingang der Schaltung niederohmig LOW anliegt. Im zweiten Schritt wird geprüft, ob niederohmig HIGH anliegt. Dabei wird im zutreffenden Fall jedesmal das entsprechende Flip- Flop gesetzt. Nach dem zweiten Schritt steht an den Flip-Flop-Ausgängen die dem Eingangszustand entsprechende Information an.
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Die Schaltung der Fig. 1 funktioniert wie folgt. Vor dem eigentlichen Abfragezyklus werden beide Flip- Flops FF 1 und FF 2 zurückgesetzt (Ausgang A 1, A 2: L, L). Die beiden Schalter S 2 und S 1 sind offen. Beginnt die Abfrage, so wird zuerst der Schalter S 2 durch den Takt Φ 1 (s. Fig. 2) geschlossen. Das bedeutet, daß ein Strom durch die Eingangsleitung fließen kann, jedoch nur so lange, solange der Takt Φ 1 vorhanden ist.
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Ist der Eingang der Schaltung HIGH oder hochohmig (HIΩ), so bleibt auch der Knotenpunkt N 1 HIGH (bei HIΩ über den Widerstand R 1). Bei LOW am Eingang nimmt der Knoten N 1 infolge des geschlossenen Schalters S 2 ebenfalls den LOW-Zustand an.
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Wie die Fig. 2 zeigt, wird während des ersten Taktes Φ 1 der Takt Φ 1 angelegt. Während des Taktes Φ 1 kann sich ein HIGH am Knoten N 1 über die UND- Verknüpfung V 1 auf den Set-Eingang S des Flip-Flops FF 1 auswirken und FF 1 setzen (A 1 : H (bei HIGH oder HIΩ am Eingang E) ). Das Flip-Flop FF 1 bleibt dagegen ungesetzt (A 1 = L), wenn am Eingang E LOW anliegt. Wird für den Schalter S 2 ein aktives Bauelement mit hoher Einschaltschwelle benutzt (z. B. MOS-Enhancement- Transistor), so gelangt nur ein Teil eines Eingangspotentials HIGH auf den Knoten N 1, wenn das Schaltsignal Φ 1 aus einer Teilschaltung stammt, die mit relativ niedriger Versorgungsspannung U B betrieben wird. Dies kann aber das Setzen des Flip-Flops FF 1 nicht beeinträchtigen, da das Signal an N 1 zusätzlich mit dem des Eingangs E selbst im UND-Gatter V 1 geodert wird und somit der Eingang selbst das Setz-Signal erzeugt. Bei HIΩ am Eingang baut sich an N 1 über den Widerstand R 1 ein HIGH-Potential auf und setzt in diesem Fall das Flip- Flop FF 1. Nach einer für das eventuelle Setzen von FF 1 ausreichenden Zeit wird der Takt Φ 2 beendet und der zweite Abfragezyklus gestartet. Dazu wird der Takt Φ 3 aktiviert (s. Fig. 2), der den Schalter S 1 schließt. Am Knoten N 1 liegt jetzt bei HIΩ am Eingang E eine Teilspannung, die aus dem Spannungsteilerverhältnis R 1/R 2 resultiert. Dieses Verhältnis ist so ausgelegt, daß die Teilspannung ein logisches LOW darstellt. Der Eingang E selbst ist dabei über S 2 ebenfalls auf LOW gelegt. Bei niederohmig HIGH am Eingang E bleibt das Potential an N 1 über den Schalter S 2 ebenfalls auf HIGH; bzw. bei hoher Schaltschwelle von S 2 auf einem reduzierten Teilpotential.
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Nach einer Zeit, die zum eventuellen Umladen der vorhandenen Eingangs- und Schaltkapazitäten ausreicht, wird der Takt Φ 4 angelegt. Dadurch kann ein Setz- Signal im UND-Gatter V 2 entstehen und das Flip-Flop FF 2 setzen. Dies ist dann der Fall, wenn der Eingang oder der Knoten N 1 logisch HIGH hat, d. h. nur dann, wenn ein niederohmiges HIGH am Eingang anliegt.
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Nach einer für das eventuelle Setzen des Flip-Flops FF 2 ausreichenden Zeit wird der Takt Φ 4 und darauf der Takt Φ 1 beendet. Damit ist der Abfragezyklus abgeschlossen. An den Ausgängen A 1 und A 2 steht jetzt statisch die den drei Eingangszuständen entsprechende Information als 2-Bit-Wort an (s. Fig. 3).
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Werden Schalter (S 1, S 2) benutzt, die unerhebliche Schaltschwellen, d. h. Potentialverluste an N 1 haben, wird die Oderung in den UND-Gattern V 1 und V 2 nicht benötigt und nur der Knoten N 1 zur UND-Verknüpfung herangezogen. Anstelle der Widerstände R 1 und R 2 sind auch geeignet verschaltete aktive Bauelemente wie z. B. Stromquellen möglich.