DE3785833T2

DE3785833T2 - Logikschaltung.

Info

Publication number: DE3785833T2
Application number: DE87117592T
Authority: DE
Inventors: Masaji Ueno
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-11-29
Filing date: 1987-11-27
Publication date: 1993-10-28
Anticipated expiration: 2007-11-28
Also published as: EP0270029A3; EP0270029B1; EP0270029A2; US4839537A; DE3785833D1

Description

Die vorliegende Erfindung bezieht sich auf eine logische Schaltung, die bipolare und CMOS-Transistoren verwendet, um die Kosten für elektrische Energie zu verringern und eine Ansteuermöglichkeit für hohe Belastung zu schaffen und einen Betrieb mit hoher Geschwindigkeit durchzuführen.

Hintergrund der Erfindung

In einer herkömmlichen logischen Schaltung gibt es verschiedene Arten von Schaltungssystemen, wie durch bipolare und CMOS-Transistoren gebildete.
Die Fig. 1 ist ein Schaltplan einer durch bipolare Transistoren gebildeten NAND-Gatter-Schaltung. Bei einem in der Fig. 1 gezeigten NAND-Gatter wird die zwei Eingangsklemmen A und B aufweisende Eingangsstufe durch eine Dioden-Transistorlogik gebildet, die Dioden D&sub1; und D&sub2; und Schottky-Transistoren (in der nachfolgenden Beschreibung als S-Transistoren bezeichnet) Q&sub1; und Q&sub2; vom NPN-Typ aufweist und eine Ausgangsstufe besitzt, die einen S-Transistor Q&sub3; und einen bipolaren Transistor Q&sub4; (in der nachfolgenden Beschreibung als B-Transistor bezeichnet) vom NPN-Typ, die in Darlingtonschaltung miteinander verbunden sind, und die Ausgangsstufe besitzt, außerdem einen S- Transistor Q&sub5;, der mit den Transistoren Q&sub3; und Q&sub4; in Form eines Totempoles verbunden ist. Eine Ausgangsklemme AUS ist mit dem Verbindungspunkt zwischen dem B-Transistor Q&sub4; und dem S-Transistor Q&sub5; verbunden.
Wenn das Verknüpfungsglied durch einen B-Transistor gebildet ist, kann, durch eine grobe Übertragungskonduktanz des B-Transistors, die eine seiner Eigenschaften ist, ein logisches Gatter mit einer Ansteuermöglichkeit für hohe Belastung und mit hoher Geschwindigkeit betrieben, geschaffen werden.
In der Fig. 1 ist der S-Transistor Q&sub1; eingeschaltet, so daß ein elektrischer Pfad von einer Spannungsquelle Vcc durch einen Widerstand R&sub1;, den S-Transistor Q&sub1; und einen Widerstand R&sub2; zur Masse gebildet wird, wenn sich beide Eingangsklemmen A und B spannungsmäßig in einem Hochpegelzustand befinden. Weiterhin ist der S-Transistor Q&sub2; eingeschaltet, so daß ein elektrischer Strom entlang eines Pfads von der Spannungsquelle Vcc durch einen Widerstand R&sub3; und den S-Transistor Q&sub2; zum Basisanschluß des S-Transistors Q&sub5; fließt. Wenn sich eine der beiden Eingangsklemmen A und B spannungsmäßig in einem Niedrigpegelzustand befindet, zum Beispiel, wenn sich die Eingangsklemme A in dem Niedrigpegelzustand befindet, flieht ein elektrischer Strom entlang eines Pfads von der Spannungsquelle Vcc durch einen Widerstand R&sub4; zu einer Diode D&sub1;.
Deingemäß wird der oben erwähnte elektrische Strompfad in der Schaltung gebildet, so daß der Energieverbrauch erhöht wird, sogar wenn sich die Schaltung im stationären Zustand befindet. Wenn der elektrische Strom reduziert wird, um den Energieverbrauch zu verringern, kann der Schaltkreis nicht mit hoher Geschwindigkeit betrieben werden. Deshalb wurde die Schaltung mit CMOS-Transistoren aufgebaut, um den Schaltkreis mit hoher Geschwindigkeit zu betreiben und den Energieverbrauch zu senken.
Die Fig. 2 ist ein Schaltplan einer durch CMOS-Transistoren gebildeten NAND-Gatter-Schaltung. In der NAND-Gatter- Schaltung ist eine Eingangsstufe mit zwei Eingangsklemmen C und D durch einen P-Kanal-MOS-Transistor P&sub1; (in der folgenden Beschreibung PMOS genannt) und in Reihe miteinander verbundenen N-Kanal-MOS-Transistoren (in der folgenden Beschreibung NMOS genannt) N&sub1; und N&sub2; und einen PMOS-Transistor P&sub2;, NMOS-Transistoren N&sub3; und N&sub4;, die in Reihe miteinander verbunden sind und parallel zum PMOS- Transistor P&sub1; geschaltet sind und den NMOS-Transistoren N&sub1; und N&sub2; aufgebaut. Eine Ausgangsstufe der NAND-Gatter- Schaltung ist durch eine aus einem PMOS-Transistor P&sub3; und einem NMOS-Transistor N&sub5; zusammengesetzten Inverterschaltung und eine aus einem PMOS-Transistor P&sub4; und einem NMOS- Transistor N&sub6; zusammengesetzten Inverterschaltung, die mit der vorhergehenden Inverterschaltung in Kaskadenschaltung verbunden ist, aufgebaut. An den jeweiligen Eingangsklemmen C und D sind Eingangsschutzschaltungen angeschlossen, die aus Dioden D&sub3; und D&sub4; mit einem PN-Übergang und einem Widerstand R&sub5; sowie Dioden D&sub5; und D&sub6; mit einem PN-Übergang und einem Widerstand R&sub6; zusammengesetzt sind.
Wenn die logische Schaltung, wie oben erwähnt, durch CMOS- Transistoren aufgebaut ist, ist das Stromansteuervermögen reduziert und es ist schwierig, den Schaltkreis mit hoher Geschwindigkeit zu betreiben, da die Übertragungskonduktanz eines MOS-Transistors geringer ist, als die eines bipolaren Transistors. Dementsprechend ist die Ausgangsstufe des logischen Schaltkreises aus Inverterschaltungen aufgebaut, die größere Transistoren haben und in Kaskadenschaltung miteinander verbunden sind.
In einer wie oben aufgebauten logischen Schaltung ist jedoch ein Ausgangssignal durch die Übertragungs- Verzögerungszeit tpd der in Kaskadenschaltung miteinander verbundenen Inverterschaltungen verzögert. Darüber hinaus nimmt die Größe des Schaltkreises zu, wenn die Größe der Transistoren in der Ausgangsstufe zunimmt, was speziell für das Erreichen eines kompakten Schaltkreises durch Integration nachteilig ist.
Weiterhin werden die EIN-Widerstände der Transistoren verringert, wenn größere Transistoren in der Ausgangsstufe verwendet werden. Dementsprechend können die EIN- Widerstände der Transistoren die Überschreitung oder Unterschreitung des Ausgangssignals in einer Resonanzschaltung, gebildet durch eine induktive Komponente einer mit einer Ausgangsklemme AUS verbundenen Verdrahtung und einer kapazitiven Komponente einer Last, nicht absorbieren, wenn ein Ausgangssignal überschritten oder unterschritten wird, wodurch ein Nachschwingen erzeugt und im ungünstigsten Betriebsfalle ein Fehler verursacht wird.
Deshalb ist die Eingangsschutzschaltung aus Dioden mit PN- Übergang und Widerständen mit den Eingangsklemmen C und D verbunden und wirkt bezüglich des Überspannungsrauschens. Es ist jedoch schwierig, das Nachschwingen ausreichend einzuschränken, da der Spannungsabfall VF der Dioden in der Durchlaßrichtung des PN-Übergangs ungefähr 0,7 Volt beträgt.
Wie oben erwähnt wurde, sind das Lastansteuervermögen und die Arbeitsgeschwindigkeit verbessert, wenn der logische Schaltkreis aus bipolaren Transistoren aufgebaut ist, aber der Energieverbrauch ist vergrößert, und die Arbeitsgeschwindigkeit wird reduziert, wenn der Energieverbrauch reduziert wird.
Wenn das logische Gatter nur aus CMOS-Transistoren aufgebaut ist, kann der Energieverbrauch reduziert werden, aber das Lastansteuervermögen ist reduziert, und es ist schwierig, den Schaltkreis mit hoher Geschwindigkeit zu betreiben. Wenn die Transistoren in der Ausgangsstufe vergrößert werden, um das Lastansteuervermögen zu verbessern, nimmt die Größe der Struktur des Schaltkreises zu, und es ist schwierig, das Nachschwingen ausreichend einzuschränken. Es ist deshalb bei solchen Konstruktionen schwierig, den Energieverbrauch zu reduzieren, das Lastansteuervermögen und die Arbeitsgeschwindigkeit zu verbessern sowie das Nachschwingen einzuschränken.
Die EP-A-0 23 97 62, die am 07.10.1987 veröffentlicht wurde und das Prioritätsdatum 31.03.1986 aufweist, beschreibt einen Pufferschaltkreis, umfassend erste bis dritte CMOS- Inverter, deren Eingangsklemmen untereinander verbunden sind, erste und zweite NPN-Transistoren, deren Basen gemeinsam mit einer Ausgangsklemme des ersten CMOS- Inverters und deren Emitter jeweils mit den Ausgangsklemmen des zweiten und dritten CMOS-Inverters verbunden sind, vierte und fünfte CMOS-Inverters, um die Ausgangssignale des ersten und dritten CMOS-Inverters zu invertieren, einen dritten NPN-Transistor, dessen Basis und Emitter jeweils mit den Ausgangsklemmen des vierten und fünften CMOS- Inverters verbunden sind, vierte und fünfte NPN- Transistoren, deren Leitzustände durch die Ausgangssignale der ersten und vierten CMOS-Inverter gesteuert werden, erste und zweite N-Kanal-MOS-Transistoren, die in Serie mit den vierten beziehungsweise fünften NPN-Transistoren verbunden sind und deren Gates jeweils mit den dritten und fünften CMOS-Invertern verbunden sind und dritte und vierte N-Kanal-MOS-Transistoren, die jeweils zwischen die Gates der ersten und zweiten N-Kanal-MOS-Transistoren und eine Referenzspannungsklemme geschaltet sind und deren Gates jeweils mit den vierten und ersten CMOS-Invertern verbunden sind.
Die JP-A-60-21 77 26 beschreibt eine logische Schaltung mit einer Inverterschaltung als Eingang und einem Darlingtonpaar als Ausgang. Zwischen den Ausgang des Inverters und die Eingänge des Darlingtonpaars ist ein Phasenteiler geschaltet. Das Darlingtonpaar ist mit einem weiteren bipolaren Transistor in Totempolform verbunden. Die Phasenteilerschaltung besteht aus einem einzigen bipolaren Transistor.
Es wird auch eine logische Schaltung beschrieben, die eine Vielzahl von Eingängen besitzt, von denen jeder mit einem individuellen Inverter verbunden ist, wobei die Ausgänge dieser Inverter einem einzelnen Inverter zugeführt werden. Die Phasenteilerschaltung und die Ausgangsschaltung sind mit den oben beschriebenen identisch.

Zusammenfassung der Erfindung

Um die oben erwähnten Probleme zu lösen, besteht eine Aufgabe der Erfindung darin, eine logische Schaltung zur Reduzierung des Energieverbrauchs und zur Verbesserung des Lastansteuervermögens sowie für hohe Arbeitsgeschwindigkeit und eingeschränktes Nachschwingen zu schaffen.
Im Hinblick auf die obige Aufgabe besteht die vorliegende Erfindung in einer logischen Schaltung, umfassend: erste Eingangsmittel, mit einer ersten, zwischen eine Hochspannungsquelle und eine Niederspannungsquelle geschaltete CMOS-Inverterschaltung, zum Eingeben eines ersten Signals und Abgeben eines ersten Ausgangssignals durch die genannte erste CMOS-Inverterschaltung; zweite Eingangsmittel, mit einer zweiten, zwischen eine Hochspannungsquelle und eine Niederspannungsquelle geschaltete CMOS-Inverterschaltung, zum Eingeben eines zweiten Signals und Abgeben eines zweiten Ausgangssignals durch die genannte zweite CMOS-Inverterschaltung; und zwischen die Hoch- und die Niederspannungsquelle geschaltete Ausgangsmittel, die erste in Darlingtonschaltung verbundene bipolare Transistormittel und einen zweiten bipolaren Transistor in Form eines Totempoles aufweisen und bezüglich des Eingangssignals auf der Grundlage des Betriebs der ersten und zweiten bipolaren Transistormittel ein logisches Signal abgeben, wobei der Basisanschluß der zweiten bipolaren Transistormittel über einen dritten bipolaren Transistor mit der Niederspannungsquelle verbunden ist, gekennzeichnet durch Steuermittel mit zwei Paaren komplementärer erster und zweiter MOS-Transistoren von ersten und zweiten Leitfähigkeitstypen, betrieben auf der Grundlage des ersten und zweiten Ausgangssignals der ersten und zweiten CMOS- Inverterschaltungen, wobei die ersten und zweiten Transistoren des ersten Leitfähigkeitstyps in Serie zwischen die Hochspannungsquelle und den Basisanschluß des dritten bipolaren Transistors geschaltet sind, die ersten und zweiten Transistoren des zweiten Leitfähigkeitstyps parallel zwischen den Basisanschluß des zweiten bipolaren Transistors und den Gateanschluß des dritten MOS- Transistors geschaltet und über Widerstandsmittel mit der Hochspannungsquelle verbunden sind und der Gateanschluß des dritten MOS-Transistors mit der Eingangsklemme der ersten in Darlingtonschaltung verbundenen bipolaren Transistormittel verbunden ist.
Die Aufgabe der Erfindung wird auch durch eine Pufferschaltung gelöst, umfassend: Eingangsmittel, enthaltend eine zwischen eine Hochspannungsquelle und eine Niederspannungsquelle geschaltete CMOS-Inverterschaltung, zum Eingeben eines Signals und zum Abgeben eines Ausgangssignals über die genannte CMOS-Inverterschaltung; zwischen die genannten Hoch- und Niederspannungsquellen geschaltete Ausgangsmittel, mit einem ersten in Darlingtonschaltung verbundenen bipolaren Transistormittel und einem zweiten bipolaren Transistormittel in Form eines Totempoles, die bezüglich des Eingangssignals auf der Grundlage des Betriebs der ersten und zweiten bipolaren Transistormittel ein logisches Signal abgeben und einem dritten zwischen die Niederspannungsquelle und den Basisanschluß des zweiten bipolaren Transistormittels geschalteten bipolaren Transistormittel, gekennzeichnet durch Steuermittel mit komplementären ersten und zweiten MOS-Transistoren, betrieben auf der Grundlage des Ausgangssignals der genannten CMOS-Inverterschaltung, wobei einer der Source- und Drainanschlüsse des ersten MOS- Transistorsmittels mit dem Basisanschluß des zweiten bipolaren Transistormittels verbunden ist, der Basisanschluß des dritten bipolaren Transistorsmittels mit einem der Source- und Drainanschlüsse des zweiten MOS- Transistorsmittels verbunden ist, ein drittes MOS- Transistormittel zwischen die Hochspannungsquelle und den anderen der Source- und Drainanschlüsse des zweiten MOS- Transistorsmittels geschaltet ist, der Gateanschluß des dritten MOS-Transistor an die Eingangsklemme des ersten in Darlingtonschaltung verbundenen bipolaren Transistormittels und die anderen Source- und Drainanschlüsse des ersten MOS- Transistormittels angeschlossen ist.
Die Aufgabe der Erfindung wird auch durch eine Pufferschaltung gelöst, umfassend: erste Eingangsmittel, enthaltend einen ersten zwischen eine Hochspannungsquelle und eine Niederspannungsquelle geschalteten CMOS-Inverter, zum Eingeben eines ersten Signals und Abgeben eines ersten Ausgangssignals durch die genannte erste CMOS- Inverterschaltung; zweite Eingangsmittel, enthaltend einen zweiten zwischen die Hochspannungsquelle und die Niederspannungsquelle geschalteten CMOS-Inverter, zum Eingeben eines zweiten Signals und Abgeben eines zweiten Ausgangssignals durch die genannte zweite CMOS- Inverterschaltung; zwischen die Hoch- und Niederspannungsquellen geschaltete Ausgangsmittel, mit einem ersten in Darlingtonschaltung verbundenen bipolaren Transistormittel und einem zweiten bipolaren Transistormittel in Form eines Totempoles, das bezüglich des Eingangssignals auf der Grundlage des Betriebs der ersten und zweiten bipolaren Transistormittel ein logisches Signal abgibt, wobei der Basisanschluß des zweiten bipolaren Transistormittels über einen dritten bipolaren Transistor mit der Niederspannungsquelle verbunden ist, gekennzeichnet durch Steuermittel mit einer Serienschaltung von einem ersten MOS-Transistormittel von einem ersten Leitfähigkeitstyp und einer Parallelschaltung von einem zweiten MOS-Transistormittel des zweiten Leitfähigkeitstyps, entgegengesetzt zum ersten Leitfähigkeitstyp, betrieben auf der Grundlage des ersten und zweiten Ausgangssignals der ersten und zweiten CMOS- Inverterschaltungen, wobei ein Anschluß der Parallelschaltung über ein drittes MOS-Transistormittel mit der Hochspannungsquelle verbunden ist, der andere Anschluß der Parallelschaltung mit dem Basisanschluß des dritten bipolaren Transistormittels verbunden ist, ein Anschluß der Serienschaltung mit der Eingangsklemme des in Darlingtonschaltung verbundenen bipolaren Transistormittels und dem Gateanschluß des dritten MOS-Transistormittels verbunden ist, wobei der andere Anschluß der Serienschaltung mit dem Basisanschluß des zweiten bipolaren Transistormittels verbunden ist.
Bei der logischen Schaltung der vorliegenden Erfindung wird der Betrieb der miteinander in der Form eines Totempoles verbundenen und den Ausgangsteil bildenden bipolaren Transistoren durch einen Steuerteil mit den CMOS- Transistoren gesteuert. Die Basisladung des einen der bipolaren Transistoren wird durch die Transistoren entladen, die den Steuerteil bilden, wodurch ein elektrischer Stromfluß durch den Ausgangsteil und der Energieverbrauch reduziert werden und die logische Operation bezüglich des Eingangssignal ausgeführt wird.

Kurze Beschreibung der Zeichnungen

Die vorliegende Erfindung wird durch die folgenden bevorzugten Ausführungsformen in Verbindung mit den zugehörigen Zeichnungen verständlicher, in denen:
Fig. 1 ein Schaltplan einer konventionellen logischen Schaltung, aufgebaut aus bipolaren Transistoren, ist;
Fig. 2 ein Schaltplan einer anderen konventionellen logischen Schaltung, aufgebaut aus CMOS- Transistoren, ist;
Fig. 3 ein Schaltplan ist, der den Aufbau einer logischen Schaltung entsprechend einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 4 eine Ansicht von Wellenformen von Signalen beim Betrieb der logischen Schaltung nach Fig. 3 zeigt;
Fig. 5 ein Schaltplan ist, der den Aufbau einer logischen Schaltung entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 6 ein Schaltplan ist, der den Aufbau einer logischen Schaltung entsprechend einer dritten Ausführungsform der vorliegenden Erfindung zeigt; und
Fig. 7 ein Schaltplan ist, der den Aufbau einer logischen Schaltung entsprechend einer vierten Ausführungsform der vorliegenden Erfindung zeigt.

Detaillierte Beschreibung der bevorzugten Ausführungsformen.

Es werden nun, unter Bezugnahme auf die zugehörigen Zeichnungen, die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben.
Die Fig. 3 ist ein Schaltplan, der den Aufbau einer logischen Schaltung entsprechend einer ersten Ausführungsform der vorliegenden Erfindung zeigt. In der Fig. 3 wird die logische Schaltung durch eine Mischung von bipolaren Transistoren und CMOS-Transistoren gebildet und umfaßt einen Eingangsteil I, einen Steuerteil II mit CMOS- Transistoren und einen aus bipolaren Transistoren zusammengesetzten Ausgangsteil, und bildet ein UND-Gatter oder ein NOR-Gatter mit zwei Eingangsklemmen A und B.
In der Fig. 3 hat der Eingangsteil aus PMOS- und NMOS- Transistoren zusammengesetzte Inverterschaltungen I&sub1; und I&sub2;. Die Eingangsklemme A ist über eine aus einer Schottkydiode (in der nachfolgenden Beschreibung als S- Diode bezeichnet) D&sub1;&sub1; und einem Widerstand R&sub1;&sub1; bestehende Eingangsschutzschaltung mit einem Eingang der Inverterschaltung I&sub1; verbunden. Die Eingangsklemme B ist über eine aus einer S-Diode D&sub1;&sub2; und einem Widerstand R&sub1;&sub2; bestehende Eingangsschutzschaltung mit einem Eingang der Inverterschaltung I&sub2; verbunden.
Der Steuerabschnitt II steuert den Betrieb des später beschriebenen Ausgangsteils und umfaßt eine Schalt- Schaltung 1 zum Betreiben des in der Fig. 3 gezeigten logischen Gatters als UND-Gatter oder als NOR-Gatter, in Serie geschaltete PMOS-Transistoren P&sub1;&sub3;, P&sub1;&sub4; und P&sub1;&sub5;, parallelgeschaltete NMOS-Transistoren N&sub1;&sub4; und N&sub1;&sub5;, einen S- Transistor Q&sub1;&sub4; und einen Widerstand R&sub1;&sub4;.
Wenn das logische Gatter durch die Schalt-Schaltung 1 als UND-Gatter betrieben wird, sind eine Eingangsklemme a und eine Ausgangsklemme b und eine Eingangsklemme c und eine Ausgangsklemme d jeweils untereinander kurzgeschlossen. Wenn das logische Gatter durch die Schalt-Schaltung 2 als NOR-Gatter betrieben wird, werden Inverterschaltungen jeweils zwischen die Eingangs- und Ausgangsklemmen a und b und die Eingangs- und Ausgangsklemmen c und d geschaltet.
Die Gateanschlüsse des PMOS-Transistors P&sub1;&sub5; und des NMOS- Transistors N&sub1;&sub3; sind über die Schalt-Schaltung 1 mit einem Ausgang der Inverterschaltung I&sub2; verbunden. Die Gateanschlüsse des PMOS-Transistors P&sub1;&sub4; und des NMOS- Transistors N&sub1;&sub4; sind über die Schalt-Schaltung 1 mit einem Ausgang der Inverterschaltung I&sub1; verbunden. Der Gateanschluß des PMOS-Transistors P&sub1;&sub3; ist mit den Drainanschlüssen der NMOS-Transistoren N&sub1;&sub3; und N&sub1;&sub4; verbunden.
Der S-Transistor Q&sub1;&sub4; ist vorgesehen, die Basisladung des S- Transistors Q&sub1;&sub3;, der den später beschriebenen Ausgangsteil III bildet, zu entladen und ist zwischen der Masse und den Sourceanschlüssen der NMOS-Transistoren N&sub1;&sub3; und N&sub1;&sub4; eingefügt. Der Basisanschluß des S-Transistors Q&sub1;&sub4; ist mit dem Drainanschluß des PMOS-Transistors P&sub1;&sub5; und über einen Widerstand R&sub1;&sub4; mit der Masse verbunden.
Der Ausgangsteil III besitzt einen S-Transistor Q&sub1;&sub1; und einen B-Transistor Q&sub1;&sub2;, die in Darlingtonschaltung miteinander verbunden sind sowie einen S-Transistor Q&sub1;&sub3; der mit den Transistoren Q&sub1;&sub1; und Q&sub1;&sub2; in der Form eines Totempoles verbunden ist. Mit dem Verbindungspunkt zwischen dem B-Transistor Q&sub1;&sub2; und dem S-Transistor Q&sub1;&sub3; ist eine Ausgangsklemme AUS verbunden. Der Basisanschluß des S- Transistors Q&sub1;&sub1; ist über einen Widerstand R&sub1;&sub3; mit einer Spannungsquelle Vcc und mit den Drainanschlüssen der NMOS- Transistoren N&sub1;&sub3; und N&sub1;&sub4; verbunden. Der Basisanschluß des S- Transistors Q&sub1;&sub2; ist über eine S-Diode D&sub1;&sub3; mit dem Basisanschluß des S-Transistors Q&sub1;&sub1; verbunden. Der Basisanschluß des S-Transistors Q&sub1;&sub3; ist mit den Sourceanschlüssen der NMOS-Transistoren N&sub1;&sub3; und N&sub1;&sub4; verbunden.
Es soll nun die Arbeitsweise der logischen Schaltung in der oben beschriebenen ersten Ausführungsform der vorliegenden Erfindung beschrieben werden, wobei auf die Fig. 4 Bezug genommen wird, die Wellenformen von Signalen in der Fig. 3 zeigt.
In der folgenden Beschreibung sind die Eingangs- und Ausgangsklemmen a und b, und die Eingangs- und Ausgangsklemmen c und d in der Schalt-Schaltung 1 kurzgeschlossen, und das logische Gatter in der Fig. 3 wird als UND-Gatter betrieben.
Wenn sich die Eingangsklemme A spannungsmäßig auf einem Hochpegelzustand befindet, geht ein Ausgang der Inverterschaltung I&sub1; spannungsmäßig in einen Niedrigpegelzustand, und der PMOS-Transistor P&sub1;&sub4; wird durchgesteuert, und der NMOS-Transistor N&sub1;&sub4; wird gesperrt, und das Potential an der Ausgangsklemme AUS wird in diesem Zustand wie folgt geändert.
In einem solchen Zustand nämlich, in dem an der Eingangsklemme B ein niedriger Pegel anliegt, weist ein Eingang der Inverterschaltung I&sub2;, das heißt das Potential am der Punkt D einen hohen Pegel auf, und der NMOS-Transistor N&sub1;&sub3; ist durchgesteuert. Dementsprechend sind der S- Transistor Q&sub1;&sub1; und der B-Transistor Q&sub1;&sub2; gesperrt, und der S- Transistor Q&sub1;&sub3; ist durchgesteuert und sein Ausgang weist einen niedrigen Pegel auf.
Wenn das Potential an der Eingangsklemme B vom niedrigen zu einem hohen Pegel geändert wird, beginnt das Potential am Punkt D vom hohen Pegel zum niedrigen Pegel zu sinken. Der PMOS-Transistor P&sub1;&sub5; wird durchgesteuert, wenn das Potential am Punkt D niedriger wird, als ein Potential gleich dem Sourcepotential VS15 des PMOS-Transistors P&sub1;&sub5; minus einer Schwellenspannung VT15 des PMOS-Transistors P&sub1;&sub5;. Somit wird ein elektrischer Strom von einer Spannungsquelle Vcc über die PMOS-Transistoren P&sub1;&sub3;, P&sub1;&sub4; und P&sub1;&sub5; zum Basisanschluß des S-Transistors Q&sub1;&sub4; geleitet, so daß der S-Transistor Q&sub1;&sub4; durchgesteuert wird. Folglich wird die Basisladung des S- Transistors Q&sub1;&sub3; über den S-Transistor Q&sub1;&sub4; zur Masse entladen, so daß der S-Transistor Q&sub1;&sub3; schnell gesperrt wird.
Wenn der S-Transistor Q&sub1;&sub4; durchgesteuert ist, flieht ein elektrischer Strom entlang eines Pfads vom Widerstand R&sub1;&sub3; durch den NMOS-Transistor N&sub1;&sub3; zum S-Transistor Q&sub1;&sub4;. Die Zeit, in der der S-Transistor Q&sub1;&sub4; durchgesteuert wird, wird verzögert, indem bewirkt wird, daß der elektrische Strom, der beginnt zum Basisanschluß des S-Transistors Q&sub1;&sub4; geleitet zu werden, durch den Widerstand R&sub1;&sub4; fließt, wodurch ein Durchgangsstrom, der durch die Transistoren Q&sub1;&sub2; und Q&sub1;&sub3; fließt, reduziert wird.
Der NMOS-Transistor N&sub1;&sub3; ist durchgesteuert, bis das Potential am Punkt D weiter reduziert ist und eine Spannung erreicht, die gleich einer Spannung VBE13 zwischen der Basis und dem Emitter des S-Transistors Q&sub1;&sub3; plus einer Schwellenspannung VT13 des NMOS-Transistors N&sub1;&sub3; ist, aber der Drainstrom des NMOS-Transistors N&sub1;&sub3; beginnt sich allmählich zu verringern, da die Spannung zwischen dem Gate und der Source desselben reduziert ist. Wenn das Potential am Punkt D die Spannung VBE13+VT13 erreicht hat, wird der NMOS-Transistor N&sub1;&sub3; gesperrt. Das Potential am Punkt C wird in Übereinstimmung mit einer Zeitkonstante zwischen dem Widerstand R&sub1;&sub3;, den Drains der NMOS-Transistoren N&sub1;&sub3; und N&sub1;&sub4; und den parasitären Kapazitäten in den S-Dioden D&sub1;&sub3; und D&sub1;&sub4; erhöht.
Wenn das Potential am Punkt C angestiegen ist, wird der Transistor Q&sub1;&sub1; durchgesteuert, so daß der B-Transistor Q&sub1;&sub2; durchgesteuert wird und die Ausgangsklemme AUS vom Zustand eines niedrigen Pegels zu dem eines hohen Pegels wechselt. Wenn das Potential am Punkt C weiter angestiegen ist und höher als die Spannung Vcc-VT13 wird, die die Schwellenspannung des PMOS-Transistors P&sub1;&sub3; darstellt, wird der PMOS-Transistor P&sub1;&sub3; gesperrt. Deshalb wird kein elektrischer Strom zum Basisanschluß des S-Transistors Q&sub1;&sub4; geleitet, und die an dieser Basis akkumulierte Ladung wird durch den Widerstand R&sub1;&sub4; an die Masse abgeleitet, so daß der S-Transistor Q&sub1;&sub4; gesperrt wird.
Dementsprechend wird die Basisladung des S-Transistors Q&sub1;&sub3; durch den S-Transistor Q&sub1;&sub4; zur Masse abgeleitet, wenn die Ausgangsklemme AUS von einem niedrigen Pegelzustand zu einem hohen Pegelzustand wechselt, wodurch dabei der elektrische Durchgangsstrom, der von der Spannungsquelle Vcc durch den B-Transistor Q&sub1;&sub2; und den S-Transistor Q&sub1;&sub3; zur Masse fließt, reduziert wird.
In einem solchen Zustand, wenn die Eingangsklemmen B auf den niedrigen Pegelzustand geändert wird, beginnt das Potential am Punkt D vom niedrigen zum hohen Pegel zu steigen, so daß der NMOS-Transistor N&sub1;&sub3; durchgesteuert wird und ein elektrischer Strom durch den NMOS-Transistor N&sub1;&sub3; zu fließen beginnt. Somit wird der PMOS-Transistor P&sub1;&sub3; durchgesteuert, wenn das Potential am Punkt C sich zu verringern beginnt und niedriger wird, als die Schwellenspannung Vcc-VT13 des PMOS-Transistors P&sub1;&sub3; und alle PMOS-Transistoren P&sub1;&sub3;, P&sub1;&sub4; und P&sub1;&sub5; werden zeitweilig durchgesteuert. Jedoch ist das Potential am Punkt D erhöht, und der PMOS-Transistor P&sub1;&sub5; wird unmittelbar danach gesperrt, so daß alle PMOS-Transistoren P&sub1;&sub3;, P&sub1;&sub4; und P&sub1;&sub5; nur für eine sehr kurze Zeit durchgesteuert sind.
Der elektrische Strom, der durch die Spannung VBE zwischen der Basis und dem Emitter des S-Transistors Q&sub1;&sub4;, dividiert durch den Widerstand R des Widerstands R&sub1;&sub4; dargestellt wird, in dem elektrischen Strom, der durch den Basisanschluß des S-Transistors Q&sub1;&sub4; fließt, wird durch den Widerstand R&sub1;&sub4; absorbiert. Folglich bleibt der S-Transistor Q&sub1;&sub4; gesperrt.
Folglich wird ein elektrischer Strom von der Spannungsquelle Vcc durch den Widerstand R&sub1;&sub3; und den NMOS- Transistor N&sub1;&sub3; zum Basisanschluß des S-Transistors Q&sub1;&sub3; geleitet. Weiterhin werden die Basisladung des B- Transistors Q&sub1;&sub2; durch die S-Diode D&sub1;&sub3; und die Ladung der Ausgangsklemme AUS durch die S-Diode D&sub1;&sub4; zugeführt. Somit wird der S-Transistor Q&sub1;&sub3; durchgesteuert, und der S- Transistor Q&sub1;&sub1; und der B-Transistor Q&sub1;&sub2; werden gesperrt, und die Ausgangsklemme AUS wird vom hohen Pegelzustand zum niedrigen Pegelzustand geändert.
Die gleichen Resultate wie oben können auch erreicht werden, wenn die Eingangsklemme B einen hohen Pegelzustand aufweist, und der Zustand der Eingangsklemme A verändert wird, und sie können auch erreicht werden, wenn zwischen die Eingangs- und Ausgangsklemmen a und b und zwischen die Eingangs- und Ausgangsklemmen c und d der Schalt-Schaltung 1 Inverterschaltungen eingefügt werden.
Obwohl in der obigen logischen Schaltung bipolare Transistoren verwendet wurden, ist der elektrische Strom in den aktiven und normalen Zuständen in der Schaltung stark reduziert, und der Energieverbrauch kann annähernd auf den einer Schaltung reduziert werden, die nur mit CMOS- Transistoren aufgebaut ist. Weiterhin kann das hohe Lastansteuervermögen erreicht werden und die Arbeitsgeschwindigkeit wird hoch, da die Ausgangsstufe aus bipolaren Transistoren aufgebaut wird. Darüber hinaus kann der EIN-Widerstand der bipolaren Transistoren in der Ausgangsstufe das Nachschwingen einschränken, da die elektrischen Strom-Spannungscharakteristiken derselben nicht linear sind, und der Ein-Widerstand größer ist, als der von CMOS-Transistoren, die ein ähnliches Ansteuervermögen haben.
Weiterhin wird die Eingangsschutzschaltung in der logischen Schaltung der vorliegenden Erfindung durch eine S-Diode gebildet, die eine kurze Ansprechzeit und, im Vergleich zu Dioden mit PN-Übergängen, einen geringen Spannungsabfall in der Durchlaßrichtung hat. Deshalb kann das Nachschwingen, das dazu tendiert, bei einer langen Verbindung der Verdrahtung zu der Eingangsklemme erzeugt zu werden, im Vergleich zu einer Eingangsschutzschaltung mit Dioden mit PN-Übergängen eingeschränkt werden.
Bei der Konstruktion der in der Fig. 3 gezeigten logischen Schaltung ist sowohl der PMOS-Transistor P&sub1;&sub4;, als auch der PMOS-Transistor P&sub1;&sub5; derart verändert, daß sie entsprechend dem Wechsel am Eingang in den folgenden zwei Fällen durchgesteuert sind. (1) Wenn die Ausgangsklemme d der Schalt-Schaltung 1 einen niedrigen Pegelzustand aufweist und der PMOS-Transistor P&sub1;&sub4; durchgesteuert ist, wechselt die Ausgangsklemme b der Schalt-Schaltung vom hohen Pegelzustand zum niedrigen Pegelzustand, und der PMOS- Transistor P&sub1;&sub5; wechselt vom gesperrten zum durchgesteuerten Zustand. (2) Wenn die Ausgangsklemme b der Schalt-Schaltung 1 einen niedrigen Pegelzustand aufweist und der PMOS- Transistor P&sub1;&sub5; durchgesteuert ist, wechselt die Ausgangsklemme d der Schalt-Schaltung 1 vom hohen Pegelzustand zum niedrigen Pegelzustand, und der PMOS- Transistor P&sub1;&sub4; wechselt vom gesperrten zum durchgesteuerten Zustand.
Im Fall (1) beträgt die Spannung VDS zwischen der Source und dem Drain des PMOS-Transistors P&sub1;&sub4; 0 Volt, a der PMOS- Transistor P&sub1;&sub4; durchgesteuert ist. Weiterhin ist das Potential der Source des PMOS-Transistors P&sub1;&sub5; gleich dem Potential der Spannungsquelle Vcc, da der NMOS-Transistor N&sub1;&sub3; durchgesteuert ist und auch der PMOS-Transistor P&sub1;&sub3;. Folglich wird der PMOS-Transistor P&sub1;&sub5; schnell durchgesteuert, wodurch der Schaltvorgang vom gesperrten Zustand zum durchgesteuerten Zustand schnell durchgeführt wird, wenn das Potential des Gates des PMOS-Transistors P&sub1;&sub5; vom hohen Pegelzustand zum niedrigen Pegelzustand gewechselt wird.
Im Fall (2) ist, da der PMOS-Transistor P&sub1;&sub4; gesperrt ist, das Potential der Source des PMOS-Transistors P&sub1;&sub5; gleich dem Schwellenpotential des PMOS-Transistors P&sub1;&sub5;, so daß sich der PMOS-Transistor P&sub1;&sub5; im abgeschnittenen Zustand befindet. Folglich wird das Potential an der Source des PMOS- Transistors P&sub1;&sub5; erhöht, und die Spannung VGS zwischen dem Gate und der Source des PMOS-Transistors P&sub1;&sub5; wird erhöht, nachdem der PMOS-Transistor P&sub1;&sub4; durchgesteuert wurde, wenn das Potential am Gate des PMOS-Transistors P&sub1;&sub4; vom hohen Pegelzustand zum niedrigen Pegelzustand gewechselt wird.
Folglich wird im Bezug auf die Veränderung des Eingangs im Fall (2) der PMOS-Transistor P&sub1;&sub5; durchgesteuert, nachdem der PMOS-Transistor P&sub1;&sub4; durchgesteuert wurde, und der Schaltvorgang vom gesperrten zum durchgesteuerten Zustand ist im Vergleich mit dem Fall (1) geringfügig verzögert, wodurch zu dem Zeitpunkt des Hochpegelausgangs, Unterschiede im Bezug auf die Ansprech- Charakteristiken der logischen Schaltung erzeugt werden.
Die Fig. 5 zeigt eine zweite Ausführungsform der vorliegenden Erfindung, die so aufgebaut ist, daß die oben erwähnten Ansprech-Charakteristiken die gleichen werden. Die Fig. 5 ist ein Schaltplan, der den Aufbau einer logischen Schaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt, bei der die in der Fig. 3 gezeigten PMOS-Transistoren P&sub1;&sub4; und P&sub1;&sub5; durch einen gleichen Schwellenwert-Schaltkreis 3, eingerahmt mit einer gestrichelten Linie in der Fig. 5, ersetzt sind, in dem die Schwellenwerte gleich sind. Der andere Aufbau der Fig. 5 ist ähnlich zu dem Aufbau der in der Fig. 3 gezeigten logischen Schaltung und deshalb haben gleiche Teile in der Fig. 5 die gleichen Bezugszeichen wie in der Fig. 3.
In der Fig. 5 wird der gleiche Schwellenwert-Schaltkreis 3 durch vier PMOS-Transistoren P&sub1;&sub6;, P&sub1;&sub7;, P&sub1;&sub8; und P&sub1;&sub9; gebildet.
Die PMOS-Transistoren P&sub1;&sub6; und P&sub1;&sub7; sind miteinander in Serie zwischen den Drainanschluß des PMOS-Transistors P&sub1;&sub3; und den Basisanschluß des S-Transistors Q&sub1;&sub4; geschaltet. Der Gateanschluß des PMOS-Transistors P&sub1;&sub6; ist mit der Ausgangsklemme b der Schalt-Schaltung 1 verbunden und der Gateanschluß des PMOS-Transistors P&sub1;&sub7; mit der Ausgangsklemme d des Schaltstromkreises 1.
Die PMOS-Transistoren P&sub1;&sub8; und P&sub1;&sub9; sind parallel zu den miteinander in Serie geschalteten PMOS-Transistoren P&sub1;&sub6; und P&sub1;&sub7; geschaltet, und sind in Serie miteinander zwischen den Drainanschluß des PMOS-Transistors P&sub1;&sub3; und den Basisanschluß des S-Transistors Q&sub1;&sub4; geschaltet. Der Gateanschluß des PMOS- Transistors P&sub1;&sub8; ist mit der Ausgangsklemme d der Schalt- Schaltung 1 und dem Gateanschluß des PMOS-Transistors P&sub1;&sub9; mit der Ausgangsklemme b des Schaltstromkreises verbunden.
Es wird nun der Betrieb des wie oben beschrieben aufgebauten gleiche Schwellenwert-Schaltkreises 3 beschrieben, wenn die PMOS-Transistoren P&sub1;&sub6; und P&sub1;&sub7; und die PMOS-Transistoren P&sub1;&sub8; und P&sub1;&sub9;, in Serie miteinander geschaltet, jeweils durchgesteuert werden. In diesem Falle sind in der Schalt-Schaltung 1 die Eingangs- und Ausgangsklemmen a und b beziehungsweise die Eingangsklemmen c und d kurzgeschlossen, um die logische Schaltung als UND- Gatter zu betreiben.
Zuerst weist die Eingangsklemme A einen hohen Pegelzustand auf und die Eingangsklemme B einen niedrigen Pegelzustand. Der Betrieb der logischen Schaltung wird in dem Zustand beschrieben, in dem das Potential der Eingangsklemme B von einem niedrigen Pegelzustand zu einem hohen Pegelzustand wechselt.
Wenn die Eingangsklemme A einen hohen Pegelzustand aufweist und die Eingangsklemme B einen niedrigen Pegelzustand, weist die Ausgangsklemme b der Schalt-Schaltung 1 einen hohen Pegelzustand auf, und die Ausgangsklemme d desselben einen niedrigen Pegelzustand und die PMOS-Transistoren P&sub1;&sub6; und P&sub1;&sub9; sind gesperrt, und die PMOS-Transistoren P&sub1;&sub7; und P&sub1;&sub8; sind durchgesteuert. Folglich ist das Potential der Source des PMOS-Transistors P&sub1;&sub7; gleich der Schwellenspannung des PMOS-Transistors P&sub1;&sub7; und das Potential der Source des PMOS-Transistors P&sub1;&sub9; ist gleich dem Potential der Spannungsquelle.
In einem solchen Zustand wechselt die Ausgangsklemme b der Schalt-Schaltung 1 vom hohen Pegelzustand zum niedrigen Pegelzustand, und die PMOS-Transistoren P&sub1;&sub6; und P&sub1;&sub9; werden vom gesperrten Zustand in den durchgesteuerten Zustand überführt, wenn die Eingangsklemme in den hohen Pegelzustand geht.
Da zu diesem Zeitpunkt das Potential der Source des PMOS- Transistors P&sub1;&sub9; gleich dem Potential der Spannungsquelle ist, werden die PMOS-Transistoren P&sub1;&sub8; und P&sub1;&sub9; durchgesteuert, bevor der PMOS-Transistor P&sub1;&sub6; vom gesperrten Zustand in den durchgesteuerten Zustand wechselt, und beide PMOS-Transistoren P&sub1;&sub6; und P&sub1;&sub7; werden durchgesteuert. Deshalb wird der von der Spannungsquelle Vcc kommende, durch den PMOS-Transistor P&sub1;&sub3; fließende, elektrische Strom durch die PMOS-Transistoren P&sub1;&sub8; und P&sub1;&sub9; unmittelbar nachdem die Ausgangsklemme b der Schalt-Schaltung 1 vom hohen Pegelzustand zum niedrigen Pegelzustand gewechselt hat, zum Basisanschluß des S-Transistors Q&sub1;&sub4; geleitet.
Als nächstes soll der Betrieb der logischen Schaltung beschrieben werden, wenn in dem Zustand, in dem die Eingangsklemme A einen niedrigen Pegelzustand aufweist und die Eingangsklemme B einen hohen Pegelzustand, das Potential der Eingangsklemme A vom niedrigen Pegelzustand in einen hohen Pegelzustand wechselt.
Wenn die Eingangsklemme A einen niedrigen Pegelzustand aufweist und die Eingangsklemme B einen hohen Pegelzustand, liegt an der Ausgangsklemme b der Schalt-Schaltung 1 ein niedriger Pegelzustand an und an der Ausgangsklemme d desselben ein hoher Pegelzustand, und die PMOS-Transistoren P&sub1;&sub6; und P&sub1;&sub9; sind durchgeschaltet und die PMOS-Transistoren P&sub1;&sub7; und P&sub1;&sub8; sind gesperrt. Folglich ist das Potential an der Source des PMOS-Transistors P&sub1;&sub9; gleich dem Schwellenpotential des PMOS-Transistors P&sub1;&sub9;.
In diesem Zustand wechselt die Ausgangsklemme d der Schalt- Schaltung 1 vom hohen Pegelzustand in den niedrigen Pegelzustand, die Eingangsklemme A vom niedrigen Pegelzustand in den hohen Pegelzustand wechselt, und die PMOS-Transistoren P&sub1;&sub7; und P&sub1;&sub8; werden vom gesperrten Zustand in den durchgesteuerten Zustand überführt.
Zu diesem Zeitpunkt werden die PMOS-Transistoren P&sub1;&sub6; und P&sub1;&sub7; durchgesteuert, ehe der PMOS-Transistor P&sub1;&sub8; vom gesperrten in den durchgesteuerten Zustand wechselt, da das Potential an der Source des PMOS-Transistors P&sub1;&sub7; gleich dem Potential der Spannungsquelle ist, und beide PMOS-Transistoren P&sub1;&sub8; und P&sub1;&sub9; werden durchgesteuert. Deshalb wird der von der Spannungsquelle Vcc kommende, durch den PMOS-Transistor P&sub1;&sub3; fließende elektrische Strom durch die PMOS-Transistoren P&sub1;&sub6; und P&sub1;&sub7; unmittelbar nachdem die Ausgangsklemme d der Schalt- Schaltung 1 vom hohen Pegelzustand in den niedrigen Pegelzustand gewechselt hat, zum Basisanschluß des S- Transistors Q&sub1;&sub4; geleitet.
Wie oben erwähnt, ist der erste Fall der, in dem beide Eingangsklemmen A und B zum hohen Pegelzustand gewechselt werden, indem die Eingangsklemme A vom niedrigen Pegelzustand zum hohen Pegelzustand gewechselt wird, und der zweite Fall der, in dem beide Eingangsklemmen A und B zum hohen Pegelzustand gewechselt werden, indem das Potential der Eingangsklemme B von niedrigen Pegelzustand zum hohen Pegelzustand gewechselt wird. Die PMOS- Transistoren, die in dem gleichen Schwellenwert- Schaltkreis, vom gesperrten Zustand in den durchgesteuerten Zustand wechseln, sind bezüglich des ersten und des zweiten Falls verschieden voneinander, aber der gleiche Schwellenwert-Schaltkreis 3 ist im Bezug auf die Ausgangsklemmen b und d der Schalt-Schaltung 1 symmetrisch aufgebaut. Folglich wird der gleiche Schwellenwert- Schaltkreis 3 im ersten und zweiten Fall insofern in ähnlicher Weise betrieben, als daß der elektrische Strom von der Spannungsquelle Vcc zum Basisanschluß des S- Transistors Q&sub1;&sub4; geleitet wird.
Die logische Schaltung in der zweiten Ausführungsform hat folglich die gleiche Wirkung, wie die der ersten Ausführungsform, und die Ansprechgeschwindigkeit des gleichen Schwellenwert-Schaltkreises 3 kann, unabhängig vom Wechsel des Eingangspegels die gleiche sein, und die Ansprech-Charakteristiken der logischen Schaltung zum Zeitpunkt des hohen Pegels am Ausgang können die gleichen sein.
Die ähnlichen Wirkungen können auch erreicht werden, sogar wenn Inverterschaltungen jeweils zwischen die Eingangs- und Ausgangsklemmen a und b, und zwischen die Eingangs- und Ausgangsklemmen c und c der Schalt-Schaltung 1 geschaltet werden, und die logische Schaltung als NOR-Gatter betrieben wird.
Die Fig. 6 ist ein Schaltplan, der den Aufbau einer logischen Schaltung entsprechend einer dritten Ausführungsform der vorliegenden Erfindung zeigt.
In der Fig. 3 sind der Drainanschluß des PMOS-Transistors P&sub1;&sub3; und der Basisanschluß des S-Transistors Q&sub1;&sub4; über die in Serie miteinander verbundenen PMOS-Transistoren P&sub1;&sub4; und P&sub1;&sub5; miteinander verbunden. Im Gegensatz zur Fig. 3 sind in der Fig. 6 der Drainanschluß des PMOS-Transistors P&sub1;&sub3; und der Basisanschluß des S-Transistors Q&sub1;&sub4; über die parallel zueinander geschalteten PMOS-Transistoren P&sub2;&sub1; und P&sub2;&sub2; miteinander verbunden. Der Gateanschluß des PMOS- Transistors P&sub2;&sub1; ist mit der Ausgangsklemme b der Schalt- Schaltung 1 und der Gateanschluß des PMOS-Transistors P&sub2;&sub2; ist mit der Ausgangsklemme d der Schalt-Schaltung 1 verbunden. Die logische Schaltung wird folglich durch die Schalt-Schaltung 1, in dem die Eingangs- und Ausgangsklemmen a und b beziehungsweise die Eingangs- und Ausgangsklemmen c und d kurzgeschlossen sind, als ODER- Gatter betrieben, und die logische Schaltung wird durch die Schalt-Schaltung 1, in dem Inverterschaltungen zwischen die Eingangs- und Ausgangsklemmen a und b beziehungsweise zwischen die Eingangs- und Ausgangsklemmen c und d geschaltet sind, als NAND-Gatter betrieben.
Weiterhin sind in der Fig. 3 die Basisanschlüsse der jeweiligen S-Transistoren Q&sub1;&sub1; und Q&sub1;&sub3; über die parallelgeschalteten NMOS-Transistoren N&sub1;&sub3; und N&sub1;&sub4; miteinander verbunden. Im Gegensatz zu der Fig. 3 sind in der logischen Schaltung der Fig. 6 die NMOS-Transistoren N&sub2;&sub1; und N&sub2;&sub2; in Serie miteinander verbunden, und die miteinander in Serie verbundenen NMOS-Transistoren N&sub2;&sub3; und N&sub2;&sub4; sind parallel zueinander zwischen die Basisanschlüsse der jeweiligen S-Transistoren Q&sub1;&sub1; und Q&sub1;&sub3; geschaltet. Die Gateanschlüsse der NMOS-Transistoren N&sub2;&sub1; und N&sub2;&sub4; sind mit der Ausgangsklemme b der Schalt-Schaltung 1 verbunden und die Gateanschlüsse der NMOS-Transistoren N&sub2;&sub1; und N&sub2;&sub4; mit der Ausgangsklemme d der Schalt-Schaltung 1. Folglich kann bei einem solchen Aufbau die Schaltoperation des S-Transistors Q&sub1;&sub3; nicht unabhängig vom Wechsel am Ausgang des Schaltstromkreises gewechselt werden.
Mit dem obigen Aufbau der logischen Schaltung können die gleichen Wirkungen erreicht werden, wie mit dem in der ersten Ausführungsform, sogar dann, wenn die logische Schaltung der Fig. 6 als ODER-Gatter oder als NAND-Gatter betrieben wird, und die Ansprech-Charakteristiken der logischen Schaltung können im Bezug auf den Wechsel am Ausgang der Schalt-Schaltung 1 die gleichen sein.
Die Fig. 7 ist ein Schaltplan, der den Aufbau einer logischen Schaltung entsprechend einer vierten Ausführungsform der vorliegenden Erfindung zeigt. Im Gegensatz zu der Fig. 3 wird die logische Schaltung der Fig. 7 als Pufferschaltung betrieben, indem der Eingangsteil I durch eine Inverterschaltung I&sub3; gebildet wird und die Eingangs- und Ausgangsklemmen a und b einer Schalt- Schaltung 2 dazwischen kurzgeschlossen werden, und sie wird als Inverterschaltung betrieben, indem eine Inverterschaltung zwischen die Eingangs- und die Ausgangsklemmen a und b eingefügt wird. Die Schaltoperation eines Ausgangssignals ist ähnlich der in der Fig. 3.
Entsprechend dem Aufbau der oben erwähnten logischen Schaltung können die Wirkungen gleich denen in der ersten Ausführungsform der Fig. 3 auch in einer Pufferschaltung oder einer Inverterschaltung erreicht werden.
In den logischen Schaltungen gemäß der ersten bis vierten Ausführungsform der vorliegenden Erfindung werden die ein Eingangssignal empfangenden Inverterschaltungen I&sub1;, I&sub2; und I&sub3; durch CMOS-Transistoren gebildet, und der Pegel des Eingangssignals ist gleich den Pegeln der CMOS- Transistoren. Das Eingangssignal mit dem Transistor- Transistor-Logik-Pegel kann jedoch auch verwendet werden, indem die Schwellenspannung der PMOS-Transistoren, die die Inverterschaltungen I&sub1;, I&sub2; und I&sub3; bilden, höher gesetzt wird, als die normale Spannung, wie zum Beispiel auf ungefähr 0,8 Volt.
Wie oben erwähnt, wird entsprechend der vorliegenden Erfindung der Betrieb der bipolaren Transistoren, die einen Ausgangsteil bilden und miteinander in der Form eines Totempoles verbunden sind, durch einen Steuerteil mit CMOS- Transistoren gesteuert, und die Basisladung eines der bipolaren Transistoren wird über einen den Steuerteil bildenden Transistor entladen, wenn die bipolaren Transistoren geschaltet werden, wodurch ein durch den Ausgangsteil fließender elektrischer Durchgangsstrom reduziert wird. In der logischen Schaltung der vorliegenden Erfindung kann folglich der Energieverbrauch reduziert und ein hohes Lastansteuervermögen erreicht werden und der Betrieb kann mit hoher Geschwindigkeit durchgeführt werden.
Darüber hinaus kann das an einer Ausgangsklemme erzeugte Nachschwingen ausreichend eingeschränkt werden, da der Ausgangsteil unter Verwendung bipolarer Transistoren aufgebaut ist.

Claims

1. Pufferschaltung, umfassend:

Eingangsmittel, enthaltend eine erste, zwischen eine Hochspannungsquelle und eine Niederspannungsquelle geschaltete CMOS-Inverterschaltung (I&sub3;), zum Eingeben eines Signals und Abgeben eines Ausgangssignals durch die genannte erste CMOS-Inverterschaltung (I&sub3;);

zwischen die genannten Hoch- und Niederspannungsquellen geschaltete Ausgangsmittel, die ein erstes in Darlingtonschaltung verbundenes bipolares Transistormittel und ein zweites bipolares Transistormittel in Form eines Totempoles aufweisen und bezüglich des Eingangssignals auf der Grundlage des Betriebs der ersten und zweiten bipolaren Transistormittel ein logisches Signal abgeben, und ein drittes bipolares Transistormittel, das zwischen die Niederspannungsquelle und den Basisanschluß des zweiten bipolaren Transistormittels geschaltet ist, gekennzeichnet durch

Steuermittel mit komplementären ersten und zweiten MOS- Transistormitteln, betrieben auf der Grundlage des Ausgangssignals der genannten CMOS-Inverterschaltung (13), wobei einer der Source- und Drainanschlüsse des ersten MOS-Transistormittels an den Basisanschluß des zweiten bipolaren Transistormitels angeschlossen ist, der Basisanschluß des dritten bipolaren Transistormittels mit einem der Source- und Drainanschlüsse des zweiten MOS-Transistormittels verbunden ist, ein drittes MOS-Transistormittel zwischen die Hochspannungsquelle und den anderen der Source- und Drainanschlüsse des zweiten MOS-Transistormittels geschaltet ist, der Gateanschluß des dritten MOS- Transistormittels mit dem Eingangsanschluß des ersten in Darlingtonschaltung verbundenen bipolaren Transistormittels und dem anderen der Source- und Drainanschlüsse des ersten MOS-Transistormittels verbunden ist.

2. Pufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die CMOS-Inverterschaltung (13) der Eingangsmittel mit einer Eingangsschutzschaltung unter Verwendung einer Schottky-Diode verbunden ist.

3. Logische Schaltung, umfassend:

erste Eingangsmittel, enthaltend eine erste, zwischen eine Hochspannungsquelle und eine Niederspannungsquelle geschaltete CMOS-Inverterschaltung (I&sub1;), zum Eingeben eines ersten Signals und Abgeben eines ersten Ausgangssignals durch die genannte erste CMOS- Inverterschaltung (I&sub1;);

zweite Eingangsmittel, enthaltend eine zweite, zwischen eine Hochspannungsquelle und eine Niederspannungsquelle geschaltete CMOS-Inverterschaltung (I&sub2;), zum Eingeben eines zweiten Signals und Abgeben eines zweiten Ausgangssignals durch die genannte zweite CMOS-Inverterschaltung (I&sub2;); und

zwischen die Hoch- und die Niederspannungsquelle geschaltetes Ausgangsmittel, das ein erstes in Darlingtonschaltung verbundenes bipolares Transistormittel (Q&sub1;&sub1;,Q&sub1;&sub2;) und einen zweiten bipolaren Transistor (Q&sub1;&sub3;) in der Form eines Totempoles aufweisen und bezüglich des Eingangssignals auf der Grundlage des Betriebs der ersten und zweiten bipolaren Transistormittel (Q&sub1;&sub1;,Q&sub1;&sub2;,Q&sub1;&sub3;) ein logisches Signal abgeben, wobei der Basisanschluß des zweiten bipolaren Transistors (Q&sub1;&sub3;) über einen dritten bipolaren Transistor(Q&sub1;&sub4;) mit der Niederspannungsquelle verbunden ist, gekennzeichnet durch

Steuermittel mit zwei Paaren komplementärer erster und zweiter MOS-Transistoren eines ersten und zweiten Leitfähigkeitstyp (P&sub1;&sub4;,P&sub1;&sub5;,N&sub1;&sub3;,N&sub1;&sub4;), betrieben auf der Grundlage des ersten und zweiten Ausgangssignals der ersten und zweiten CMOS-Inverterschaltungen (I&sub1; und I&sub2;), wobei die ersten und zweiten Transistoren und ein dritter MOS-Transistor des ersten Leitfähigkeitstyps (P&sub1;&sub4; und P&sub1;&sub5;,P&sub1;&sub3;) in Serie zwischen die Hochspannungsquelle und den Basisanschluß des dritten bipolaren Transistors (Q&sub1;&sub4;) geschaltet sind, die ersten und zweiten Transistoren des zweiten Leitfähigkeitstyps (N&sub1;&sub3; und N&sub1;&sub4;) parallel zwischen den Basisanschluß des zweiten bipolaren Transistors (Q&sub1;&sub3;) und den Gateanschluß des dritten MOS-Transistors (P&sub1;&sub3;) geschaltet und über Widerstandsmittel (R&sub1;&sub3;) mit der Hochspannungsquelle verbunden sind, wobei der Gateanschluß des dritten MOS- Transistors (P&sub1;&sub3;) mit der Eingangsklemme der ersten in Darlingtonschaltung verbundenen bipolaren Transistoren (Q&sub1;&sub1;,Q&sub1;&sub2;) verbunden ist.

4. Logische Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß das die CMOS-Inverterschaltung (I&sub1;,I&sub2;) der ersten und zweiten Eingangsmittel mit einer Eingangsschutzschaltung mit Schottky-Dioden (D&sub1;&sub1;,D&sub1;&sub2;) verbunden ist.

5. Logische Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die ersten und zweiten MOS- Transistoren (P&sub1;&sub4;,P&sub1;&sub5;) des ersten Leitfähigkeitstyps durch vierte und fünfte Transistormittel ersetzt werden, die parallel zueinander geschaltet sind, wobei jedes Transistormittel jeweils aus zwei Transistoren (P&sub1;&sub6;,P&sub1;&sub7;,P&sub1;&sub8;,P&sub1;&sub9;) des ersten Leitfähigkeitstyps zusammengesetzt ist, die in Serie miteinander verbunden sind.

6. Pufferschaltung, umfassend:

erste Eingangsmittel, enthaltend einen ersten zwischen eine Hochspannungsquelle und eine Niederspannungsquelle geschalteten CMOS-Inverter, zum Eingeben eines ersten Signals und Abgeben eines ersten Ausgangssignals, durch die genannte erste CMOS-Inverterschaltung;

zweite Eingangsmittel, enthaltend einen zweiten zwischen die Hochspannungsquelle und die Niederspannungsquelle geschalteten CMOS-Inverter, zum Eingeben eines zweiten Signals und Abgeben eines zweiten Ausgangssignals, durch die genannte zweite CMOS- Inverterschaltung;

zwischen die Hoch- und Niederspannungsquellen geschaltete Ausgangsmittel, mit einem ersten in Darlingtonschaltung verbundenen bipolaren Transistormittel (Q&sub1;&sub1;,Q&sub1;&sub2;) und einem zweiten bipolaren Transistormittel (Q&sub1;&sub3;) in Form eines Totempoles, die bezüglich des Eingangssignals auf der Grundlage des Betriebs der ersten und zweiten bipolaren Transistormittel ein logisches Signal abgeben, wobei der Basisanschluß des zweiten bipolaren Transistormittels (Q&sub1;&sub3;) über einen dritten bipolaren Transistor (Q&sub1;&sub4;) mit der Niederspannungsquelle verbunden ist, gekennzeichnet durch

Steuermittel mit einer Serienschaltung eines ersten MOS- Transistormittels eines ersten Leitfähigkeitstyp (N&sub2;&sub1; und N&sub2;&sub2;) und einer Parallelschaltung eines zweiten MOS- Transistormittels eines zweiten Leitfähigkeitstyps, entgegengesetzt zum ersten Leitfähigkeitstyp (P&sub2;&sub1; und P&sub2;&sub2;), betrieben auf der Grundlage des ersten und zweiten Ausgangssignals der ersten und zweiten CMOS- Inverterschaltungen, wobei ein Anschluß der Parallelschaltung über ein drittes MOS-Transistormittel (P&sub1;&sub3;) mit der Hochspannungsquelle verbunden ist, der andere Anschluß der Parallelschaltung mit dem Basisanschluß des dritten bipolaren Transistormittels (Q&sub1;&sub4;) verbunden ist, ein Anschluß der Serienschaltung mit der Eingangsklemme des in Darlingtonschaltung verbundenen bipolaren Transistormittels (Q&sub1;&sub1; und Q&sub1;&sub2;) und dem Gateanschluß des dritten MOS-Transistormittels (P&sub1;&sub3;) verbunden ist und der andere Anschluß der Serienschaltung mit dem Basisanschluß des zweiten bipolaren Transistormittels (Q&sub1;&sub3;) verbunden ist.