DE2925331C2

DE2925331C2 - Integrierte Schaltung mit mehrfach benutzbaren Anschlüssen

Info

Publication number: DE2925331C2
Application number: DE19792925331
Authority: DE
Inventors: James Edward North Plainfield N.J. Gillberg
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1978-06-23
Filing date: 1979-06-22
Publication date: 1982-12-09
Also published as: JPS5526799A; DE2925331A1

Description

J)

Die Erfindung betrifft eine integrierte Schaltung, wie sie im Oberbegriff des Anspruchs 1 vorausgesetzt ist.

Häufig findet ein Entwickler beim Entwurf integrierter Schaltungen, wie LSI-Schaltungen in CMOS-Technik (Großintegrationsschaltungen mit komplementären Metalloxidhalbleitern), die auf einem monolithischen Halbleiter ausgebildet werden, Begrenzungen hinsichtlich der Anzahl der Anschlußstifte für das verkapselte Bauelement. Es ist nicht ungewöhnlich, daß eine digitale integrierte Schaltung in einem Gehäuse verkapselt wird, das weniger Anschlüsse hat als die integrierte Schaltung Eingangs- oder Ausgangsanschlüsse. In einem solchen Falle können .iur Teile der integrierten Schaltung betrieben werden, jedoch kann die volle Betriebsfähig- w keit der Anordnung nicht ausgenutzt werden. Selbst wenn das Gehäuse eine genügende Anzahl von Anschlüssen für die Funktionsein- und -ausgänge des IC hat, kann es zweckmäßig sein, innere Teile der Schaltung zu Testzwecken zugänglich zu machen. Beispielsweise kann ein IC eine lange digitale Verzögerungsleitung enthalten, von der Ausgänge zu arithmetischen Logikschaltungen gehen. Um eine Überprüfung zu ermöglichen, wäre eine Eingabe des Testsignals unmittelbar in die arithmetische Logikschal- t>o tung vorteilhaft, anstatt daß das Testsignal erst die Verzögerungsleitung durchläuft. Solche Teste erfordern jedoch zusätzliche äußere Verbindungen, welche die Kapselung nicht bieten kann.

Aus der US-PS 38 32 576 ist eine Codierschaltung f? bekannt, mit welcher zur Verringerung der benötigten Anzahl von Anschlüssen einer integrierten Schaltung anstelle von drei 2pegeligen Einzelsignalen über drei getrennte Anschlüsse des Scludtungsplättchens ein 3pegeliges Signal über nur einen Anschluß zugeführt wird, in welchem die Zustände der drei 2pegeligen Signale codiert sind. Auf diese Weise lassen sich zwar zwei Anschlußplättchen an der integrierten Schaltung einsparen, jedoch sind die drei 2pegeligen Signale nicht unabhängig voneinander, sondern man kann über das 3pegelige Signal nur festlegen, welches der drei 2pegeligen Signale zu einer bestimmten Zeit einen Logikpegel einnehmen soll, während die beiden anderen dann den anderen Logikpegel haben. Der Eingang der Codierschaltung ist mit dem Emitter eines Bipolartransistors verbunden, dessen Basis an Masse liegt und dessen Kollektor über eine Arbeitsimpedanz in Form eines als Diode geschalteten Feldeffekttransistors an Betriebsspannung liegt. Über eine gleiche Arbeitsimpedanz ist die Drainelektrode eines weiteren Feldeffekttransistors mit der Betriebsspannung verbunden, dessen Sourceeiektrode an Masse liegt und dessen Gateelektrode ebenfalls mit dem Eingang der Codierschaltung verbunden ist. Die Potentiale vom Kollektor des Bipolartransistors und von der Drainelektrode dieses Feldeffekttransistors werden als Eingangssignale einer Torschaltung zugeführt, die aus zwei UND_:Schaltungen und einer NOR-Schaltung besteht, deren Eingänge so geschaltet sind, daß an ihren Ausgängen jeweils eines der drei 2ptgeligen Signale abnehmbar ist.

Eine ähnlich arbeitende Schaltung ist aus der US-PS 39 69 633 zur Verringerung der benötigten Anschlüsse einer integrierten Schaltung bekannt. Hier wird ein 3pegeliges Eingangssignal über eine Vorspannungsstufe und ein Tiefpaßfilter auf zwei eingangsseitig parallel liegende Transistorschaltungen mit je zwei in Kaskade geschalteten Invertern gegeben. Jeder Inverter besteht aus einem Feldeffekttransistor, dessen Arbeitswiderstand ebenfalls durch einen Feldeffekttransistor, der jedoch als Diode geschaltet ist, gebildet wird. Bei den in Kaskade geschalteten Invertern der einen Transistorstufe ist das Verhältnis der Beta-Werte von Lasttransistor und Arbeitstransistor hoch, bei der anderen Transistorschaltung dagegen niedrig, so daß die beiden Transistorschaltungen derart unterschiedlich auf die drei Signalpegel ansprechen, daß sie an ihren beiden Ausgängen verschiedene Kegelkombinationen liefern. Mit einem Eingang für 3pegelige Signale stehen somit in der integrierten Schaltung zwei 2pegelige Signale zur Verfugung. Eine fast gleiche Schaltung ist auch in der DE-OS 26 57 948 beschrieben.

Die Aufgabe der Erfindung besteht nun in der Angabe von Maßnahmen, welche eine mehrfache Ausnutzung von Anschlüssen der integrierten Schaltung erlauben, so daß wahlweise unterschiedliche Signale an ein und demselben Anschluß der integrierten Schaltung zugeführt oder abgenommen werden können.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst. Weiterbildungen und spezielle Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Brauchbarkeit bestimmter integrierter Schaltungen mit begrenzten Anschlußmöglichkeiten kann erweitert werden, oder es können Teste der Schaltung ermöglicht werden, wenn man zumindest einen der IC-Eingangsanschlüsse zu einem doppelten Zweck ausnutzt, beispielsweise zur Eingabe eines typischen Logiksignals als Eingangssignal zur Durchführung einer Kontroll- oder Steuerfunktion in einer zweiten Betriebsart. Das Steuersignal könnte beispielsweise einen Anschluß, der andernfalls zur Lieferung von Ausgangs-

Signalen benutzt würde, so umschalten, daß über ihn Eingangs- oder Testsignale zuführbar sind, oder man könnte das Steuersignal auch dazu verwenden, um ein an einem Eingangsanschluß vorhandenes Eingangssignal von einer Funktionseinheit der integrierten Schaltung zu einer anderen Funktionseinheit umzuschalten.

Die Eingangselektroden von Funktions-CMOS-Logikelementen wie NAND- oder NOR-Schaltungen usw. sind typischerweise mit den Gates eines Paares komplementärer Transistoren verbunden. Die Schaltungen werden gespeist durch Zuführung eines Potentials vom Wert V_iw, und die logischen Eingangs- und Ausgangspotentialstufen sind gleich Von Das Ausgangspotential einer Logikschaltung hängt davon ab, ob das Eingangspotentia! größer oder kleiner als ein bestimmter Potentialwert ist, der seinerseits ein Bruchteil von Vooist.

Ein Eingangspotential, welches noch weiter über Vdd hinausgeht, hat keine andere Wirkung auf den logischen Ausgang als irgendein Eingangspotential, welches diesen Bruchteil von Vdd übersteigt — beispielsweise also gleich Vdd ist —, solange die Spannungsdurchbruchscharakteristik nicht überschritten wird. Ein Eingangspotential entgegengesetzter Polarität zu Vdd ■ hat keine andere Wirkung auf das einem Eingangspotential gleich 0 entsprechende Ausgangssignal, solange wiederum kein Spannungsdurchbruch auftritt. Als Beispiel sei im einzelnen angenommen, daß bei Speisung einer Logikschaltung aus einer (+ )5 V-Quelle und oei Zuführung eines logischen Eingangssignals ein Potentialsprung am Ausgang zwischen 0 und ( + )5 V aufträte. Andererseits würde man bei einem logischen Eingangssignal mit einem Potentialsprung auf ( — )5 V kein anderes Ausgangssignal erhalten als auf einen logischen Eingangspegel von 0 Volt hin. Auch würde die Schaltung auf ein logisches Signal mit einem Potentialsprung von( + )5 V auf ( + )10V nicht anders reagieren als auf einen logischen Signalpegel von ( + )5 V. Diese Verhältnisse erlauben die Realisierung einer Schaltung ■ mit Doppelzweckeingang.

Eine CMOS-Doppelzweckeingangsschaitung gemäß der hier zu beschreibenden Erfindung enthält ein Paar komplementärer MOS-Transistoren mit gemeinsamen Drainanschluß. Der PMOS-Transistor des Paares ist mit seiner Sourceelektrode an ein relativ positives Betriebsspannungspotential angeschlossen und hat im Vergleich zum entsprechenden NMOS-Transistor eine relativ niedrige Leitfähigkeit. Die Gateelektroden beider Transistoren sind an ein relativ negatives Betriebspo- tential angeschlossen. Die Sourceelektrode des NMOS-Transistors ist ir.it einem Eingangsanschluß und der Eingangselektrode eines üblichen CMOS-Inverters verbunden, dessen Ausgang mit der Systemlogik der integrierten Schaltung verbunden ist. -

Ein dem Eingangsanschluß zugeführtes Signal, das einen Potentialsprung zwischen den der Gate- und der Sourceelektrode des PMOS-Transistors zugeführten Potentialen aufweist, wird über den CMOS-Inverter der Systemlogik zugeführt, um eine normale Systemfunk- ⁿ tion zu bewirken, ab„r es hat keine Wirkung auf das erwähnte Transistorpaar. Ein Steuerpotential (negativ) außerhalb des normalen Logikpotentialsprungs des Eingangssignals verursacht bei Zuführung zum Eingangsanschluß einen Potentialwechsel am gemeinsa- ⁿ men Drainanschluß des Transistorspaares vom Logikzustand »Hoch« zu einem Logikzustand »Niedrig«, und diese Bedingung wird dann benutzt, um innere Verbindungen der integrierten Schaltung umzuschalten. Die erfindungsgemäße CMOS-Doppelzweckeingangsschaltung kann auch bei einer inversen CMOS-Schaltung realisiert werden, bei der ein Substrat entgegengesetzten Leitungstyps benutzt wird, und in diesem Falle hätte das Eingangssieuersignal eine relativ positive Polarität und würde der Sourceelektrode des PMOS-Transistors anstatt des NMOS-Transistors zugeführt.

In den Zeichnungen zeigen

Fig. 1 und 2 Schaltungen von Ausfürrungsformen der Erfindung mit bestimmten Beispielen einer der Eingangsschaltung zugeordneten Steuerlogik; und

Fig.3 das Schaltbild einer bekannten CMOS-Inverterschaltung, die anstelle der Pufferschaltung 9 in den F i g. 1 und 2 benutzt werden kann.

Bei der Schaltung gemäß Fig. 1 sind die Kontaktflächen 7 und 21 Anschlüsse, die auf einem monolithischen Plättchen vorgesehen sind und über die Verbindungen zu der auf dem Plättchen ausgebildeten integrierten Schaltung bzw. der außerhalb des Plättchens befindlichen Schaltung hergestellt werden. In den Figuren dient der Anschluß 7 als Eingangsanschluß. CMOS-Eingangsanschlüsse werden üblicherweise mit Schutzschaitungen versehen, um zu verhindern, daß den MOS-Torschaltungen, also dem Eingang der Pufferschaltung 9, Potentiale zugeführt werden, die über Amplituden hinausgehen, welche einen zerstörenden Durchbruch bewirken würden. Die Dioden Di, D2, D3 und DA und der Widerstand R 1 bilden eine solche Eingangsschutzschaltung, deren Betriebsweise nachfolgend beschrieben sei.

Die Pufferschaltung 9 ist eine Anordnung mit relativ hoher Eingangsimpedanz, wie etwa das Gate eines MOS-Transistors, damit Signale außerhalb des Bereichs der normalen Logikpotentiale dem Eingang zugeführt werden können, ohne daß die Signale geklemmt oder anderweitig ungünstig beeinflußt würden. Die Pufferschaltung wird ferner benötigt, um nur auf Signale anzusprechen, die innerhalb des normalen Bereichs der Logikpotentiale sich ändern, also zwischen Massepotential und Vdd- Diese Eigenschaften erlauben die Zuführung von Signalen am Anschluß 7, die positiver als V'opund negativer als Masse sind, wobei die Pufferschaltung jedoch nur auf Signaländerungen zwischen Masse und Vdd reagiert. Die in den F i g. 1 und 2 dargestellte Pufferschaltung 9 kann eine übliche CMOS-Inverterschaltung sein, wie sie in F i g. 3 gezeigt ist, bei der der Eingangsanschluß die gemeinsame Gateverbindung der komplementären Transistoren ist. In der alternativen Pufferschaltung 9 kann irgend eine Anzahl von Standardlogikschaltungen wie MOS-, NAND- oder NOR-Torelemente enthalten sein, wobei ihre überzähligen Eingangsanschlüsse in geeigneter Weise vorgespannt werden, damit das Element auf den an den Knotenpunkt 11 angeschlossenen Eingang reagiert, oder es kann irgend eine andere Schaltung mit den erwähnten Eingangseigenschaften sein, welches auf seinem Eingang zugeführte logische Signale hin ein logisches Signal am Ausgang liefert

Die dem Eingangsanschluß 7 zugeführten Potentiale, welche auf einen bestimmten Amplitudenbereich beschränkt sind, erscheinen praktisch unverändert am Knotenpunkt 11. Dem Anschluß 7 zugeführte Signale, die sich innerhalb der normalen logischen Potentialpegel bewegen, werden durch die Pufferschaltung 9 der Systemlogik 40 zugeführt, welche für die Zwecke der hier zu beschreibenden Erfindungen als Funktionsschaltung definiert sei, mit Hilfe deren die integrierte Schaltung ihren Entwurfszweck erfüllt Soweit es die

Erfindung betrifft, braucht die Systemlogik nicht irgend eine besondere Schaltung zu sein, außer dem Erfordernis, daß der Knotenpunkt 11 freie positive und negative Potentiale annehmen kann. Diese Bedingung wird durch Verwendung der Schaltung 9 gesichert, welche den Schaltungsknoten 10 gegen die folgende Systemlogik puffert.

Die Systemlogik 40 hat zusätzliche Eingangs/Ausgangsanschlüsse, die in der Figur mit 22, 25 und 27 bezeichnet sind. Die Eingangs/Ausgangsanschlüsse 25 und 27 bestehen aus mindestens zwei verbindenden Leitungswegen zwischen der Systemlogik und der peripheren Steuerlogik, die auf dem monolithischen Plättchen integriert ist und in der Figur mit 30 bezeichnet ist. Der Eingangs/Ausgangsanschluß 22 kann Anschlüsse ebenso wie 7 und 21 aufweisen mit den erforderlichen Verbindungen zur Logik 40, oder er kann aus zusätzlichen Steuerlogikblocks mit ihren zugehörigen Verbindungen bestehen.

Die Steuerlogik 30 ist eine Funktionslogikschaltung, der an ihrem Eingang 13 ein Steuersignal zugeführt wird, welches eine bestimmte Beziehung zwischen einem bestimmten Eingangs/Ausgangsanschluß 21 und der Systemlogik 40 herstellt. Die durch die gestrichelte Linie eingefaßte Schaltung in der Figur ist jedoch nur ein Beispiel einer Steuerlogik. Diese besondere Steuerlogik 30 konditioniert den Eingang 21 zur Zuführung logischer Ausgangssignale von der Systemlogik über den Anschluß 27, wenn der Steuereingang 13 auf einem hohen Logikpotential liegt, und er konditioniert den Anschluß 21 zur Zuführung logischer Eingangssignale zur Systemlogik über den Anschluß 25, wenn am Steuereingang 13 ein niedriges Logikpotential liegt. F i g. 2 zeigt ein zweites Beispiel einer Steuerlogik, die mit 30' bezeichnet ist und auf ein Steuersignal am Anschluß 13 reagiert und ein Eingangssignal am Anschluß 21 zwischen Untersystemen 18 und 19 in der Systemlogik 40' verteilt. Einzelheiten der Betriebsweise der Steuerlogik 30 und 30' werden später noch erläutert.

Die dem Eingang 13 der Steuerlogik zugeführten Steuersignale werden durch Transistoren Q 1 und Q 2 abgeleitet, die auf ein dem Anschluß 7 zugeführten bestimmtes Potential reagieren.

Ein P-Kanal-Feldeffekttransistor Q2 und ein N-Kanal-Feldeffekttransistor Qi, die übliche Anreichungstransistoren sind, werden durch Zuführung negativer bzw. positiver Potentiale zwischen ihren Gate- und Sourceelektroden so vorgespannt, daß sie zwischen ihren Source- und Drainelektroden Strom führen, wenn diese Potentiale die Einschalt- oder Schwellspannung Vt übersteigen. Die Transistoren Qi und Q 2 sind mit ihren Drain- und Gateelektroden an die Schaltungspunkte 12 bzw, 10 angeschlossen und bilden einen Aufbau ähnlich einer logischen CMOS-Inverterschaltung. Im Gegensatz zu dieser werden die Eingangssigna-Ie jedoch der Sourceelektrode des Transistors Q1 zugeführt während die Gateelektroden auf einem festen Potential gehalten werden, das hier als Masse dargestellt ist. Die Sourceelektrode des Transistors Q 2 ist an ein festes positives Potential genügender Amplitude angeschlossen, um Q 2 in leitfähigem Zustand zu halten, wenn die Spannung am Schaltungspunkt 12 auf ein Potential zurückkehrt, das negativer als Vdd ist Der Transistor Q1, dessen Sourceelektrode am Schaltungspunkt 11 liegt und dessen Gate an Masse liegt leitet nicht für dem Schaltungspunkt 11 über den Widerstand R1 zugeführte Potentiale, die in den Bereich der normalen Logikpegel fallen, also für jegliches Potential zwischen Masse und Von- Bei diesen normalen Betriebsbedingungen, bei welchen dem Anschluß 7 normale Logikpotentiale zugeführt werden, leitet der Transistor Q2, während der Transistor Qi "> nicht leitet, und das Potential am Schaltungspunkt 12 hat einen hohen Logikwert von praktisch gleich Von, welches durch den Leitungsweg über ζ)2 aufrechterhalten wird.

Der N MOS-Transistor Qi leitet, wenn seine Gate-Source-Spannung mindestens in Höhe der Schwellen- oder Einschaltspannung Vtn positiv ist, und dies läßt sich durchführen, wenn man seine Sourcespannung mindestens um Vtn negativ werden läßt. Wenn die Transistoren Qi und Q 2 elektrisch übereinstimmen

ⁿ und der Sourceelektrode von Ql ein negatives Eingangssignal mit einer Amplitude von VOo zugeführt wird, dann stimmen die Leitwerte der Transistoren Q1 und Q 2 überein, und der Schaltungspunkt 12 nimmt ein Potential von 0 Volt, oder einen niedrigen Logikzu-

-" stand, ein. Hat andererseits das Sourcepotential von Q 1 einen Wert zwischen der negativen Spannung Vdd und der negativen Spannung Vtn, dann nimmt der Schaltungspunkt 12 ein Potential zwischen einem niedrigen Logikwert von 0 Volt und einem hohen

-"> Logikwert von Vo/j-Volt ein. Es kann unpraktisch ein, dem Schaltungspunkt 11 eine so großes Potential wie die negative Spannung Vdd zuzuführen, um am Schaltungspunkt 12 einen niedrigen Logikpegel zu erhalten, und zwar wegen der Durchbruchsparameter

^iu der integrierten Schaltung. Ein niedriger Logikwert von 0 Volt am Schaltungspunkt 12 kann sich mit einem geringeren absoluten Potential am Schaltungspunkt 11 erreichen lassen, wenn man die Leitfähigkeit von Q 1 gegenüber Q 2 erhöht.

'"' Die Kanalleitfähigkeit eines Anreicherungs-MOS-Transistors, der in der Sättigung betrieben wird, wo seine Drain-Source-Spannung größer oder gleich seiner Gate-Source-Spannung zuzüglich einer Schwellenspannung ist, hängt von den geometrischen Abmessungen

■"' und der zugeführten Gate-Source-Spannung ab. Die den Drainstrom definierende Gleichung erster Ordnung lautet

U- K(Vf,- VtY,

'·"■ wobei V_es die Gate-Source-Spannung und K ein Leitfähigkeitsfaktor ist, welcher Dimensionsparameter und physikalische Konstanten enthält. Die Dimensionsparameter des Transistors umfassen die Breite und Länge des leitenden Kanals, und diese Parameterwerte

'" werden durch den Konstrukteur zur Erreichung gewünschter Leitfähigkeitseigenschaften festgelegt. Das Ausgangspotential am gemeinsamen Drainanschluß des in Reihe geschalteten komplementären MOS-Transistorpaares, die gleichzeitig leiten, wird bestimmt durch das Verhältnis ihrer Abmessungsparameter und ihrer Gate-Source-Spannungen. Im einzelnen wird bei einem vorgegebenen Potential Vu am Schaltungspunkt 11 das Verhältnis der Leitfähigkeitsfaktoren K der Transistoren Qi und Q2, welches erforderlich ist, um am Schaliungspunkt 12 einen niedrigen Logikwert zu ergeben, bestimmt durch die Beziehung

jK_xZK₁ = (Vdd- V_Tp)Z(V,, - Vtn) ■

wobei K_x, Vtn und K₂, V_Tp die Leitfähigkeitsfaktoren bzw. die Schwellwertspannungen für die Transistoren Ql bzw. Q 2 sind.
Man kann den Transistor Q1 dann so konstruieren.

daß das Potential am Schaltungspunkt 12 auf einen niedrigen Logikzustand wechselt, wenn dem Anschluß 11 ein Potential zugeführt wird, das etwas negativer als ein NMOS-Schwellenpotential ist. Jegliches Potential, das positiver als (-)Vtn ist und dem Schaltungspunkt 11 ^r> zugeführt wird, sperrt den Transistor Q 1, so daß der Schaltungspunkt \i einen honen Logikzustand annimmt.

Durch Einfügen der Pufferschaltung 9 in die Eingangsschaltung wird sichergestellt, daß der Schal- in tungspunkt 11 mil einem hochohmigen Zwischenpunkt bezüglich der Systemlogik verbunden ist, also den Gateelektroden der die Transistoren enthaltenden Schaltung 9 ist. Es ist wichtig, daß der Schaltungspunkt 11 nicht unterschiedslos mit der Systemlogik verbunden r> wird, da eine Verbindung zu einem n-Diffusionsgebiet beispielsweise den negativen Potentialsprung am Punkt 11 klemmen würden und die Schaltung betriebsunfähig machen würde.

Der Anschluß 7 kann als Eingang für ein Logiksignal >n zur Systemlogik über die Pufferschaltung 9 im Normalbetrieb dienen, oder um die Systemfunktion in eine zweite Betriebsart umzuändern. Das am Schaltungspunkt 12 entstehende Steuersignal ist als relativ konstantes oder Gleichspannungssignal beschrieben :·-> worden, jedoch besteht keine Beschränkung hierauf. Ein dem Anschluß zugeführter negativer Impulszug erzeugt am Schaltungspunkt 12 einen logischen Impulszug, der unmittelbar der Systemlogik oder der Steuerlogik zugeführt werden kann. Insbesondere können über den in Anschluß Eingangssignale in abwechselnden Betriebsarten zu verschiedenen Stellen eines Logiksystems zugeführt werden. Logiksignale am Anschluß 7, die von 0 Volt zum Potential Vdd sich ändern, sind am Anschluß 8 für die Zuführung zu einem Systemeingang verfügbar, i~> während Logiksignale, die von Masse zum negativen Potential wechseln, durch die Transistoren Q1 und Q 2 im Pegel verschoben werden und am Anschluß 12 für die Zuführung zu einem zweiten Systemeingang verfügbar sind. Das System sollte sich auch dazu eignen. Signale an w den beiden Eingängen zu verschiedenen Zeitperioden zu empfangen.

Die Dioden Dl, D2, D 3 und DA bilden mit dem Widerstand R 1 eine Klemm- oder Schutzschaltung zur Begrenzung des Potentials am Schaltungspunkt 11. Die -^ Gateelektroden der CMOS-Inverterpaare, nämlich der Eingang der Pufferschaltung 9. sind empfindlich gegen einen zerstörenden Durchbruch infolge statischer elektrischer Ladungen. Es ist übliche Praxis, alle äußeren Eingangsverbindungen mit Schaltungselemen- w ten zur Abführung der statischen Ladung und des damit verbundenen Potentials zu versehen, ehe diese die Steuereiektroden von MOS-Transistoren beeinflussen können. Die auf dem monolithischen Plättchen integrierten Dioden Dl bis D 4 haben gleiche elektrische Eigenschaften und ein Lawinendurchbruchspotential von beispielsweise etwa 7 V. Ein Potential am Schaltungspunkt 7, das ( + ) oder (—)7 V übersteigt, bringt die Dioden Dl oder D 2 zum Durchbruch und damit zur Abführung der Ladung. Der Widerstand R 1 ^b" und die Dioden D 3 und D 4 bilden zusätzliche Abführungsmittel und geben einen zusätzlichen Schutz insbesondere gegen die Zuführung von Potentialimpulsen am Anschluß 7, die von statischen Ladungen herrühren. Diese spezielle Schutzschaltung erlaubt am ^fel> Eingang Sprünge oberhalb oder unterhalb Massepotential. Die in F i g. 1 gezeigte Steuerlogik 30 arbeitet in folgender Weise. Bei Zuführung eines hohen logischen Potentials zum Steuersignalpunkt 13 entsteht infolge der Wirkung des Inverters 51 am Verbindungspunkt 57 ein niedriges Logikpotential. Ein niedriges Logikpotential am Punkt 57, welches einem ersten Eingang des Doppeleingangs-NAND-Tores 56 zugeführt wird, bewirkt, daß dessen Ausgang einen hohen logischen Zustand beibehält, und zwar unabhängig vom Potential an seinem zweiten Eingng 61. Umgekehrt führt ein hohes logisches Signal am Punkt 57 dazu, daß Signale am Ausgang der NAND-Schaltung 56 als Komplemetärwerte der dem Anschluß 61 zugeführten Signale auftreten, und in diesem Falle kann der Anschluß 21 zur Zuführung von Eingangssignalen zur Systemlogik 40 benutzt werden.

Das niedrige Potential am Punkt 57, welches der NOR-Schaltung 54 zugeführt wird und sein Komplementärwert am Anschluß 59 der NAND-Schaitung 55 konditionieren gleichzeitig die Schaltungen 55 und 54 zur Übertragung gleicher Signale, die von der Systemlogik 40 über den Inverter 52 und die Verbindung 58 erhalten worden sind, zu den Gateelektroden der in Reihe geschalteten komplementären Transistoren, nämlich dem PMOS-Transistor QA und dem NMOS-Transistor Q 3, wobei selektiv der eine oder andere zum Leiten konditioniert wird. Die Transistoren Q':\ und QA werden also konditioniert, um wie komplementär leitfähige Ausgangstransistoren in einem üblichen CMOS-Inverter zu arbeiten und so eine Antwort auf das am Anschluß 27 erscheinende Signal am Anschluß 21 zu geben. Alternativ werden bei einem niedrigen logischen Potential am Punkt 13 und einem hohen bzw. niedrigen logischen Potential an den Anschlüssen 57 bzw. 59 die Ausgänge der Schaltungen 55 bzw. 54 im hohen bzw. niedrigen Logiksignalzustand festgehalten, so daß die beiden Transistoren Qi und QA gesperrt sind und eine im wesentlichen unendlich hohe Impedanz am Schaltungspunkt 62 darbieten. In einem solchen Zustand sind die Transistoren ζ>3 und QA vom Anschluß 21 im wesentlichen abgetrennt, so daß dieser als Eingangsanschluß benutzt werden kann und gleichzeitig die NAND-Schaltung 56 so konditioniert ist, daß sie ein Signal an ihrem Eingang 61 erhalten kann.

Die Dioden D 5 und D 6 und der Widerstand R 2 bilden eine Eingangsschutzschaltung für den zweiten Eingang 61 der NAND-Schaltung 56. Der Widerstand R 2 ist ein p-Diffusionswiderstand, der in einem η-leitenden Substrat angeordnet ist und mit diesem einen PN-Übergang bildet Das Substrat wird typischerweise auf V_DD vorgespannt Der auf diese Weise gebildete Übergang ist in Durchlaßrichtung gespannt, wenn das Potential am Punkt 21 Vdd übersteigt während die Dioden D 5 und D 6 in Durchlaßrichtung vorgespannt sind, wenn das Potential am Punkt 21 negativer als Masse ist Das Potential an den Punkten 61 und 2t wird durch die Schutzschaltung zwischen den Grenzen von Vdd und Masse zumindest innerhalb eines Dioden-Offsetspannungsabfalls geklemmt.

Die in F i g. 2 gezeigte Steuerlogik 30' bewirkt daß ein am Anschluß 23 erscheinendes Eingangssignal selektiv den Systemlogikuntersystem 18 oder 19 zugeführt wird. In der Schaltung führt der Inverter 14 das Komplement des dem Eingang 13 zugeführten Logikpegels dem Punkt 15 zu, so daß entweder die NAND-Schaltung 16 oder 17 einen hohen Logikpegel an einem ihrer jeweiligen ersten Eingänge haben muß. Die jeweiligen zweiten Eingänge sind über eine Schutzschaltung mit dem Eingangsanschluß 23 verbunden. Ein niedriger Logikpegel, der am Eingang 13

erscheint und damit auch am ersten Eingang der NAND-Schaltung 17 auftritt, hält das Ausgangssignal der NAND-Schaltung 17 in einem hohen Zustand, so daß es auf kein anderes, seinem zweiten Eingang vom Anschluß 23 zugeführte Signal ansprechen kann. Der erste Eingang der NAND-Schaltung 16 ist jedoch gleichzeitig wegen der Inversion des Signales am Schaltungspunkt 13 infolge des Inverters 14 auf einem hohen Wert und konditioniert die NAND-Schaltung 16, so daß sie auf Signale reagiert, die ihrem zweiten Eingang vom Anschluß 23 zugeführt werden, und das Komplement dieses Signals der Schaltungsfunktion 18 zugeführt wird. Umgekehrt konditioniert ein hohes Logikpotential, das vom Punkt 13 zugeführt wird, die NAND-Schaltung 17, so daß sie auf ein am Anschluß 23 vorliegendes Signal reagiert und das Komplement dieses Signais der Schaiiungsfunklimi 19 zugeführt wird, während die NAND-Schaltung 16 im hohen Ausgangssignalzustand gehalten wird.

Die in Fig.3 dargestellte Schaltung ist ein üblicher CMOS-Inverter 90, der als Pufferschaltung 9 in den F i g. 1 und 2 verwendet werden kann. Diese Schaltung enthält einen PMOS-Transistor, dessen Sourceelektrode 71 mit V_DD verbunden ist, ferner einen NMOS-Transistor, von dem PMOS-Transistor komplementären elektrischen Eigenschaften, der mit seiner Sourceelektrode 73 an Masse oder einem Potential negativer als

liegt. Die beiden Transistoren sind mit ihren Drainelektroden an einen Ausgangsanschluß 80 und mit ihren Gateelektroden an einen Eingangsanschluß 70 angeschlossen.

Bei Zuführung eines niedrigen oder hohen Logiksignals zum Eingang 70 erzeugt die Schaltung ein hohes bzw. niedriges Logiksignal am Ausgang 80. Bezüglich des Eingangs der Schaltung 90 ist ein niedriges Logiksignal ein solches, das negativer als ein Schwellenpotential für ein η-Bauelement oberhalb des der Sourceelektrode des NMOS-Transistors zugeführte Potentials liegt. Ein hohes Logiksignal ist ein Potential, das positiver ist als ein Schwellenpotential eines p-Elementes negativer als VW

Die Frfindung ist primär im Zusammenhang mit der CMOS-Technologie beschrieben worden, jedoch kann sie auch in Eirizeikanai-NMOS- oder PMOS-Technologie realisiert werden, wobei die Pufferschaltungen und logischen Schaltungen so entworfen würden, wie es dem Fachmann allgemein bekannt ist. Ob nun Einzelkanal-MOS- oder Komplementär-MOS-Technologie verwendet wird: Der Transistor C? 2 kann durch eine andere geeignete Last ersetzt werden, wie einem Widerstand oder einer Anzahl in Reihe geschalteter Dioden, z. B., weil der Transistor Q 2 in der Schaltung als aktive Last für den Transistorverstärker Q 1 betrieben wird.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. integrierte Schaltungsanordnung mit einem ersten Eingangsanschluß für dreipegelige Signale

— mit einem ersten Transistor mit einem zwischen einer ersten und einer zweiten Elektrode liegenden Leitungspfad, dessen Leitfähigkeit über eine zwischen eine Steuerelektrode des Transistors und seine erste Elektrode angelegte Spannung steuerbar ist,

— mit einem zweiten Anschluß, dem eine erste Betriebsspannung zuführbar ist und der mit der Steuerelektrode des ersten Transistors über eine erste Koppelschaltung verbunden ist,

— mit einem dritten Anschluß zur Zuführung einer zweiten Betriebsspannung,

— mit einer Lastschaltung, welche den dritten Anschluß mit der zweiten Elektrode des ersten Transistors zur Vorspannung seines Leitungspfades in den Leitungszustand verbindet,

— mit einer Pufferschaltung, die durch Logiksignale steuerbar ist, welche über einen Bereich zwischen der ersten und der zweiten Betriebsspannung verlaufen und dem Eingang der Pufferschaltung von dem ersten Anschluß über eine zweite Koppelschaltung zugeführt werden,

— mit einer den ersten Anschluß mit der ersten Elektrode des ersten Transistors verbindenden dritten Koppelschaltung, über welche dem yi Transistor eine Spannung von außerhalb des Betriebsspannungsbereiches liegender Polarität und Amplitude zuführbar ist, derart, daß er ein Steuersignal an dem Verbindungspunkt zwischen der zweiten Elektrode des ersten η Transistors mit der Last erzeugt,

— mit einer Steuerschaltung mit einem Steuersignaleingang, dem das Steuersignal zugeführt ist.

— und mit einer an die Steuerschaltung angeschlossenen Systemlogik als Funktionsschaltung, mit deren Hilfe der Entwtirfszweck der integrierten Schaltung erfüllt wird,

dadurch gekennzeichnet,
daß der Ausgang der Pufferschaltung (9) mit einem 4i Eingang (8) der Systemlogik (40) verbunden ist,
und daß die Steuerschaltung (30) einen Anschluß (21) und mehrere zwischen diesem und der Systemlogik (40) verlaufende steuerbare Signalübertragungswege aufweist, die bei Anlegen des Steuersignals an den Steuersignaleingang (13) wahlweise konditioniert werden und dabei jeweils für von dem Steuersignal unabhängigen Logiksignale vom Anschluß (21) zur Systemlogik (40) und/oder umgekehrt durchlässig sind. 5)

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Transistor (Qi) ein erster Feldeffekttransistor ist, dessen Sourceelektrode als Eingangselektrode und dessen Drainelektrode als Ausgangselektrode geschaltet ist und dessen Gate- t>o elektrode an der ersten Betriebsspannungsklemme (Masse) liegt.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Lastimpedanz einen zweiten, zum ersten komplementären Feldeffekttransistor (Q 2) <" aufweist, dessen Sourceelektrode mit der zweiten Betriebsspannungsklemme (Voo) und dessen Drainelektrode mit der Drainelektrode des ersten Feldeffekttransistors (Q 1) verbunden ist und dessen Gateelektrode ebenfalls an der ersten Betriebsspannungsklemme (Masse) liegt.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Steuerschaltung (30) einen dritten Feldeffekttransistor (Q 3) vom gleichen Leitungstyp wie der erste Feldeffekttransistor (QX) und einen vierten Feldeffekttransistor (Q 4) vorn gleichen Leitungstyp wie der zweite Feldeffekttransistor (Q 2) enthält, sowie einen ersten logischen Inverter (52) mit einer Eingangsverbindung zu einem Ausgangsschluß der Systemlogik (40), einen zweiten logischen Inverter (51) mit einer Eingangsverbindung zum Eingang (13) der Steuerschaltung (30), ein erstes und ein zweites NAND-Glied (56 bzw.55), ein NOR-Glied (54), einen dritten logischen Inverter (53), dessen Eingang mit jeweils ersten Eingängen des ersten NAND-Gliedes (56) und des NOR-Gliedes und dem Ausgang des zweiten logischen Inverters (51) verbunden ist und dessen Ausgang mit dem ersten Eingang des zweiten NAND-Gliedes (55) verbunden ist, daß ferner die zweiteni Eingangsanschlüsse des NOR-Gliedes (54) und des zweiten NAND-Gliedes (55) mit dem Ausgang des ersten logischen Inverters (52) verbunden sind, die Drainelektroden des dritten und vierten Feldeffekttransistors (Q 3 bzw. Q 4) mit dem den zweiten Eingang der Torschaltung bildenden Anschluß (21) verbunden sind, die Sourceelektroden des dritten und vierten Feldeffekttransistors mit der ersten bzw. zweiten Betriebsspannungsklemme (10 bzw. 5) verbunden sind, die Gateelektroden des dritten und vierten Feldeffekttransistors mit dem Ausgang des NOR-Gliedes (54) bzw. des zweiten NAND-Gliedes

(55) verbunden sind, und daß der Anschluß (21) mit dem zweiten Eingang des ersten NAND-Gliedes

(56) gekoppelt ist, welches bei hohem Wert des Steuersignals am ersten Eingang (13) der Steuerschaltung durchlässig für eine Signalzuführung vom Anschluß (21) zum Eingang (25) der Systemlogik (40) ist, während bei niedrigem Wert des Steuersignals ein Signalfluß vom Ausgang (27) der Systemlogik über den ersten Inverter (52), das NOR-Glied (54), das zweite NAND-Glied (55) und die Feldeffekttransistoren (QX Q4) zum Anschluß (21) durchgeschaltet ist.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Verbindung zwischen dem Anschluß (21) mit dem zweiten Eingang des ersten NAND-Gliedes (56) eine Eingangsschutzschaltung (R 2, D 5, D6) enthält, welche die Amplitude der durchlässigen Signale auf Potentiale zwischen dem ersten und dem zweiten Betriebspotential begrenzen.

6. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Pufferschaltung (9) mit zwei weiteren Feldeffekttransistoren (N bzw. P) ausgebildet ist, deren Leitungstypen denen des ersten bzw. zweiten Feldeffekttransistors (Q 1 bzw. Q 2) entsprechen und die als logischer Inverter geschaltet sind, indem ihre zusammengeschalteten Gateelektroden mit dem Eingang (70), und ihre zusammengeschalteten Drainelektroden mit dem Ausgang der Pufferschaltung verbunden sind und ihre Sourceelektroden an die Betriebsspannungsklemmen (10 bzw. 5) angeschlossen sind.

7. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verbindung zwischen dem

Eingangsanschluß (7) und der als Pufferschaltung (9) ausgebildeten zweiten Koppelschaltung eine Eingangsschutzschaltung (R 1, D1 — DA) enthält, die für gegenüber dem ersten Betriebspotential positive als auch negative Potentiale durchlass!}; ist und die positiven und negativen Amplituden auf vorgegebene Potentiale begrenzt.

8. Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Eingangsschutzschaitung einen zwischen dem Eingangsanschluß (7) und dem Eingang der Pufferschaltung (9) liegenden Widerstand (Ri), sowie vier Lawinen-Dioden (Di, D2, D3 bzw. DA) mit gleichen Durchbruchspannungen enthält, von denen jeweils zwei in Reihe zwischen je ein Ende des Widerstandes (R 1) und die erste Betriebsspannungsklemme geschaltet sind.

9. Verwendung der Schaltungsanordnung nach Anspruch 1 zur Steuerung einer Zweirichtungs-Datenschiene für binäre zwischen konventionellen Logikpotentialwerten wechselnde E:.igangs- und Ausgangssignale, in einer integrierten Schaltung mit begrenzter Anzahl von Anschlußstiften, deren Eingangsanschluß ein 3pegelige Logiksignal zugeführt wird, dadurch gekennzeichnet, daß der erste und der zweite Potentialwert durch konventionelle Logikpotentialwerte definiert sind, und der dritte Potentialwert außerhalb der konventionellen Logiksignalwerte liegt und nur dieser die Steuerschaltung (30) zur Erzeugung des Steuersignals ansprechen läßt, mit Hilfe dessen die Richtung des Datenflusses durch die Steuerschaltung von und zur Systemlogik (40) bestimmbar ist.

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