DE2925331A1

DE2925331A1 - Schaltung mit doppelzweckanschluss

Info

Publication number: DE2925331A1
Application number: DE19792925331
Authority: DE
Inventors: James Edward Gillberg
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1978-06-23
Filing date: 1979-06-22
Publication date: 1980-01-10
Also published as: DE2925331C2; JPS5526799A

Description

Schaltung mit Doppelzweckanschluß
Die Erfindung betrifft digitale Eingangsschaltungen mit Doppelzweckanschlüssen.
Häufig findet ein Entwickler beim Entwurf integrierter Schaltungen, wie LSI-Schaltungen in CMOS-Technik (Großintegrationsschaltungen mit komplementären Metalloxidhalbleitern), die auf einem monolithischen Halbleiter ausgebildet werden, Begrenzungen hinsichtlich der Anzahl der Anschlußstifte für das verkapselte Bauelement. Diese Verhältnisse bezeichnet man als sogenannte Anschlußbegrenzung. Es ist nicht ungewöhnlich, daß eine digitale integrierte Schaltung in einer Kapselung angeordnet ist, die weniger Kapselungsanschlüsse hat als die integrierte Schaltung Eingangs- oder Ausgangsanschlüsse. In einem solchen Falle können Teile der integrierten Schaltung betrieben werden, jedoch kann die volle Betriebsfähigkeit der Anordnung nicht ausgenutzt werden.
Eine andere Situation kann auftreten, wenn die Kapselung zwar eine genügende Anzahl von Anschlüssen für die Funktionsein- und -ausgänge des IC aufweist, jedoch wäre es wegen der Natur der Schaltung wünschenswert, daß innere Teile der Schaltung zu Testzwecken zugängliche wären. Beispielsweise kann ein IC eine lange digitale Verzögerungsleitung enthalten, von der Ausgänge zu arithmetischen Logikschaltungen gehen. Um eine Überprüfung zu ermöglichen, wäre eine Eingabe des Testsignals unmittelbar in die arithmetische Logikschaltung vorteilhaft, anstatt daß das Testsignal erst die Verzögerungsleitung durchläuft. Solche Teste erfordern jedoch zusätzliche äußere Verbindungen, welche die Kapselung nicht bieten kann.
Die Brauchbarkeit bestimmter integrierter Schaltungen mit Anschlußbegrenzung kann erweitert werden, oder es können Teste der Schaltung ermöglicht werden, wenn man zumindest einen der IC-Eingangsanschlüsse zu einem doppelten Zweck ausnutzt, beispielsweise zur Eingabe eines typischen Logiksignals als Eingangssignal in einer Betriebsart, und als Eingang für ein Kontrollsignal zur Durchführung einer Kontroll- oder Steuerfunktion in einer zweiten Betriebsart. Das Steuersignal könnte beispielsweise einen Anschluß, der andernfalls zur Lieferung von Ausgangssignalen benutzt würde, konditionieren, um Eingangs- oder Testsignale zu erhalten. Oder das Steuersignal könnte verwendet werden, um ein an einem Eingangs anschluß vorhandenes Eingangs signal von einem Teil der integrierten Schaltungsfunktion zu einem anderen Teil der integrierten Schaltung umzuleiten.
Die Eingangselektroden von Funktions-CMOS-Logikelementen wie NAND- oder NOR-Schaltungen usw. sind typischerweise mit den Gates eines Paares komplementärer Transistoren verbunden. Die Schaltungen werden gespeist durch Zuführung eines Potentials vom Wert VDD, und die logischen Eingangs- und Ausgangspotentialstufen sind gleich VDD. Das Ausgangspotential einer Logikschaltung hängt davon ab, ob das Eingangspotential größer oder kleiner als ein bestimmter Potentialwert ist, der seinerseits ein Bruchteil von VDD ist.
Ein Eingangspotential, welches noch weiter über VDD hinausgeht, hat keine andere Wirkung auf den logischen Ausgang als irgend ein Eingangspotential, welches diesen Bruchteil von VDD übersteigt beispielsweise also gleich VDD ist -, solange die Spannungsdurchbruchscharakteristik nicht überschritten wird. Ein Eingangspotential entgegengesetzter Polarität zu VDD hat keine andere Wirkung auf das einem Eingangspotential gleich 0 entsprechende Ausgangssignal, solange wiederum kein Spannungsdurchbruch auftritt. Als Beispiel sei im einzelnen angenommen, daß bei Speisung einer Logikschaltung aus einer (+)5 V-Quelle und bei Zuführung eines logischen Eingangssignals ein Potentialsprung am Ausgang zwischen 0 und (+)5 V aufträte. Andererseits würde man bei einem logischen Eingangs signal mit einem Potentialsprung auf (-)5 V kein anderes Ausgangssignal erhalten als auf einen logischen Eingangspegel von 0 Volt hin. Auch würde die Schaltung auf ein logisches Signal mit einem Potentialsprung von (+)5 V auf (+)10 V nicht anders reagieren als auf einen logischen Signalpegel von (+)5 V. Diese Verhältnisse erlauben die Realisierung einer Schaltung mit Doppelzweckeingang.
Eine CMOS-Doppelzweckeingangsschaltung gemäß der hier zu beschreibenden Erfindung enthält ein Paar komplementärer MOS-Transistoren mit gemeinsamem Drainanschluß. Der PMOS-Transistor des Paares ist mit seiner Sourceelektrode an ein relativ positives Betriebsspannungspotential angeschlossen und hat im Vergleich zum entsprechenden NMOS-Transistor eine relativ niedrige Leitfähigkeit. Die Gateelektroden beider Transistoren sind an ein relativ negatives Betriebspotential angeschlossen. Die Sourceelektrode des NMOS-Transistors ist mit einem Eingangsanschluß und der Eingangselektrode eines üblichen CMOS-Inverters verbunden, dessen Ausgang mit der Systemschaltung der integrierten Schaltung verbunden ist.
Ein dem Eingangsanschluß zugeführtes Signal, das einen Potentialsprung zwischen den der Gate- und der Sourceelektrode des PMOS-Transistors zugeführten Potentialen aufweist, wird über den CMOS-Inverter der Systemlogik zugeführt, um eine normale Systemfunktion zu bewirken, aber es hat keine Wirkung auf das erwähnte Transistorpaar. Ein Steuerpotential (negativ) außerhalb des normalen Logikpotentialsprungs des Eingangssignals verursacht bei Zuführung zum Eingangsanschluß einen Potentialwechsel am gemeinsamen Drainanschluß des Transistorpaares vom Logik zustand "Hoch" zu einem Logikzustand "Niedrig", und diese Bedingung wird dann benutzt, um innere Verbindungen der integrierten Schaltung umzuschalten. Die erfindungsgemäße CMOS-Doppelzweckeingangsschaltung kann auch bei einer inversen CMOS-Schaltung realisiert werden, bei der ein Substrat entgegengesetzten Leitungstyps benutzt wird, und in diesem Falle hätte das Eingangssteuersignal eine relativ positive Polarität und würde der Sourceelektrode des PMOS-Transistors anstatt des NMOS-Transistors zugeführt.
In den Zeichnungen zeigen Fig. 1 und 2 Schaltungen von Ausführungsformen der Erfindung mit bestimmten Beispielen einer der Eingangs schaltung zugeordneten Steuerlogik; und Fig. 3 das Schaltbild einer bekannten CMOS-Inverterschaltung, die anstelle der Pufferschaltung 9 in den Fig. 1 und 2 benutzt werden kann.
Bei der Schaltung gemäß Fig. 1 sind die Kontaktflächen 7 und 21 Anschlüsse, die auf einem monolithischen Plättchen vorgesehen sind und über die Verbindungen zu der auf dem Plättchen ausgebildeten integrierten Schaltung bzw. der außerhalb des Plättchens befindlichen Schaltung hergestellt werden. In den Figuren dient der Anschluß 7 als Eingangsanschluß. CMOS-Eingangsanschlüsse werden üblicherweise mit Schutzschaltungen versehen, um zu verhindern, daß den MOS-Torschaltungen, also dem Eingang der Pufferschaltung 9, Potentiale zugeführt werden, die über Amplituden hinausgehen, welche einen zerstörenden Durchbruch bewirken würden. Die Dioden D1, D2, D3 und D4 und der Widerstand R1 bilden eine solche Eingangsschutzschaltung, deren Betriebsweise nachfolgend beschrieben sei.
Die Pufferschaltung 9 ist eine Anordnung mit relativ hoher Eingangsimpedanz, wie etwa das Gate eines MOS-Transistors, damit Signale außerhalb des Bereichs der normalen Logikpotentiale dem Eingang zugeführt werden können, ohne daß die Signale geklemmt oder anderweitig ungünstig beeinflußt würden. Die Pufferschaltung wird ferner benötigt, um nur auf Signale anzusprechen, die innerhalb des normalen Bereichs der Logikpotentiale sich ändern, also zwischen Massepotential und VDD. Diese Eigenschaften erlauben die Zuführung von Signalen am Anschluß 7, die positiver als VDD und negativer als Masse sind, wobei die Pufferschaltung jedoch nur auf Signaländerungen zwischen Masse und VDD reagiert.
Die in den Fig. 1 und 2 dargestellte Pufferschaltung 9 kann eine übliche CMOS-Inverterschaltung sein, wie sie in Fig. 3 gezeigt ist, bei der der Eingangsanschluß die gemeinsame Gateverbindung der komplementären Transistoren ist. In der alternativen Pufferschaltung 9 kann irgend eine Anzahl von Standardlogikschaltungen wie MOS-, NAND- oder NOR-Torelemente enthalten sein, wobei ihre überzähligen Eingangsanschlüsse in geeigneter Weise vorgespannt werden, damit das Element auf den an den Knotenpunkt 11 angeschlossenen Eingang reagiert, oder es kann irgend eine andere Schaltung mit den erwähnten Eingangseigenschaften sein, welches auf seinem Eingang zugeführte logische Signale hin ein logisches Signal am Ausgang liefert.
Die dem Eingangsanschluß 7 zugeführten Potentiale, welche auf einen bestimmten Amplitudenbereich beschränkt sind, erscheinen praktisch unverändert am Knotenpunkt 11. Dem Anschluß 7 zuge für te Signale, die sich innerhalb der normalen logischen Potentialpegel bewegen, werden durch die Pufferschaltung 9 der Systemlogik 40 zugeführt, welche für die Zwecke der hier zu beschreibenden Erfindungen als Funktionsschaltung definiert sei, mit Hilfe deren die integrierte Schaltung ihren Entwurfszweck erfüllt. Soweit es die Erfindung betrifft, braucht die Systemlogik nicht irgend eine besondere Schaltung zu sein, außer dem Erfordernis, daß der Knotenpunkt 11 freie positive und negative Potentiale annehmen kann.
Diese Bedingung wird durch Verwendung der Schaltung 9 gesichert, welche den Schaltungsknoten 10 gegen die folgende Systemlogik puffert.
Die Systemlogik 40 hat zusätzliche Eingangs/Ausgangsanschlüsse, die in der Figur mit 22, 25 und 27 bezeichnet sind. Die Eingangs/ Ausgangsanschlüsse 25 und 27 bestehen aus mindestens zwei verbindenden Leitungswegen zwischen der Systemlogik und der peripheren Steuerlogik, die auf dem monolithischen Plättchen integriert ist und in der Figur 30 bezeichnet ist. Der Eingangs/Ausgangsanschluß 22 kann Anschlüsse ebenso wie 7 und 21 aufweisen mit den erforderlichen Verbindungen zur Logik 40, oder er kann aus zusätzlichen Steuerlogikblocks mit ihren zugehörigen Verbindungen bestehen.
Die Steuerlogik 30 ist eine Funktionslogikschaltung, der an ihrem Eingang 13 ein Steuersignal zugeführt wird, welches eine bestimmte Beziehung zwischen einem bestimmten Eingangs/Ausgangsanschluß 21 und der Systemlogik 40 herstellt. Die durch die gestrichelte Linie eingefaßte Schaltung in der Figur ist jedoch nur ein Beispiel einer Steuerlogik. Diese besondere Steuerlogik 30 konditioniert den Eingang 21 zur Zuführung logischer Ausgangssignale von der Systemlogik über den Anschluß 27, wenn der Steuereingang 13 auf einem hohen Logikpotential liegt, und er konditioniert den Anschluß 21 zur Zuführung logischer Eingangssignale zur Systemlogik über den Anschluß 25, wenn am Steuereingang 13 ein niedriges Logikpotential liegt. Fig. 2 zeigt ein zweites Beispiel einer Steuerlogik, die mit 30' bezeichnet ist und auf ein Steuersignal am Anschluß 13 reagiert und ein Eingangs signal am Anschluß 21 zwischen Untersystemen 18 und 19 in der Systemlogik 40' verteilt.
Einzelheiten der Betriebsweise der Steuerlogik 30 und 30' werden später noch erläutert.
Die dem Eingang 13 der Steuerlogik zugeführten Steuersignale werden durch Transistoren Q1 und Q2 abgeleitet, die auf ein dem Anschluß 7 zugeführtes bestimmtes Potential reagieren.
Ein P-Ranal-Feldeffekttransistor Q2 und ein N-Kanal-Feldeffekttransistor Q1, die übliche Anreicherungstransistoren sind, werden durch Zuführung negativer bzw. positiver Potentiale zwischen ihren Gate- und Sourceelektroden so vorgespannt, daß sie zwischen ihren Source- und Drainelektroden Strom führen, wenn diese Potentiale die Einschalt- oder Schwellspannung VT übersteigen.
Die Transistoren Q1 und Q2 sind mit ihren Drain- und Gateelektroden an die Schaltungspunkte 12 bzw. 10 angeschlossen und bilden einen Aufbau ähnlich einer logischen SMOS-Inverterschaltung. Im Gegensatz zu dieser werden die Eingangs signale jedoch der Sourceelektrode des Transistors Q1 zugeführt, während die Gateelektroden auf einem festen Potential gehalten werden, das hier als Masse dargestellt ist. Die Sourceelektrode des Transistors Q2 ist an ein festes positives Potential genügender Amplitude angeschlossen, um Q2 in leitfähigem Zustand zu halten, wenn die Spannung am Schaltungspunkt 12 auf ein Potential zurückkehrt, das negativer als VDD ist. Der Transistor Q1, dessen Sourceelektrode am Schaltungspunkt 11 liegt und dessen Gate an Masse liegt, leitet nicht für dem Schaltungspunkt 11 über den Widerstand R1 zugeführte Potentiale, die in den Bereich der normalen Logikpegel fallen, also für jegliches Potential zwischen Masse und VDD Bei diesen normalen Betriebsbedingungen, bei welchen dem Anschluß 7 normale Logikpotentiale zugeführt werden, leitet der Transistor Q2, während der Transistor Q1 nicht leitet, und das Potential am Schaltungspunkt 12 hat einen hohen Logikwert von praktisch gleich VDD, welches durch den Leitungsweg über Q2 aufrechterhalten wird.
Der NMOS-Transistor Q1 leitet, wenn seine Gate-Source-Spannung mindestens in Höhe der Schwellen- oder Einschaltspannung VTN positiv ist, und dies läßt sich durchführen, wenn man seine Sourcespannung mindestens um VTN negativ werden läßt. Wenn die Transistoren Q1 und Q2 elektrisch übereinstimmen und der Sourceelektrode von Q1 ein negatives Eingangs signal mit einer Amplitude von VDD zugeführt wird, dann stimmen die Leitwerte der Transistoren Q1 und Q2 überein, und der Schaltungspunkt 12 nimmt ein Potential von 0 Volt, oder eine niedrigen Logikzustand, ein. Hat andererseits das Sourcepotential von Q1 einen Wert zwischen der negativen Spannung VDD und der negativen Spannung VTN, dann nimmt der Schaltungspunkt 12 ein Potential zwischen einem niedrigen Logikwert von 0 Volt und einem hohen Logikwert von VDD-Volt ein. Es kann unpraktisch sein, dem Schaltungspunkt 11 ein so großes Potential wie die negative Spannung VDD zuzuführen, um am Schaltungspunkt 12 einen niedrigen Logikpegel zu erhalten, und zwar wegen der Durchbruchsparameter der integrierten Schaltung.
Ein niedriger Logikwert von 0 Volt am Schaltungspunkt 12 kann sich mit einem geringeren absoluten Potential am Schaltungspunkt 11 erreichen lassen, wenn man die Leitfähigkeit von Q1 gegenüber Q2 erhöht.
Die Kanalleitfähigkeit eines Anreicherungs-MOS-Transistors, der in der Sättigung betrieben wird, wo seine Drain-Source-Spannung größer oder gleich seiner Gate-Source-Spannung zuzüglich einer Schwellenspannung ist, hängt von den geometrischen Abmessungen und der zugeführten Gate-Source-Spannung ab. Die den Drainstrom definierende Gleichung erster Ordnung lautet 1d = K (V -V 2 gs wobei Vgs die Gate-Source-Spannung und K ein Leitfähigkeitsfaktor ist, welcher Dimensionsparameter und physikalische Konstanten enthält. Die Dimensionsparameter des Transistors umfassen die Breite und Länge des leitenden Kanals, und diese Parameterwerte werden durch den Konstrukteur zur Erreichung gewünschter Leitfähigkeitseigenschaften festgelegt. Das Ausgangspotential am gemeinsamen Drainanschluß des in Reihe geschalteten komplementären MOS-Transistorpaares, die gleichzeitig leiten, wird bestimmt durch das Verhältnis ihrer Abmessungsparameter und ihrer Gate-Source-Spannungen. Im einzelnen wird bei einem vorgegebenen Potential V11 am Schaltungspunkt 11 das Verhältnis der Leitfähigkeitsfaktoren K der Transistoren Q1 und Q2, welches erforderlich ist, um am Schaltungspunkt 12 einen niedrigen Logikwert zu ergeben, bestimmt durch die Beziehung V7K1K2 (VDD (VDDVTp)/(VllVTN) wobei K1, VTN und K2, VTp die Leitfähigkeitsfaktoren bzw. die Schwellwertspannungen für die Transistoren Q1 bzw. Q2 sind.
Man kann den Transistor Q1 dann so konstruieren, daß das Potential am Schaltungspunkt 12 auf einen niedrigen Logikzustand wechselt, wenn dem Anschluß 11 ein Potential zugeführt wird, das etwas negativer als ein NMOS-Schwellenpotential ist. Jegliches Potential, das positiver als (-)VTN ist und dem Schaltungspunkt 11 zugeführt wird, sperrt den Transistor Q1, so daß der Schaltungspunkt 12 einen hohen Logikzustand annimmt.
Durch Einfügen der Pufferschaltung 9 in die Eingangs schaltung wird sichergestellt, daß der Schaltungspunkt 11 mit einem hochohmigen Zwischenpunkt bezüglich der Systemlogik verbunden ist, also den Gateelektroden der die Transistoren enthaltenden Schaltung 9 ist. Es ist wichtig, daß der Schaltungspunkt 11 nicht unterschiedslos mit der Systemlogik verbunden wird, da eine Verbindung zu einem n-Diffusionsgebiet beispielsweise den negativen Potentialsprung am Punkt 11 klemmen würde und die Schaltung betriebsunfähig machen würde.
Der Anschluß 7 kann als Eingang für ein Logiksignal zur Systemlogik über die Pufferschaltung 9 im Normalbetrieb dienen, oder um die Systemfunktion in eine zweite Betriebsart umzuändern. Das am Schaltungspunkt 12 entstehende Steuersignal ist als relativ konstantes oder Gleichspannungssignal beschrieben worden, jedoch besteht keine Beschränkung hierauf. Ein dem Anschluß zugeführter negativer Impulszug erzeugt am Schaltungspunkt 12 einen logischen Impulszug, der unmittelbar der Systemlogik oder der Steuerlogik zugeführt werden kann. Insbesondere können über den Anschluß Eingangssignale in abwechselnden Betriebsarten zu verschiedenen Stellen eines Logiksystems zugeführt werden. Logiksignale am Anschluß 7, die von 0 Volt zum Potential VDD sich ändern, sind am Anschluß 8 für die Zuführung zu einem Systemeingang verfügbar, während Logiksignale, die von Masse zum negativen Potential wechseln, durch die Transistoren Q1 und Q2 im Pegel verschoben werden und am Anschluß 12 für die Zuführung zu einem zweiten Systemeingang verfügbar sind. Das System sollte sich auch dazu eignen, Signale an den beiden Eingängen zu verschiedenen Zeitperioden zu empfangen.
Die Dioden D1, D2, D3 und D4 bilden mit dem Widerstand R1 eine Klemm- oder Schutzschaltung zur Begrenzung des Potentials am Schaltungspunkt 11. Die Gateelektroden der CMOS-Inverterpaare, nämlich der Eingang der Pufferschaltung 9, sind empfindlich gegen einen zerstörenden Durchbruch infolge statischer elektrischer Ladungen. Es ist übliche Praxis, alle äußeren Eingangsverbindungen mit Schaltungselementen zur Abführung der statischen Ladung und des damit verbundenen Potentials zu versehen, ehe diese die Steuerelektroden von MOS-Transistoren beeinflussen können. Die auf dem monolithischen Plättchen integrierten Dioden D1 bis D4 haben gleiche elektrische Eigenschaften und ein Lawinendurchbruchspotential von beispielsweise etwa 7 V. Ein Potential am Schaltungspunkt 7, das (+) oder (-)7 V übersteigt, bringt die Dioden D1 oder D2 zum Durchbruch und damit zur Abführung der Ladung. Der Widerstand R1 und die Dioden D3 und D4 bilden zusätzliche Abführungsmittel und geben einen zusätzlichen Schutz insbesondere gegen die Zuführung von Potentialimpulsen am Anschluß 7, die von statischen Ladungen herrühren. Diese spezielle Schutzschaltung erlaubt am Eingang Sprünge oberhalb oder unterhalb Massepotential. Die in Fig. 1 gezeigte Steuerlogik 30 arbeitet in folgender Weise. Bei Zuführung eines hohen logischen Potentials zum Steuersignalpunkt 13 entsteht infolge der Wirkung des Inverters 51 am Verbindungspunkt 57 ein niedriges Logikpotential. Ein niedriges Logikpotential am Punkt 57, welches einem ersten Eingang des Doppeleingangs-NAND-Tores 56 zugeführt wird, bewirkt, daß dessen Ausgang einen hohen logischen Zustand beibehält, und zwar unabhängig vom Potential an seinem zweiten Eingang 61. Umgekehrt führt ein hohes logisches Signal am Punkt 57 dazu, daß Signale am Ausgang der NAND-Schaltung 56 als Komplemetärwerte der dem Anschluß 61 zugeführten Signale auftreten, und in diesem Falle kann der Anschluß 21 zur Zuführung von Eingangssignalen zur Systemlogik 40 benutzt werden.
Das niedrige Potential am Punkt 57, welches der NOR-Schaltung 54 zugeführt wird und sein Komplementärwert am Anschluß 59 der NAND-Schaltung 55 konditionieren gleichzeitig die Schaltungen 55 und 54 zur Ubertragung gleicher Signale, die von der Systemlogik 40 über den Inverter 52 und die Verbindung 58 erhalten worden sind, zu den Gateelektroden der in Reihe geschalteten komplementären Transistoren, nämlich dem PMOS-Transistor Q4 und dem NMOS-Transistor Q3, wobei selektiv der eine oder andere zum Leiten konditioniert wird. Die Transistoren Q3 und Q4 werden also konditioniert, um wie komplementär leitfähige Ausgangstransistoren in einem üblichen CMOS-Inverter zu arbeiten und so eine Antwort auf das am Anschluß 27 erscheinende Signal am Anschluß 21 zu geben. Alternativ werden bei einem niedrigen logischen Potential am Punkt 13 und einem hohen bzw. niedrigen logischen Potential an den Anschlüssen 57 bzw. 59 die Ausgänge der Schaltungen 55 bzw.
54 im hohen bzw. niedrigen Logiksignalzustand festgehalten, so daß die beiden Transistoren Q3 und Q4 gesperrt sind und eine im wesentlichen unendlich hohe Impedanz am Schaltungspunkt 62 darbieten. In einem solchen Zustand sind die Transistoren Q3 und Q4 vom Anschluß 21 im wesentlichen abgetrennt, so daß dieser als Eingangsanschluß benutzt werden kann und gleichzeitig die NAND-Schaltung 56 so konditioniert ist, daß sie ein Signal an ihrem Eingang 61 erhalten kann.
Die Dioden D5 und D6 und der Widerstand R2 bilden eine Eingangsschutzschaltung für den zweiten Eingang 61 der NAND-Schaltung 56.
Der Widerstand R2 ist ein p-Diffusionswiderstand, der in einem n-leitenden Substrat angeordnet ist und mit diesem einen PN-Ubergang bildet. Das Substrat wird typischerweise auf VDD vorgespannt.
Der auf diese Weise gebildete Übergang ist in Durchlaßrichtung gespannt, wenn das Potential am Punkt 21 VDD übersteigt, während die Dioden D5 und D6 in Durchlaßrichtung vorgespannt sind, wenn das Potential am Punkt 21 negativer als Masse ist. Das Potential an den Punkten 61 und 21 wird durch die Schutzschaltung zwischen den Grenzen von VDD und Masse zumindest innerhalb eines Dioden-Offsetspannungsabfalls geklemmt.
Die in Fig. 2 gezeigte Steuerlogik 30' bewirkt, daß ein am Anschluß 23 erscheinendes Eingangssignal selektiv den Systemlogikuntersystemen 18 oder 19 zugeführt wird. In der Schaltung führt der Inverter 14 das Komplement des dem Eingang 13 zugeführten Logikpegels dem Punkt 15 zu, so daß entweder die NAND-Schaltung 16 oder 17 einen hohen Logikpegel an einem ihrer jeweiligen ersten Eingänge haben muß. Die jeweiligen zweiten Eingänge sind über eine Schutzschaltung mit dem Eingangsanschluß 23 verbunden.
Ein niedriger Logikpegel, der am Eingang 13 erscheint und damit auch am ersten Eingang der NAND-Schaltung 17 auftritt, hält das Ausgangssignal der NAND-Schaltung 17 in einem hohen Zustand, so daß es auf kein anderes, seinem zweiten Eingang vom Anschluß 23 zugeführte Signal ansprechen kann. Der erste Eingang der NAND-Schaltung 16 ist jedoch gleichzeitig wegen der Inversion des Signales am Schaltungspunkt 13 infolge des Inverters 14 auf einem hohen Wert und konditioniert die NAND-Schaltung 16, so daß sie auf Signale reagiert, die ihrem zweiten Eingang vom Anschluß 23 zugeführt werden, und das Komplement dieses Signals der Schaltungsfunktion 18 zugeführt wird. Umgekehrt konditioniert ein hohes Logikpotential, das vom Punkt 13 zugeführt wird, die NAND-Schaltung 17, so daß sie auf ein am Anschluß 23 vorliegendes Signal reagiert und das Komplement dieses Signals der Schaltungsfunktion 19 zugeführt wird, während die NAND-Schaltung 16 im hohen Ausgangssignalzustand gehalten wird.
Die in Fig. 3 dargestellte Schaltung ist ein üblicher CMOS-Inverter 90, der als Pufferschaltung 9 in den Fig. 1 und 2 verwendet werden kann. Diese Schaltung enthält einen PMOS-Transistor, dessen Sourceelektrode 71 mit VDD verbunden ist, ferner einen NMOS-Transistor, von dem PMOS-Transistor komplementären elektrischen Eigenschaften, der mit seiner Sourceelektrode 73 an Masse oder einem Potential negativer als VDD liegt. Die beiden Transistoren sind mit ihren Drainelektroden an einen Ausgangsanschluß 80 und mit ihren Gateelektroden an einen Eingangsanschluß 70 angeschlossen.
Bei Zuführung eines niedrigen oder hohen Logiksignals zum Eingang 7C erzeugt die Schaltung ein hohes bzw. niedriges Logiksignal am Ausgang 80. Bezüglich des Eingangs der Schaltung 90 ist ein niedriges Logiksignal ein solches, das negativer als ein Schwellenpotential für ein n-Bauelement oberhalb des der Sourceelektrode des NMOS-Transistors zugeführten Potentials liegt. Ein hohes Logiksignal ist ein Potential, das positiver ist als ein Schwellenpotential eines p-Elementes negativer als VDD.
Die Erfindung ist primär im Zusammenhang mit der CMOS-Technologie beschrieben worden, jedoch kann sie auch in Einzelkanal-NMOS-oder PMOS-Technologie realisiert werden, wobei die Pufferschaltungen und logischen Schaltungen so entworfen würden, wie es dem Fachmann allgemein bekannt ist. Ob nun Einzelkanal-MOS- oder Komplementär-MOS-Technologie verwendet wird: Der Transistor Q2 kann durch eine andere geeignete Last ersetzt werden, wie einem Widerstand oder eine Anzahl in Reihe geschalteter Dioden, z.B., weil der Transistor Q2 in der Schaltung als aktive Last für den Transistorverstärker Q1 betrieben wird.
Die Erfindung ist nicht auf die vorbeschriebenen Ausführungen beschränkt. Zahlreiche Abwandlungen ergeben sich für den Fachmann aus der vorstehenden Beschreibung. Es versteht sich auch, daß zahlreiche Änderungen und Abwandlungen denkbar sind, ohne den Rahmen der Erfindung zu verlassen, und in diesem Sinne sind die vorstehenden Ansprüche auszulegen.

Claims

Patentansprüche Schaltung mit Doppelzweckanschluß,enthaltend einen ersten Feldeffekttransistor, der einem ersten Leitungstyp angehört und eine Gate-, eine Source- und eine Drainelektrode hat, ferner mit einem zweiten Anschluß zum Zuführen eines ersten Betriebspotentials, weiterhin mit einer den zweiten Anschluß mit der Gateelektrode des Feldeffekttransistors verbindenden Anordnung, und mit einem dritten Anschluß zum Zuführen eines zweiten Betriebspotentials, d a d u r c h g e k e n n z e i c h n e t , daß die Drainelektrode des ersten Feldeffekttransistors (Q1) durch eine Lastanordnung (Q2) mit dem dritten Anschluß (5) verbunden ist; daß die Lastanordnung und das zweite Betriebspotential den ersten Feldeffekttransistor (Q1) in die Lage versetzen,zwischen Source-und Drainelektrode zu leiten; daß ein vierter Anschluß (12) mit der Verbindung zwischen der Drainelektrode des ersten Feldeffekttransistors (Q1) und der Lastanordnung (Q2) verbunden ist, wovon ein Steuersignal verfügbar ist; daß eine Pufferschaltung (9) vorgesehen ist, die einen Eingangsanschluß aufweist und auf logische Signale mit einem Signalhub zwischen dem ersten und dem zweiten Betriebspotential anspricht, welche dem Eingangsanschluß zugeführt sind; daß eine Anordnung (11) vorgesehen ist, die ein logisches Signal weiterzugeben vermag, das einen Signalhub über den Bereich des ersten und zweiten Betriebspotential aufweist und den ersten Anschluß (7) mit dem Eingangsanschluß der Pufferschaltung (9) verbindet; und daß der erste Anschluß (7) mit der Sourceelektrode des ersten Feldeffekttransistors (Q1) über eine Verbindungsanordnung (R1,D1-D4) verbunden ist, welche in der Lage ist, ein Potential solcher Polarität und Amplitude weiterzuleiten, das den ersten Feldeffekttransistor (Q1) in einen Zustand zu bringen vermag, in dem er leiten und das Steuersignal erzeugen kann.
2) Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Lastanordnung (Q2) einen zweiten Feldeffekttransistor enthält, der einen dem Leitungstyp des ersten Feldeffekttransistors (Q1) entgegengesetzten Leitungstyp hat und eine Gate-, eine Drain- und eine Sourceelektrode aufweist, welche mit dem zweiten Anschluß (10), dem vierten Anschluß (12) bzw. dem dritten Anschluß (5) verbunden sind.
3) Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Pufferschaltung (9) einen dritten und einen vierten Feldeffekttransistor (N bzw. P) enthält, die Leitungstypen entsprechend denen des ersten bzw. zweiten Feldeffekttransistors (Q1 bzw. Q2) haben und jeweils eine Gate-, eine Drain- und eine Sourceelektrode aufweisen; daß der dritte und der vierte Feldeffekttransistor als logische Inverterschaltung geschaltet ist, welche eine Verbindung der Gateelektroden dieser Transistoren mit dem Eingangsanschluß (70), eine Verbindung (72) der Drainelektroden und eine Verbindung der Sourceelektroden des dritten und vierten Feldeffekttransistors mit dem zweiten Anschluß (10) bzw. dem dritten Anschluß (5) aufweist.
4) Schaltung nach Anspruch 2, gekennzeichnet durch eine Steuerlogik (30), welche einen Steuereingang (13) und mehrere Signalwege, die durch Anlegen eines Steuersignals an den Steuereingang (t3) wahlweise für das Durchleiten eines Signales auftastbar sind, enthält und daß der Steuereingang (13) mit dem vierten Anschluß (12) verbunden ist.
5) Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß eine Systemlogik (40) vorgesehen ist, welche Eingangsanschlüsse (8,25) sowie Ausgangsanschlüsse (22,27) aufweist; daß ein fünfter oder weiterer Doppelzweckanschluß (21) vorgesehen ist, von dem Signale selektiv angelegt oder empfangen und durch die durch das Steuersignal gesteuerte Steuerlogik (30) jeweils zu und von den Eingangs- und Ausgangsanschlüssen der Systemlogik geleitet werden und daß die Steuerlogik außerdem aufweist: einen dritten und einen vierten Feldeffekttransistor (Q3 bzw. Q4), welche die gleichen Leitungstypen aufweisen wie der erste bzw. der zweite Feldeffekttransistor (Q1 bzw. Q2) und jeweils eine Gate-, eine Drain- und eine Sourceelektrode haben, eine erste logische Inverterschaltung (52) mit einer Eingangsverbindung zum Ausgangsanschluß der Systemlogik (40) und einem Ausgangsanschluß; eine zweite logische Inverterschaltung (51) mit einer Eingangsverbindung zum Eingangsanschluß der Steuerlogik (30) und einem Ausgangsanschluß, einem ersten und einem zweiten NAND-Glied (56 bzw.

55), die jeweils einen ersten und einen zweiten Eingangsanschluß und einen AusgangsanschluB haben, ein NOR-Glied (54) mit einem ersten und einem zweiten Eingangsanschluß und einem Ausgangsanschluß; eine dritte logische Inverterschaltung (53) mit einer Eingangsverbindung zu einer Verbindung der ersten Eingangsanschlüsse des ersten NAND-Gliedes (56) und des NOR-Gliedes und dem Ausgangsanschluß der zweiten logischen Inverterschaltung (51) und mit einer Ausgangsverbindung zum ersten Eingangsanschluß des zweiten NAND-Gliedes (55), wobei die zweiten Eingangsanschlüsse des NOR-Gliedes (54) und des zweiten NAND-Gliedes (55) mit dem Ausgangsanschluß der ersten logischen Inverterschaltung (52) verbunden sind, die Drainelektroden des dritten und vierten Feldeffekttransistors (Q3 bzw. Q4) mit dem fünften Anschluß (21) verbunden sind, die Sourceelektroden des dritten und vierten Feldeffekttransistors mit dem zweiten bzw. dritten Anschluß (10 bzw. 5) verbunden sind, die Gateelektroden des dritten und vierten Feldeffekttransistors mit dem Ausgangsanschluß des NOR-Gliedes (54) bzw. des zweiten NAND-Gliedes (55) verbunden sind, die Verbindungen, die den dritten und den vierten Transistor in die Lage versetzen, als logische Inverterschaltung zu arbeiten, auf Signale am Ausgang der Systemlogik ansprechen, wenn gleichzeitig ein niedriger Logikwert des Steuersignals am Eingangsanschluß (13) vorliegt, und eine Anordnung (R2,D5,D6), die den fünften Anschluß (21) mit dem zweiten Eingangsanschluß des ersten NAND-Gliedes (56) verbindet, um diesem ein Signal zuzuführen, wobei dieses Glied auf Signale anspricht, die seinem zweiten Eingangsanschluß zugeführt sind, wenn gleichzeitig ein Logiksignal hohen Wertes am Steuereingang vorliegt, und wobei die Ausgangsklemme des ersten NAND-Gliedes (56) mit der Eingangsklemme (25) der Systemlogik (40) verbunden ist, um dieser Eingangssignale zuzuführen.
6) Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Systemlogik (40) außerdem mit der Pufferschaltung (9) verbunden ist, um von dieser Eingangssignale zu erhalten.
7) Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Anordnung, die den fünften Anschluß (21) mit dem zweiten Eingangsanschluß des ersten NAND-Gliedes (56) verbindet, eine Eingangsschutzschaltung (R2,D5,D6) enthält, die in Reihe zwischen diesen Eingangsanschluß und den fünften Anschluß (21) geschaltet ist, um die Amplitude der durch die Schutzschaltung durchgelassenen Signale auf Potentiale zu begrenzen, die im wesentlichen zwischen dem ersten und dem zweiten Betriebspotential liegen.
8) Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verbindungsanordnung, die den ersten Anschluß (7) mit der Pufferschaltung (9) verbindet, eine Eingangsschutzschaltung (R1, D1-D4) enthält, die sowohl positive als auch negative Potentiale bezüglich des ersten Betriebspotentials durchläßt und die positiven und negativen Amplituden auf vorgegebene Potentiale begrenzt.
9) Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß die Schutzschaltung eine Widerstandsanordnung (R1) hat, die mit einem Ende an den ersten Anschluß (7) und mit einem zweiten Ende an den Eingangsanschluß der Pufferschaltung (9) angeschlossen ist, sowie eine erste, eine zweite, eine dritte und eine vierte Diodenanordnung (D1,D2,D3 bzw. D4) mit ähnlichen Lawinendurchbruchpotentialen enthält, wobei die erste und die zweite Diodenanordnung in Reihe in einem ersten selektiv leitfähigen Stromweg zwischen das erste Ende der Widerstandsanordnung und dem zweiten Anschluß geschaltet ist und die Dioden so gepolt sind, daß in ihnen für entgegengesetzte Stromflußrichtungen in dem ersten selektiv leitfähigen Stromweg ein Lawinendurchbruch stattfindet; daß die dritte und die vierte Diodenanordnung in einem zweiten selektiv leitfähigen Stromweg zwischen das zweite Ende der Widerstandsanordnung und den zweiten Anschluß geschaltet und so gepolt sind, daß in ihnen für entgegengesetzte Richtungen des Stromflusses in dem zweiten selektiv leitfähigen Stromweg ein Lawinendurchbruch stattfindet.
10) Verwendung der Schaltungsanordnung nach Anspruch 1 zur Steuerung einer Zweirichtungs-Datenschiene für binäre Eingangs-und Ausgangssignale, die zwischen konventionellen Logikpotentialwerten schwingen, in einer hinsichtlich der Anzahl der Anschluß stifte begrenzten integrierten Schaltung, die eine Signaleingangsklemme aufweist, d a d u r c h g e k e n n z e i c h n e t daß der Eingangsklemme ein ternäres Logiksignal zugeführt wird, welches einen ersten sowie einen zweiten Potentialwert, die durch konventionelle Logikpotentialwerte definiert sind, und einen dritten Potentialwert außerhalb der konventionellen Logiksignalwerte aufweist; daß die den Eingangsanschluß zugeführten ternären Logiksignalwerte durch eine Anordnung wahrgenommen werden, welche gegen die konventionellen Potentialwerte unempfindlich ist, jedoch auf den dritten Potentialwert anspricht, um ein Steuersignal zu erzeugen; und daß das Steuersignal einem Steueranschluß der Zweirichtungs-Datenschiene zugeführt wird, um die Richtung des Datenflusses zu bestimmen.