DE4412899C2 - Verbesserte invertierende Ausgangstreiberschaltung zum Reduzieren der Elektronen-Injektion in das Substrat - Google Patents

Verbesserte invertierende Ausgangstreiberschaltung zum Reduzieren der Elektronen-Injektion in das Substrat

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Description

Die Erfindung betrifft den Entwurf integrierter Schaltungen, insbe­ sondere betrifft die Erfindung eine Ausgangsschaltung (auch als Puffer­ schaltung bezeichnet), wie sie bei CMOS-Anwendungen eingesetzt wird.
Aus der Druckschrift DE-C1-41 41 885 ist eine Ausgangstreiberschal­ tung bekannt mit einem Eingangsknoten zum Empfangen eines Digital­ signals, mit einem Zwischenknoten, der mit dem Eingangsknoten gekop­ pelt ist, wobei der Zwischenknoten eine das Digitalsignal anzeigende Signalspannung empfängt, mit einem Ausgangsknoten, sowie mit einem Feldeffekttransistor, der eine Stromversorgungs-Sammelleitung in Ab­ hängigkeit von der Signalspannung selektiv mit dem Ausgangsknoten koppelt.
Aus der Druckschrift DE-A1-37 29 926 ist eine CMOS-Ausgangstreiber­ schaltung bekannt, die einen Eingangsknoten zum Empfangen eines Digitalsignals sowie einen mit dem Eingangsknoten gekoppelten Zwi­ schenknoten aufweist, wobei der Zwischenknoten eine das Digitalsignal anzeigende Signalspannung empfängt. Auch weist die bekannte Schaltung einen Ausgangsknoten auf. Der Druckschrift ist kein Feldeffekttransistor entnehmbar, der eine Stromversorgungs-Sammelleitung in Abhängigkeit von der Signalspannung selektiv mit dem Ausgangsknoten verbindet.
Fig. 1 veranschaulicht eine herkömmliche Ausgangstreiberschaltung. Unter der Annahme, daß die Gatespannungen beider Transistoren Q1 und Q2 auf Massepotential liegen und der Ausgangsknoten O niedriges Potential hat, können Reflektionen an einer fehlangepaßten Schnittstelle dazu führen, daß der Ausgangsknoten O unter das Massepotential abfällt, beispielsweise auf -1,0 Volt. Unter diesen Umständen wird das Gate des Transistors Q1 bezüglich der Source positiv. Folglich beginnt der Kanal des Transistors Q1 zu leiten, und die Sourcezone von Q1 beginnt, freie Elektronen zu generieren. Bei einem Feldeffekttransistor (FET) mit isoliertem Gate, wie dem Transistor Q1, ist die elektrische Feldstärke in der Nähe der Silizium-/Siliziumdioxid-Grenzfläche, wo der Drain-Übergang sich direkt unterhalb der Gatekante befindet, am größten. Wenn die freien Elektronen aus der Sourcezone durch die Zone mit dem hohen Feld in der Nähe des Drains gelangen, können sie in weit größerem Umfang Energie aufnehmen, als sie lediglich durch die Umgebungstemperatur aufnehmen könnten. In diesem Zustand werden solche Elektronen als "heiße" oder schnelle Ladungsträger bezeichnet, die im Stande sind, eine Anzahl von sogenannten "hot-carrier"-Effekten hervorzurufen. Bei einem Feldeffekttransistor wird der schlimmste Fall in Verbindung mit der Erzeugung von schnellen Elektronen darin ge­ sehen, daß die Gate-Source-Spannung (VGS) etwa halb so groß ist wie die Drain-Source-Spannung (VDS).
In MOS-Speicherschaltungen können "hot-carrier"-Effekte den Betrieb dahingehend steuern, daß die gespeicherten Datenwerte direkt geändert werden, oder daß die Leistung des Bauelements dauernd beeinträchtigt wird. Obschon die überwiegende Mehrzahl der heißen Elektronen in der Drainzone gesammelt werden, verlassen einige Elektronen den Kanal und wandern durch die Gateoxidschicht in das Gate. Einige Elektronen werden unvermeidlich innerhalb der Gateoxidschicht gefangen, wodurch sich die Schwellenspannung des Bauelements verschiebt. Andere Elektronen werden in das Substrat injiziert, über welches sie in den Speicherbereich wandern können, wo sie von Zellen angezogen werden, in denen ein logischer Wert "1" (d. h., eine positive Ladung) gespeichert ist. Über diesen Mechanismus können Daten verfälscht werden, wenn man nicht den Auffrischzyklus verkürzt, um Ladungsverluste zu kom­ pensieren. Die Injektion von Elektronen in das Substrat kann auch einen Latch-up-Zustand (unerwünschtes Sperren) in CMOS-Schaltungen för­ dern.
Der zur Fertigung umfangreicher CMOS-Schaltungen erforderliche spezielle Aufbau macht die Schaltungen für den Latch-Up-Effekt empfindlich. Um sowohl N-Kanal- als auch P-Kanal-Feldeffekttransisto­ ren zu erhalten, benötigt man sowohl P-leitendes als auch N-leitendes Untergrundmaterial. Typischerweise beginnt der Fertigungsprozeß von CMOS-Bauelementen mit einem Siliziumwafer eines einzigen Leitungs­ typs. Durch Diffundieren oder Implantieren von Dotierstoffen, die die ursprünglichen Dotierstoffe überwiegen, werden Zonen des entgegen­ gesetzten Leitungstyps erzeugt, die man als Löcher, Wannen oder der­ gleichen bezeichnet. Für Schaltungen auf einem p-Wafer werden in einer N-Vertiefung P-Kanal-FETs ausgebildet, während N-Kanal-FETs direkt in das P-leitende Wafer-Substrat eingebaut werden. Unglücklicherweise sind die FETs nicht die einzigen bei der Fertigung entstehenden Bauele­ mente. Es werden außerdem PNP-Bauelemente gebildet, die aus parasi­ tären Bipolar-Transistoren bestehen. Unter gewissen Betriebsbedingun­ gen können diese PNP-Bauelemente einen Kurzschluß zwischen VCC (Spannungsversorgung) und Masse hervorrufen, welcher die Schaltung zerstören kann.
Einige Schaltungsentwerfer sind dem Problem der Elektroneninjektion bei Ausgangstreiberschaltungen dadurch begegnet, daß der in Fig. 1 dargestellte FET Q1 durch ein Paar von FETs Q3 und Q4 ersetzt wurde.
Eine solche Schaltung ist in Fig. 2 gezeigt. Diese Vorgehensweise hat die Wirkung, die Elektroneninjektion dann zu reduzieren, wenn die Spannung am Ausgangsknoten O unter Massepotential abfällt, da die Transistoren Q3 und Q4 den Spannungsabfall zwischen VCC und dem Ausgangsknoten teilen. Allerdings beträgt der für die beiden FETs Q3 und Q4 erforderliche Flächenbedarf etwa das Vierfache des Flächen­ bedarfs für den in Fig. 1 gezeigten Transistor Q1. Damit hat diese Lösung zur Reduzierung der Elektroneninjektion ihre beträchtlichen Kosten, die für eine typische Speicherschaltung ausschlaggebend sein können.
Was benötigt wird, ist eine neue, raumsparende Treiberschaltung, die die Injektion von Elektronen in das Substrat verringert.
Das der vorliegenden Erfindung zugrunde liegende Problem besteht somit darin, eine Ausgangstreiberschaltung vorzusehen, die diese Anforderung erfüllt. Diese Aufgabe wird erfindungsgemäß gelöst durch eine Ausgangs­ treiberschaltung mit den im Anspruch 1 angegebenen Merkmalen. Den Unter­ ansprüchen 2 bis 9 sind vorteilhafte Weiterbildungen entnehmbar.
Die invertierende Ausgangstreiberschaltung reduziert die Elektroneninjektion in das Substrat beispielsweise durch den Drain des Hochzieh-Feldeffekttransistors der Schaltung. Erreicht werden kann dies durch Hinzufügen zusätzlicher Schaltungsmittel, die es ermöglichen, daß die Gatespannung des Hochzieh-Transistors (Pull-Up- Transistor) der Sourcespannung folgt. Die Ausgangsschaltung kann Gebrauch von einem Tri-State-Invertierer mit einem Ausgangsknoten (im folgenden als Zwischenknoten bezeichnet) machen, der über einen ersten P-Kanal-FET mit der Spannungsversorgung VCC und über einen ersten und einen zweiten, in Serie geschalteten N-Kanal-FET mit Masse gekoppelt ist. Die Gates des P-Kanal-FET und des ersten N-Kanal-FETs sind mit einem Eingangsknoten gekoppelt und werden von diesem gesteuert. Der Zwischenknoten steuert das Gate des dritten N-Kanal-FETs, über den ein End-Ausgangsknoten mit VCC gekoppelt ist. Der Zwischenknoten ist an den End-Ausgangsknoten über einen vierten N-Kanal-FET gekoppelt, dessen Gate auf Massepotential gehalten wird. Das Gate des zweiten N-Kanal-FETs ist mit der Spannungsversorgung VCC über einen zweiten P-Kanal-FET und über einen fünften N-Kanal-FET mit dem End-Aus­ gangsknoten gekoppelt, wobei der fünfte N-Kanal-FET größere Treiber­ leistung hat als der zweite P-Kanal-FET. Die Gates sowohl des zweiten P-Kanal-FETs als auch des fünften N-Kanal-FETs werden ebenfalls auf Massepotential gehalten. Wenn das Potential am End-Ausgang größer als das Massepotential ist, befindet sich das Gate des zweiten N-Kanal-FETs auf VCC. Damit ist der Kanal des zweiten N-Kanal-FETs leitend. Wenn allerdings der End-Ausgangsknoten unter Massepotential abfällt, ist die Gatespannung sowohl beim vierten als auch beim fünften N-Kanal-FET größer als deren Source-Spannung, so daß beide FETs leiten. Dies führt dazu, daß das Gate des zweiten N-Kanal-FETs unter Massepoten­ tial gezogen wird, wodurch der Stromfluß durch diesen FET abgeschnit­ ten wird. Gleichzeitig ist der Zwischenknoten über dem vierten N-Kanal-FET direkt mit dem End-Ausgangsknoten gekoppelt, so daß die Spannung am Gate des dritten N-Kanal-FET der Source-Spannung an diesem FET folgt. Damit wird ein Stromfluß durch den dritten N-Kanal-FET abgesperrt und die Injektion schneller Elektronen gemildert. Ge­ wisse Abänderungen der Schaltung sind möglich. Beispielsweise kann man die Funktion des ersten und des zweiten N-Kanal-FETs umkehren. Darüberhinaus fungiert der zweite P-Kanal-FET als Widerstand, und man kann ihn durch ein anderes, als Widerstand fungierendes Bauele­ ment ersetzen, einschließlich eines sechsten N-Kanal-FETs, der mit seinem GATE an VCC angeschlossen ist, oder eines dotierten oder nicht­ dotierten Widerstands aus polykristallinem Silizium.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Schaltungsdiagramm eines herkömmlichen Ausgangs­ treibers mit zwei N-Kanal-FETs;
Fig. 2 ein Schaltungsdiagramm eines herkömmlichen, mit drei N-Kanal-FETs ausgestatteten Ausgangstreibers mit verringer­ ter Injektion schneller Elektronen;
Fig. 3 ein Schaltungsdiagramm einer ersten Ausführungsform einer neuen, raumsparenden Ausgangstreiberschaltung, welche die Injektion heißer Elektronen verringert;
Fig. 4 ein Schaltungsdiagramm einer zweiten Ausführungsform einer neuen, raumsparenden Ausgangstreiberschaltung, die die Injektion schneller Elektronen reduziert;
Fig. 5 ein Schaltungsdiagramm der ersten Ausführungsform, der neuen, raumsparenden Ausgangstreiberschaltung, wobei jedoch der zweite P-Kanal-FET durch einen Widerstand ersetzt ist;
Fig. 6 eine Schaltungsskizze der zweiten Ausführungsform der Ausgangstreiberschaltung, bei der jedoch der zweite P-Kanal-FET durch einen N-Kanal-FET ersetzt ist, dessen Gate mit VCC gekoppelt ist; und
Fig. 7 eine Darstellung der Gatespannung am FET QN3 gegenü­ ber der Spannung am End-Ausgangsknoten.
Die in Fig. 3 dargestellte erste Ausführungsform der neuen, raumsparen­ den Ausgangstreiberschaltung besitzt einen Zwischenknoten NM, der mit einer Versorgungsspannung VCC über einen ersten P-Kanal-FET QP1 und mit Masse über einen ersten N-Kanal-FET QN1 und einen dazu in Reihe geschalteten zweiten N-Kanal-FET QN2 gekoppelt ist, wobei QN1 dem Knoten NM elektrisch näher gelegen ist. Die Gates von FET QP1 und FET QN1 sind mit einem Eingangsknoten NI gekoppelt und werden über diesen gesteuert. Es sollte verstanden werden, daß die FETs QP1, QN1 und QN2 als Tri-State-Invertierer betrieben werden können. Der Zwischenknoten NM ist mit dem Gate eines dritten M-Kanal-FETs QN3 gekoppelt und steuert dieses Gate, wobei über diesen FET ein End-Ausgangsknoten NO mit VCC gekoppelt ist. Der Zwischenknoten NM ist über einen vierten N-Kanal-FET QN4 mit dem Knoten NO gekoppelt, wobei das Gate dieses vierten FET dauernd auf Massepotential gehalten wird. Das Gate des FET QN2 ist über einen zweiten P-Kanal-FET QP2 mit VCC gekoppelt, und ist über einem fünften N-Kanal-FET QN5, der viel größere Treiberleistung aufweist als der FET QP2, mit dem End-Ausgangsknoten NO gekoppelt. Die Gates sowohl von FET QP2 als auch von FET QN5 werden ebenfalls dauernd auf Massepotential gehalten.
Wenn das Potential am End-Ausgangsknoten NO größer als Massepoten­ tial ist, liegt das Gate von FET QN2 auf VCC. Damit ist der Kanal des FET QN2 leitend. Wenn allerdings der End-Ausgangsknoten NO unter Massepotential abfällt, ist die Gatespannung größer als die Sourcespan­ nung sowohl beim FET QN4 als auch beim FET QN5, was zur Folge hat, daß die Kanäle der FETs leiten. Dies führt dazu, daß das Gate des FET QN2 unter Massepotential gezogen wird, was den Stromfluß durch diesen FET reduziert (wenn die Amplitude des Abfalls unter Massepo­ tential ausreicht, wird der Stromfluß durch den FET QN1 vollständig gesperrt). Gleichzeitig mit dem Abfall des Stromflusses durch den FET QN2 wird der Zwischenknoten NM über den FET QN4 direkt mit dem End-Ausgangsknoten NO gekoppelt, so daß die Spannung am Gate des FET QN3 der Sourcespannung an diesem FET folgt. Damit wird der Stromfluß durch den FET QN3 reduziert oder gesperrt, und die Injek­ tion schneller Elektronen in das Substrat wird verringert.
Fig. 4 zeigt eine zweite Ausführungsform der neuen Ausgangstreiber­ schaltung, die der ersten Ausführungsform mit der Ausnahme ähnelt, daß der FET QN2 mit dem Eingangsknoten NI gekoppelt ist und der FET QN1 über den FET QP2 mit VCC und über FET QN5 mit dem End-Ausgangsknoten NO gekoppelt ist.
Man sieht, daß der zweite P-Kanal-FET QP2 als Widerstand fungiert. Damit läßt er sich durch jegliches Bauelement ersetzen, welches eben­ falls als Widerstand fungiert, einschließlich eines eine geringe Treiber­ leistung aufweisenden N-Kanal-FET, dessen Gate mit VCC gekoppelt ist, oder eines Streifens dotierten oder undotierten polykristallinen Siliziums, welcher den gewünschten Stromfluß herbeiführt. Fig. 5 veranschaulicht die Ausführungsform nach Fig. 3, wobei der FET QP2 durch einen Widerstand R1 ersetzt ist. In ähnlicher Weise zeigt Fig. 6 die Ausfüh­ rungsform nach Fig. 4, wobei jedoch der FET QP2 durch einen N-Kanal-FET QN6 ersetzt ist, der mit seinem Gate an VCC gekoppelt ist.
Die neue Ausgangstreiberschaltung hat einen klaren Raumspar-Vorteil gegenüber der in Fig. 2 dargestellten Schaltung. Wenngleich die für die beiden FETs Q3 und Q4 in Fig. 2 benötigte Fläche annähernd viermal so groß ist wie die Fläche für den Transistor Q1 in Fig. 1, so ist der Gesamtplatzbedarf für die FETs QP12, QP2, QN2, QN3, QN4 und QN5 etwa halb so groß wie der Platzbedarf für die in Fig. 2 gezeigten FETs Q3 und Q4.
Fig. 7 veranschaulicht die Gatespannung am FET QN3 und die Spannung am End-Ausgangsknoten NO, jeweils als Funktion der Zeit dargestellt. Man sieht, daß, wenn die Spannung am End-Ausgangsknoten NO um mehr als eine Schwellenspannung unter Massepotential abfällt, sowohl FET QN4 als auch FET QN5 einen Einschaltvorgang beginnen, was dazu führt, daß nach einer Übergangszeit T die Gatespannung auf die Spannung des End-Ausgangsknoten geklemmt ist.

Claims (10)

1. Ausgangstreiberschaltung, aufweisend:
  • a) einen Eingangsknoten (NI) zum Empfangen eines Digitalsignals,
  • b) einen mit dem Eingangsknoten (NI) gekoppelten Zwischen­ knoten (NM), wobei der Zwischenknoten (NM) eine das Digital­ signal anzeigende Signalspannung empfängt,
  • c) einen Ausgangsknoten (NO),
  • d) einen ersten N-Kanal-Feldeffekttransistor (QN3), der eine Stromversorgungs-Sammelleitung (VCC) in Abhängigkeit von der Signalspannung selektiv mit dem Ausgangsknoten (NO) koppelt,
gekennzeichnet durch
  • e) einen ersten Strompfad, der den Zwischenknoten (NM) mit einer Masse-Sammelleitung koppelt, wenn der Ausgangsknoten (NO) einen niedrigen Logikpegel annimmt, der nicht geringer ist als eine Schwellenspannung unterhalb des Massepotentials, und
  • f) einen zweiten Strompfad, der den Zwischenknoten (NM) mit dem Ausgangsknoten (No) koppelt, wenn der Ausgangsknoten (No) einen niedrigen Logikpegel annimmt, der größer als eine Schwellenspannung unterhalb Massepotential ist.
2. Ausgangstreiberschaltung nach Anspruch 1, dadurch gekennzeich­ net, daß der Eingangsknoten (NI) ferner einen CMOS-Inverter (QP1, QN1) mit einem Paar von mit dem Eingangsknoten (NI) gekoppelten Eingängen sowie mit einem mit dem Zwischenknoten (NM) gekoppelten Ausgang aufweist.
3. Ausgangstreiberschaltung nach Anspruch 2, dadurch gekennzeich­ net, daß der CMOS-Inverter (QP1, QN1) sowohl
  • a) einen Hochzieh-Feldeffekttransistor (QP1), der die Stromver­ sorgungs-Sammelleitung (VCC) mit dem Zwischenknoten (NM) koppelt, wenn der Eingangsknoten (NI) einen niedrigen Logik­ pegel annimmt,
  • b) als auch einen Herunterzieh-Feldeffekttransistor (QN1), der leitet, wenn der Eingangsknoten (NI) einen hohen Logikpegel annimmt, aufweist.
4. Ausgangstreiberschaltung nach Anspruch 3, dadurch gekennzeich­ net,
  • a) daß der erste Strompfad einen zwischen der Masse-Sammellei­ tung und dem Zwischenknoten (NM) mit dem Herunterzieh-Transistor in Reihe geschalteten zweiten N-Kanal-Feldeffekt­ transistor (QN2) aufweist,
  • b) wobei der zweite N-Kanal-Feldeffekttransistor (QN2) in Abhän­ gigkeit von einem Spannungspegel an dem Ausgangsknoten (NO) kleiner als Massepotential nichtleitend wird.
5. Ausgangstreiberschaltung nach Anspruch 1, 2, 3 oder 4, dadurch gekennzeichnet, daß der zweite Strompfad einen dritten N-Kanal-Feldeffekttransistor (QN4) mit einem mit dem Zwischenknoten (NM) gekoppelten ersten Source/Drain-Bereich, mit einem mit dem Ausgangsknoten (NO) gekoppelten zweiten Source/Drain-Bereich, sowie einer mit der Masse-Sammelleitung gekoppelten Gateelektrode aufweist.
6. Ausgangstreiberschaltung nach Anspruch 2, dadurch gekennzeich­ net,
  • a) daß der CMOS-Inverter (QP1, QN1)
    • aa) sowohl einen Hochzieh-Feldeffekt-Transistor (QP1), der die Stromversorgungs-Sammelleitung (VCC) mit dem Zwi­ schenknoten (NM) koppelt, wenn der Eingangsknoten (NI) einen niedrigen Logikpegel annimmt,
    • ab) als auch einen Herabzieh-Feldeffekttransistor (QN1), der leitet, wenn der Eingangsknoten (NI) einen hohen Pegel an­ nimmt,
  • aufweist,
  • b) wobei der erste Strompfad einen zwischen der Masse-Sammel­ leitung und dem Zwischenknoten (NM) mit dem Herabzieh-Transistor (QN1) in Reihe geschalteten zweiten N-Kanal-Feld­ effekttransistor (QN2) aufweist,
  • c) wobei der zweite N-Kanal-Transistor (QN2) eine sowohl über eine Widerstandseinrichtung (R1) mit der Stromversorgungs-Sammelleitung (VCC) als auch über einen dritten N-Kanal-Feldeffekttransistor (QN5) mit dem Ausgangsknoten (NO) ge­ koppelte Gateelektrode aufweist, und
  • d) wobei der dritte N-Kanal-Feldeffekttransistor (QN5) eine mit der Masse-Sammelleitung gekoppelte Gateelektrode aufweist.
7. Ausgangstreiberschaltung nach Anspruch 6, dadurch gekennzeich­ net, daß die Widerstandseinrichtung (R1) eine P-Kanal-Diode ist.
8. Ausgangstreiberschaltung nach Anspruch 7, dadurch gekennzeich­ net, daß die Widerstandseinrichtung (R1) ein P-Kanal-Feldeffekt­ transistor mit einer mit der Masse-Sammelleitung gekoppelten Ga­ teelektrode ist.
9. Ausgangstreiberschaltung nach Anspruch 7, dadurch gekennzeich­ net, daß die Widerstandseinrichtung (R1) ein N-Kanal-Feldeffekt­ transistor mit einer mit der Stromversorgungs-Sammelleitung gekop­ pelten Gateelektrode ist.
DE4412899A 1993-04-15 1994-04-14 Verbesserte invertierende Ausgangstreiberschaltung zum Reduzieren der Elektronen-Injektion in das Substrat Expired - Lifetime DE4412899C2 (de)

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