DE10120086A1

DE10120086A1 - Pufferschaltung mit geringem Rauschen

Info

Publication number: DE10120086A1
Application number: DE10120086A
Authority: DE
Inventors: Tsuyoshi Ohno
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-04-26
Filing date: 2001-04-24
Publication date: 2001-11-22
Also published as: US20010035779A1; JP3490045B2; TW498618B; US6489815B2; JP2001308694A

Abstract

Eine Pufferschaltung mit geringem Rauschen, die die Ausgangsspannung und den Strom stabilisiert, um ein Rauschen zu verhindern, hat Stromquellen, die zwischen die CMOS-Schaltung und die Netzversorgungsquellen geschaltet sind, welche für die CMOS-Schaltung eine Netzversorgung schaffen, ein Widerstandselement, welches mit den Stromquellen und parallel zur CMOS-Schaltung verbunden ist, wobei das Widerstandselement einen Stromnebenschluß zwischen den Stromquellen bildet, um eine Stromfluktuation zu verhindern.

Description

HINTERGRUND DER ERFINDUNG Erfindungsgebiet

Die vorliegende Erfindung betrifft eine Pufferschaltung mit geringem Rauschen und insbesondere eine Pufferschaltung mit geringem Rauschen, die Rauschen reduziert, die Ausgangs spannung stabilisiert und die Änderung des durch sie flie ßenden Stroms reduziert.

Beschreibung des Standes der Technik

Herkömmlicherweise ist als eine derartige Pufferschaltung mit geringem Rauschen ein Ausgangspuffer für Impedanzanpas sung in einem Übertragungsweg, eine CMOS-Schaltung, be kannt, die einen Transistor aufweist, der als ein Hochwi derstand dient, welcher an einen Inverter angeschlossen ist. Diese Pufferschaltungen sind zur Unterdrückung eines Spitzenstromes (der Maximalstrom bei Auftreten einer Ein gangsänderung) vorgesehen. Diese Pufferschaltungen sind in zwei Arten unterteilt. Die eine Art ist eine Schaltung zum Zuführen eines Kurzschlußstroms durch eine CMOS-Schaltung und die andere Art ist eine Schaltung ohne Kurzschlußstrom.

Die erste Art Schaltungen hat eine Schaltung, die einen Ab schlußwiderstand und eine Schaltung in einer Leseverstär ker-Treiberschaltung eines Halbleiterspeichers verwendet, wie dies in der japanischen Kokai Nr. Hei 4-30389 offenbart ist, bei der ein Gate eines Treibertransistors mit einer Spannung versehen wird, die niedriger als die Schwellen wertspannung des Transistors ist, so daß der Transistor graduell eingeschaltet ist. Nebenbei gesagt, hat eine Schaltung in einer Ausgangstreiberschaltung, wie sie in der japanischen Kokai Nr. Hei 1-165225 offenbart ist, einen Transistor, der als ein hoher Widerstand funktioniert oder eine schwache Stromversorgung, die mit einem Inverter ver bunden ist.

Andererseits hat die zuletzt genannte Schaltung, die einen Ausgangstreiber umfaßt, wie sie in der japanischen Kokai Nr. Hei 1-34016 offenbart ist, eine Schaltung, bei der das Auftreten von einem Kurzschlußstrom vollständig verhindert ist, indem zuerst ein Transistor betrieben wird, der aus einem Ein-Zustand einen Aus-Zustand einnimmt, und eine Schaltung, bei der der Kurzschlußstrom eliminiert wird, in dem die Betriebszeit des geladenen/entladenen Transistors zur Verringerung des Spitzenstromes verschoben wird. Neben bei gesagt, hat eine Schaltung, wie sie in der japanischen Kokai Nr. Hei 2-220294 offenbart ist, eine Vorladeschal tung, die durch ein Signal entsprechend einem Ausgangs signalpegel gesteuert wird, und die das Auftreten eines Kurzschlußstroms verhindert, um ein Hochleitungslesen oder eine Verringerung des Spitzenstromes zu ermöglichen, und eine Schaltung, wie sie in der japanischen Kokai Nr. Hei 1-185022 offenbart ist, eliminiert den Kurzschlußstrom, indem die Betriebszeit von Invertern mit unterschiedlichen logi schen Schwellenwerten gesteuert wird.

In jedem Fall leiten oder eliminieren die herkömmlichen Pufferschaltungen den Kurzschlußstrom, um den Spitzenstrom zu unterdrücken. Bei einem CMOS-Inverter wird, wenn das Rauschen infolge von Betriebsschalten zu reduzieren werden soll, der Kurzschlußstrom zugeführt, während der Stromver brauch bis zu einem gewissen Grad geopfert wird. Anderer seits wird, wenn die Verringerung des Stromverbrauchs eine höhere Priorität als die Verringerung des Rauschens ein nimmt, der Kurzschlußstrom beseitigt, während das Auftreten von Rauschen infolge von Impedanzfehlanpassung in einem Übertragungsweg oder Schaltrauschen geopfert wird.

Fig. 5 ist ein Schaltbild einer Pufferschaltung gemäß dem Stand der Technik, bei der die Ausgangsseite abgeschlossen ist. Wie in der Fig. 5 gezeigt, hat die Pufferschaltung eine CMOS-Inverterschaltung 2 mit einem PMOS-Transistor 21 und einem NMOS-Transistor 22, deren jeweilige Gates mit ei nem Eingangsanschluß 11 verbunden sind. Die Source des PMOS-Transistors 21 ist mit einer Netzspannungsversorgung VDD und die Source des NMOS-Transistors 22 ist mit der Masse GND verbunden. Beide Drains sind mit einem Ausgangs anschluß 12 verbunden. Der Ausgangsanschluß 12 leitet eine vorbestimmte Spannung VDD/2 über eine Übertragungsleitung 5 und einen Abschlußwiderstand R.

In diesem Fall fließt ein Strom konstant durch den Übertra gungsweg 5 und den Abschlußwiderstand R über den PMOS-Tran sistor 21 oder den NMOS-Transistor 22 der CMOS-Schaltung 2, und ein Reflexionsrauschen wird unterdrückt, indem im Über tragungsweg eine Impedanzanpassung erzielt wird, während ein derartiger konstanter Strom geopfert wird.

Fig. 6 ist ein Diagramm von Wechselstrombetriebscharakteri stika, die die jeweiligen Level der Eingangs-/Ausgangsspannungen und -ströme in der CMOS-Schaltung gemäß Fig. 5 repräsentieren. Die vertikale Achse repräsentiert Potential und Strom und die horizontale Achse repräsentiert die Zeit. In der Fig. 6 bezeichnet VIN eine Eingangsspan nung, die an den Eingangsanschluß 11 angelegt ist; VOUT ist eine Ausgangsspannung, die am Ausgangsanschluß 12 bei Anle gen der Eingangsspannung VIN erscheint; IV ist ein Strom, der von der Netzversorgung VDD über den PMOS-Transistor 21 und über den Ausgangsanschluß 12 und den NMOS-Transistor 22 über VDD/2 fließt; IG repräsentiert einen Strom, der vom Ausgangsanschluß 12 über den NMOS-Transistor 22 und von der Netzversorgung VDD/2 über den PMOS-Transistor 21 über GND fließt.

Demgemäß tritt bei den Strömen IV und IG eine haarfeine (whisker-artige) Änderung auf, wenn die Netzversorgung ein geschaltet wird (Zeit: 0,0 ns) und bei Inversion der CMOS- Schaltung 2 (ungefähr 22,0 ns). Ferner ist im Fall, daß der Ausgangspuffer einen Abschlußwiderstand hat, die maximale Stromänderung (p-p) 17,5 mA und die Durchgangsrate der Aus gangssignalform ist 1,0 V/ns.

In der vorstehend beschriebenen japanischen Kokai Nr. Hei 1-165225 sind zwischen die CMOS-Schaltung 2 und die Netz versorgung VDD und die GND ein hoher Widerstand und eine Schwachstromversorgung angeschlossen, um ein derartiges Rauschen und den Kurzschlußstrom bei Inversion des Inver ters zu unterdrücken.

Wie vorstehend beschrieben, unterdrücken die bekannten Puf ferschaltungen mit geringem Rauschen das Reflexionsrauschen durch Opferung des konstant fließenden Stroms und durch Verbinden mit einem hohen Widerstand, eine Schwachstromver sorgung.

Das heißt, bei Schnittstellentechniken der vergangenen Jahre, die durch einen Ausgangspuffer mit einem Abschlußwi derstand repräsentiert sind, wird durch eine geteilte Span nung durch den Abschlußwiderstand ein Niedrigamplitudensi gnal erhalten. Zu diesem Zweck hat eine derartige Schnitt stelle eine hohe Netzversorgungsspannung unter Berücksich tigung der geteilten Spannung. Das heißt, die Schnittstelle erhöht die Spannung auf eine hohe Spannung und verringert die Spannung (auf eine niedrige Amplitude). Eine derartige Wiederholung des Erhöhens/Verringerns der Spannung senkt jedoch die Schaltungseffizienz. Ferner hat bei Erzielen ei nes Hochleistungsbetriebes in einem Puffer, der in den ver gangenen Jahren eine Schnittstelle gebildet hat, zur Ver ringerung eines Rauschens infolge von Impedanzfehlanpassung in einem Übertragungsweg der Puffer üblicherweise einen Ab schlußwiderstand. In einem derartigen Fall tritt durch den Abflußwiderstand ein großer konstanter Strom auf und der Strom variiert in starkem Umfang beim Schalten.

Genauer gesagt, steigen bei den bisherigen Schnittstellen techniken die Busbreite und die Anzahl der Operationen. Demgemäß sind im Hochleistungsbetrieb simultane Operations ablaufsteuerungen weiter konzentriert, so daß das Simultan betriebsrauschen steigt. Weiterhin variiert ein großer Kon stantstrom, der durch einen Abschlußwiderstand auftritt, welcher an einen Ausgangsanschluß angeschlossen ist, bei einem Schaltvorgang und das Rauschen, welches durch den Strom verursacht wird, steigt.

Demgemäß wird in zugehörigen Pufferschaltungen als eine Ge genmaßnahme für die Erhöhung des Simultanbetriebsrauschens und der Verzögerungsänderung infolge von Simultanbetriebs rauschen oder bei der Verwendung eines Abschlußwiderstandes ein großer Konstantstrom bei Schalten variieren, wodurch das Strahlungsrauschen erhöht wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der vorliegenden Erfindung ist es, eine Puf ferschaltung mit geringem Rauschen zu schaffen, bei der solches Rauschen, wie vorstehend beschrieben, unterdrückt ist.

Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Pufferschaltung mit geringem Rauschen zu schaffen, bei der eine Stromänderung unterdrückt wird, wodurch Rauschen reduziert werden kann.

Eine Pufferschaltung mit geringem Rauschen gemäß der vor liegenden Erfindung hat eine erste Schaltung mit einem Ein gangsanschluß, an den ein Eingangssignal angelegt ist, ei nen Ausgangsanschluß, der ein Ausgangssignal liefert, und erste und zweite Anschlüsse; eine erste Stromquelle, die zwischen eine Quelle für ein erstes Potential und den er sten Anschluß geschaltet ist; eine Stromquelle, die zwi schen eine Quelle für ein zweites Potential und den zweiten Anschluß geschaltet ist; und eine erste Komponente, die als ein Widerstand dient und zwischen die ersten und zweiten Stromquelle parallel zur ersten Schaltung geschaltet ist.

Diese und weitere Aufgaben der vorliegenden Erfindung gehen für den Fachmann aus den anhängenden Patentansprüchen unter Berücksichtigung der folgenden Beschreibung und der beglei tenden Figuren hervor.

KURZE BESCHREIBUNG DER FIGUREN

Fig. 1A zeigt ein Schaltbild einer Pufferschaltung mit ge ringem Rauschen gemäß der ersten Ausführungsform der vorliegenden Erfindung;

Fig. 1B zeigt ein Äquivalentschaltbild der Pufferschaltung mit geringem Rauschen gemäß Fig. 1A;

Fig. 2 zeigt ein Diagramm der Eingangs-/Ausgangscharakteri stika der in der Fig. 1 gezeigten Schaltung;

Fig. 3 zeigt ein Diagramm der Wechselstrombetriebscharakte ristika, die die jeweiligen Pegel der Eingangs-/Aus gangsspannungen und -ströme der in der Fig. 1 ge zeigten Schaltung repräsentieren;

Fig. 4 zeigt ein Schaltbild einer Pufferschaltung mit ge ringem Rauschen gemäß der zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 5 zeigt ein Schaltbild einer Pufferschaltung gemäß dem Stand der Technik mit einem Abschlußwiderstand; und

Fig. 6 zeigt ein Diagramm der Wechselstrombetriebscharak teristika, welche die jeweiligen Pegel der Eingangs-/Ausgangsspannungen und -ströme der in der Fig. 5 gezeigten Schaltung repräsentieren.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die Fig. 1A und 1B sind ein Schaltbild der Pufferschaltung mit geringem Rauschen gemäß einer ersten Ausführungsform der vorliegenden Erfindung und deren Äquivalentschaltbild. Wie in der Fig. 1A und 1B gezeigt, sind bei der vorliegen den Ausführungsform in einer CMOS-integrierten Halbleiter schaltung Konstantstromnetzversorgungen jeweils zwischen der CMOS-Schaltung 2 und der Netzversorgungsseite, wie bei spielsweise einer VCC, der Masse, vorgesehen, und parallel zu der CMOS-Schaltung 2 ist eine Widerstandsvorrichtung 3 vorgesehen.

Das heißt, wie in den Fig. 1A und 1B gezeigt, hat die CMOS- Schaltung 2 den PMOS 21 und den NMOS 22, wobei der Ein gangsanschluß 11 an die Gates des PMOS 21 und des NMOS 22 angeschlossen ist und der Ausgangsanschluß 12 an die beiden Drains angeschlossen ist. Ferner ist ein PMOS 31 als eine Stromnetzversorgung, dessen Gate von einem Treiberanschluß 13 gesteuert ist, zwischen die CMOS-Schaltung 2 und eine Potentialversorgungsquelle (beispielsweise VCC) 91 ange schlossen, und ähnlich ist ein NMOS 32 als eine Stromnetz versorgung mit dem gleichen Versorgungsverhalten wie dasje nige der PMOS 31, dessen Gate über einen Treiberanschluß 14 gesteuert ist, zwischen die CMOS-Schaltung 2 und eine Po tentialversorgungsquelle (beispielsweise Masse) 92 geschal tet. Die Widerstandsvorrichtung 3 ist parallel zu der CMOS-Schaltung 2 geschaltet. Die Widerstandsvorrichtung 3 hat einen Widerstandswert gleich dem Widerstand, wenn die CMOS-Schaltung 2 eingeschaltet ist. Die Widerstandsvorrichtung bildet einen Nebenschluß für den Strom der Stromnetzversor gungen 31, 32 in Übereinstimmung mit einer Widerstandsände rung der CMOS-Schaltung 2.

Da die vorstehende Widerstandsvorrichtung 3 vorgesehen ist, arbeitet die CMOS-Schaltung 2 ohne Änderung der Eingangs- und Ausgangsströme bei Schalten in der CMOS-Schaltung 2.

Es wird die Inverterschaltung als ein Beispiel der allge meinen CMOS-Schaltung 2 beschrieben. Die Schaltung ist mit einem PMOS-Transistor und einem NMOS-Transistor, einem mit Gates verbundenen Eingangsanschluß und einem mit Drains verbundenen Ausgangsanschluß aufgebaut. Der Betrieb des In verters hat drei Zustände gemäß einem Eingangspotential:
Zustand 1, bei dem der PMOS-Transistor eingeschaltet ist, während der NMOS-Transistor ausgeschaltet ist, Zustand 2, bei dem die beiden Transistoren eingeschaltet sind, und Zu stand 3, bei dem der PMOS-Transistor ausgeschaltet ist, während der NMOS-Transistor eingeschaltet ist. In den Zu ständen 1 und 3 fließt der Strom nicht zwischen den Netz versorgungen, da der PMOS-Transistor oder der NMOS-Transi stor ausgeschaltet ist. Im Zustand 2 andererseits fließt der Strom zwischen den Netzversorgungen, da die beiden Transistoren eingeschaltet sind. Das heißt, wenn der Zu stand sich vom Zustand 1 auf den Zustand 2 oder vom Zustand 2 auf den Zustand 3 in Übereinstimmung mit dem Eingangspo tential ändert, steigt der Strom stark.

Andererseits haben bei der vorliegenden Ausführungsform die Stromnetzversorgungen die MOS-Transistoren 31 und 32, die im MOS-Transistor-Sättigungsbereich verwendet werden. Als Basischarakteristik eines derartigen MOS-Transistors ist eine Charakteristik des Drainstroms (Ids), bezogen auf die Drain-Source-Spannung (Vds), bekannt. Im Sättigungs bereich gibt es ungeachtet der Änderung von Vds einen konstanten Strom. In diesem Sättigungsbereich unterschei det sich der Bereich von Vds als einer Konstantstromnetz versorgung in Abhängigkeit von der Gatespannung Vgs. Bei der vorliegenden Ausführungsform ist es signifikant, daß der Transistor als eine Konstantstromnetzversorgung die nen kann, während Vds im Bereich von der halben Poten tialversorgungsspannung bis zur Potentialversorgungsspan nung liegt.

In einem Fall, bei dem die Stromnetzversorgungen die CMOS-Schaltung 2 dazwischen halten, das heißt für den Fall, daß die CMOS-Schaltung, in welcher der Strom vari iert, zwischen den Konstantstromnetzversorgungen, die das gleiche Stromversorgungsverhalten haben, gehalten wird, arbeitet im Zustand 2 die Schaltung bei einem Konstant strom, in den Zuständen 1 und 3 jedoch ist das Maß des Stromes verringert, da der Teil des CMOS 2 offen ist. Das heißt, das Maß des Stromes zwischen den Potentialversor gungsquellen ändert sich in Übereinstimmung mit einem Eingangspotential, das an dem Eingangsanschluß 11 an liegt.

Dann ist bei der vorliegenden Ausführungsform die Wider standsvorrichtung 3 parallel geschaltet, um zwischen den Potentialversorgungsquellen in jedem der Zustände einen Konstantstrom zu erzielen. Im Zustand 1 und im Zustand 3 fließt ein Strom 101 der durch eine Stromnetzversorgung gesteuert wird, durch die Widerstandsvorrichtung 3, da die CMOS-Schaltung 2 im offen-artigen Zustand ist. Im Zu stand 2 fließt der Konstantstrom 10 durch die Wider standsvorrichtung 3 und die CMOS-Schaltung 2, die paral lel geschaltet sind. Das heißt, der Strom, welcher durch die Widerstandsvorrichtung 3 fließt, entspricht dem ne bengeschlossenen Strom in Übereinstimmung mit dem Zu stand.

Fig. 2 ist ein Diagramm, der Eingangs-/Ausgangscharakteristika in der in der Fig. 1 gezeigten CMOS-Schaltung. Wie in der Fig. 2 gezeigt, bezeichnet VIN eine Eingangsspannung; VOUT eine Ausgangsspannung; IV ei nen Strom auf der Netzversorgungsseite; und IG einen Strom auf der GND-Seite. Gemäß der vorliegenden Ausfüh rungsform und wie aus den Eingangs-/Ausgangscharakteristika zu ersehen ist, kann in den Strömen IV und IG eine Charakteristik ohne Stromänderung realisiert werden.

Ferner ist Fig. 3 ein Diagramm der Wechselstrombetriebs charakteristika, welche die Eingangs-/Ausgangsspannungen und -ströme in der CMOS-Schaltung gemäß Fig. 1 repräsen tieren. Wie in Fig. 3 gezeigt, bezeichnet bei diesen Pe gelcharakteristika VI eine Eingangsspannung, die am Ein gangsanschluß 11 angelegt ist; VOUT eine Ausgangsspan nung, die am Ausgangsanschluß 12 bei Anlegen der Ein gangsspannung VIN erscheint; IV einen Strom, der von der Netzversorgung VDD über den PMOS-Transistor 21 und über den Ausgangsanschluß 12 und den NMOS-Transistor 22 über GND fließt; und IG einen Strom, der vom Ausgangsanschluß 12 über den NMOS-Transistor 22 und von der Netzversorgung VDD über den PMOS-Transistor 21 über GND fließt.

Demgemäß kann das Rauschen, welches in den Strömen IV und IG auftritt, wenn die Netzversorgung eingeschaltet wird (Zeitpunkt 0,0 ns) und bei Inversion der CMOS-Schaltung 2 (ungefähr 22,0 ns), unterdrückt werden, wobei die Hori zontalachse die Zeit repräsentiert.

Anzumerken ist, daß für den Fall, daß der Ausgangspuffer einen Abschlußwiderstand hat, die maximale Stromänderung (p-p) 3,7 mA ist, und die Durchgangsrate der Ausgangs signalform 0,35 V/ns ist. Im Vergleich mit dem vorstehend angegebenen Stand der Technik gemäß Fig. 6 ist die maxi male Stromänderung um 80% reduziert und die Durchgangs rate der Ausgangssignalform um das 2,8-fache verbessert.

Fig. 4 ist ein Schaltbild einer Pufferschaltung mit gerin gem Rauschen gemäß einer zweiten Ausführungsform der vor liegenden Erfindung. Wie in der Fig. 4 gezeigt, hat die vorliegende Ausführungsform die CMOS-Schaltung 2, welche den PMOS-Transistor 21 und den NMOS-Transistor 22 aufweist, wobei der Eingangsanschluß 11 an die jeweiligen Gates und der Ausgangsanschluß 12 an die beiden Drains angeschlossen ist, wobei der PMOS-Transistor 31 eine Konstantstromnetz versorgung hat, die zwischen die Netzversorgung VDD und die Source des PMOS-Transistors 21 der CMOS-Schaltung 2 ge schaltet ist, der NMOS-Transistor 32 als eine Konstant stromnetzversorgung zwischen GND und die Source des NMOS-Transistors 22 der CMOS-Schaltung 2 geschaltet ist, und ein PMOS-Transistor 41 und ein NMOS-Transistor 42 zwischen die sen PMOS-Transistor 31 und den NMOS-Transistor 32 parallel zur CMOS-Schaltung 2 geschaltet sind, wobei die jeweiligen Gates mit GND und der Netzversorgung VDD verbunden sind.

Der Hauptunterschied zwischen dem Schaltbild gemäß Fig. 4 gegenüber dem in Fig. 1A gezeigten besteht darin, daß die Gates des PMOS-Transistors 41 und des NMOS-Transistors 42 mit dem GND bzw. der Netzversorgung VDD gespeist werden. Diese Technik kann in Schaltungen verwendet werden, bei de nen auf dem Halbleitergebiet eine Rauschunterdrückung und ein Hochleistungsbetrieb erforderlich sind.

Die CMOS-Schaltung 2 in den vorstehend beschriebenen Aus führungsformen ist als Beispiel in einem Inverter angeord net erläutert worden. Die CMOS-Schaltung 2 kann jedoch bei allen Schaltungen angewandt werden, bei denen ein Wider standswert variiert, welche andere Logikschaltungen, wie beispielsweise NAND und NOR sowie auch den Inverter, umfas sen.

Wie vorstehend beschrieben, unterdrückt die Pufferschaltung mit geringem Rauschen die Stromänderung infolge des Schal tens zwischen den Potentialversorgungsquellen und verrin gert das Rauschen, indem die Konstantstromnetzquellen zwi schen der CMOS-Schaltung, der Netzversorgung und der GND vorgesehen sind, und die Widerstandsvorrichtung parallel zur CMOS-Schaltung geschaltet ist.

Weiterhin kann bei der vorliegenden Erfindung die Verzöge rungswertänderung infolge von selbst generiertem Rauschen selbst dann unterdrückt werden, wenn mehrere Puffer gleich zeitig arbeiten.

Ferner kann gemäß der vorliegenden Erfindung eine Ausgangs pufferschaltung für Hochleistungsbetrieb, die die Amplitude einer Ausgangsspannung verengt, eine Vorstufenschaltung ohne einen Spannungs-Booster verwenden, so daß ein Hochge schwindigkeitsbetrieb der Vorstufenschaltung realisiert werden kann. Für den Fall, daß die Vorstufenschaltung die gleiche Verzögerungszeit wie die zugehörige Schaltung hat, hat der Betrieb der Vorstufenschaltung eine Zeitgrenze und die Vorstufenschaltung kann dazu beitragen, eine geringe Anstiegsgeschwindigkeit der Ausgangssignalform zu leisten. Weiterhin wird für den Fall der Verwendung der Dreizu stands-(Niedrig, Hoch, Hoch-Z)-Logikschaltung als Ausgangs puffer die Dreizustandslogik durch die Verwendung der Kon stantstromnetzversorgung, welche nicht die Verzögerungszeit in der Vorstufenschaltung beeinflußt, realisiert. Demgemäß kann ein Hochgeschwindigkeitsbetrieb realisiert werden.

Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben worden sind, ist zu ersehen, daß die Erfindung durch die anhängenden Patentansprüche definiert ist, wenn sie unter Berücksichtigung der Beschreibung gele sen werden und wenn sie auf den ganzen Bereich der Äquiva lente bezogen ist.

Claims

1. Pufferschaltung mit geringem Rauschen, mit:
einer ersten Schaltung mit einem Eingangssignalan schluß, einem Ausgangsanschluß zum Liefern eines Ausgangs signals und ersten und zweiten Anschlüssen;
einer ersten Stromquelle, die zwischen eine Quelle ei nes ersten Potentials und einen ersten Anschluß geschaltet ist;
einer zweiten Stromquelle, die zwischen eine Quelle für ein zweites Potential und den zweiten Anschluß geschal tet ist; und
eine erste Komponente, die als ein Widerstand dient und zwischen die ersten und zweiten Stromquellen parallel zur ersten Schaltung geschaltet ist.

2. Pufferschaltung mit geringem Rauschen nach Anspruch 1, wobei die erste und zweite Stromquelle das gleiche Strom versorgungsleistung hat.

3. Pufferschaltung mit geringem Rauschen nach Anspruch 1, wobei die ersten und zweiten Stromquellen aktivierte erste und zweite Transistoren haben, die für den Betrieb im Sät tigungsbereich konfiguriert sind.

4. Pufferschaltung mit geringem Rauschen nach Anspruch 3, wobei der erste Transistor einen PMOS-Transistor und der zweite Transistor einen NMOS-Transistor aufweist.

5. Pufferschaltung mit geringem Rauschen nach Anspruch 1, wobei die Quelle für das erste Potential eine Netzversor gungsquelle ist und die Quelle für das zweite Potential Masse ist.

6. Pufferschaltung mit geringem Rauschen nach Anspruch 1, wobei die erste Komponente ein Widerstand ist.

7. Pufferschaltung mit geringem Rauschen nach Anspruch 1, wobei die erste Komponente einen Widerstandswert hat, der der gleiche Widerstandswert ist, welcher durch die erste Schaltung repräsentiert wird, wenn durch die erste Schal tung Strom fließt.

8. Pufferschaltung mit geringem Rauschen nach Anspruch 1, wobei die erste Komponente erste und zweite Transistoren aufweist, der erste Transistor ein erstes Gate, das mit der Quelle für das erste Potential verbunden ist, und zwischen den ersten und zweiten Stromquellen ein erster Source-Drain-Pfad parallel zur ersten Schaltung geschaltet ist, und der zweite Transistor ein zweites Gate hat, das mit der Quelle für das zweite Potential verbunden ist, und zwischen den ersten und zweiten Stromquellen ein zweiter Source-Drain-Pfad geschaltet ist.

9. Pufferschaltung mit geringem Rauschen nach Anspruch 1, wobei die erste Komponente ein aktiviertes Übertragungsgate aufweist.

10. Pufferschaltung mit geringem Rauschen nach Anspruch 1, wobei die erste Schaltung CMOS-Transistoren aufweist.

11. Pufferschaltung mit geringem Rauschen nach Anspruch 1, wobei die erste Schaltung eine CMOS-Inverterschaltung ist.

12. Pufferschaltung mit geringem Rauschen nach Anspruch 1, wobei die erste Schaltung PMOS- und NMOS-Transistoren auf weist, die zwischen den ersten und zweiten Anschlüssen in Reihe geschaltet sind, wobei die Gates der PMOS- und NMOS- Transistoren mit dem Eingangsanschluß verbunden sind, und die Drains der PMOS- und NMOS-Transistoren mit dem Aus gangsanschluß verbunden sind.

13. Pufferschaltung mit geringem Rauschen nach Anspruch 1, wobei die erste Schaltung eine NAND-Schaltung ist.

14. Pufferschaltung mit geringem Rauschen nach Anspruch 1, wobei die erste Schaltung eine NOR-Schaltung ist.

15. Pufferschaltung mit geringem Rauschen, mit:
einem ersten Transistor mit einem ersten Gate, einem ersten Drain und einer ersten Source;
einem zweiten Transistor mit einem zweiten Gate, das mit dem ersten Gate verbunden ist, einem zweiten Drain, der mit dem ersten Drain verbunden ist, und einer zweiten Source;
Quellen für ein erstes und ein zweites Potential;
einer ersten Stromquelle, die zwischen die erste Source und die Quelle für das erste Potential geschaltet ist;
einer zweiten Stromquelle, die zwischen die zweite Source und die Quelle für das zweite Potential geschaltet ist;
einen Widerstand, der zwischen die erste und zweite Source parallel zum ersten und zweiten Transistor geschal tet ist.

16. Pufferschaltung mit geringem Rauschen nach Anspruch 15, wobei jeder der ersten und zweiten Transistoren einen MOS-Transistor aufweist.

17. Pufferschaltung mit geringem Rauschen nach Anspruch 15, wobei die Quelle für das erste Potential eine Netzver sorgung und die Quelle für das zweite Potential Masse ist.

18. Pufferschaltung mit geringem Rauschen nach Anspruch 15, wobei jede der ersten und zweiten Stromquellen einen MOS-Transistor aufweist.

19. Pufferschaltung mit geringem Rauschen, mit:
einem ersten Transistor mit einem ersten Gate, das an einen Eingangsanschluß angeschlossen ist, einem ersten Drain, der an einen Ausgangsanschluß angeschlossen ist, und einer ersten Source;
einem zweiten Transistor mit einem zweiten Gate, das an den Eingangsanschluß angeschlossen ist, einem zweiten Drain, der an den Ausgangsanschluß angeschlossen ist, und einer zweiten Source;
Quellen für ein erstes und zweites Potential;
einer ersten Stromquelle, die zwischen die erste Source und die Quelle für das erste Potential geschaltet ist;
einer zweiten Stromquelle, die zwischen die zweite Source und die Quelle für das zweite Potential geschaltet ist;
einem dritten Transistor, der zwischen die erste und zweite Stromquelle parallel zum ersten und zweiten Transi stor geschaltet ist, und der ein drittes Gate hat, welches mit der Quelle für das erste Potential verbunden ist;
einem vierten Transistor, der zwischen die erste und zweite Stromquelle parallel zum erste und zweite Transistor geschaltet ist, und der ein viertes Gate hat, das mit der Quelle für das zweite Potential verbunden ist.

20. Pufferschaltung mit geringem Rauschen nach Anspruch 19, wobei die Quelle für das erste Potential eine Netzver sorgung und die Quelle für das zweite Potential Masse ist.