DE3743969C2

DE3743969C2 -

Info

Publication number: DE3743969C2
Application number: DE3743969A
Authority: DE
Inventors: Marcelo A. Fremont Calif. Us Martinez
Original assignee: Integrated Device Technology Inc
Current assignee: Renesas Electronics America Inc
Priority date: 1986-12-29
Filing date: 1987-12-23
Publication date: 1991-08-01
Also published as: GB2199712A; GB8728672D0; GB2199712B; US4785201A; JPS63174425A; DE3743969A1

Description

Die Erfindung bezieht sich auf einen Ausgabepuffer mit den Merkmalen des Oberbegriffs des Anspruchs 1.

Bei einem Ausgabepuffer dieser Art (GB 21 84 622) werden PMOS-Transistoren für die ersten Pufferelemente und NMOS-Transistoren für die zweiten Pufferelemente verwendet, wobei in jedem Zweig mehrere Transistoren parallel zueinander, aber zeitlich nacheinander geschaltet werden. Die Transistoren haben unterschiedliche Widerstände im Leitungszustand, so daß man durch ihr aufeinanderfolgendes Einschalten eine Abmilderung der Stromanstiegsgeschwindigkeit in der Ausgangsleitung erzielen kann. In Ausgabepuffern treten in Abhängigkeit von den Zuständen der Ausgangsleitungen Störspannungen oder sogenannte Transiente auf, deren Ausmaß sehr stark von der Stromanstiegsgeschwindigkeit in den Ausgangsleitungen abhängt. Deshalb bedeutet die Mehrfachanordnung von Transistoren vor allem in der Erdzweigverbindungseinrichtung eine Verbesserung der Transientenunterdrückung. Andererseits steigt der technische Aufwand stärker als die Vermehrung der Transistoren im Erdungszweig, weil diese Transistoren in bestimmtem Zeitablauf angesteuert werden müssen.

Der Erfindung liegt die Aufgabe zugrunde, einen Ausgabepuffer der eingangs angegebenen Art für Hochgeschwindigkeit und Schnellansteuerung zu schaffen, bei dem die Transientenunterdrückung ohne allzu hohen technischen Aufwand verbessert ist.

Die gestellte Aufgabe wird bei einem Ausgabepuffer der oberbegrifflichen Art dadurch gelöst, daß die zweiten Pufferelemente jeweils noch einen P-Kanal-Transistor aufweisen, dessen Gate-Anschluß mit der Signalleitung vor dem Dateneingang der zugeordneten Verzögerungseinrichtung verbunden ist und der Source-Anschluß mit der Ausgangsleitung sowie der Drain-Anschluß mit der Erdungsleitung verbunden sind.

Mit der Erfindung ist ein Ausgabepuffer in Form eines IC-Bausteins des CMOS-Typs mit Transientenunterdrückung für Hochgeschwindigkeit und Schnellansteuerung geschaffen worden, der mit den Vorrichtungen der 7.400er-Serie kompatibel ist (die in DIP-Gehäusen untergebracht sind, bei denen die Erd- und Versorgungspins an den äußersten Enden des Gehäuses liegen).

Der Ausgabepuffer nach der Erfindung ist einfach aufgebaut, was ein wesentlicher Vorteil ist.

Das gegenwärtig bevorzugte Ausführungsbeispiel der Erfindung arbeitet mit einem ersten Paar Transistoren, die in Totempfahlanordnung oder als Totem-Pole-Verstärker (N-Kanal über P-Kanal) geschaltet sind, einem zweiten Paar Transistoren, die in Totempfahlanordnung oder als Totem-Pole- Verstärker (P-Kanal über N-Kanal) parallel zum ersten Transistorpaar geschaltet sind, sowie zwei Invertern, die so angeschlossen sind, daß sie die Ansteuerung zum zweiten Transistorpaar verzögern.

im folgenden ist die Erfindung mit weiteren vorteilhaften Einzelheiten anhand eines schematisch dargestellten Ausführungsbeispiels näher erläutert. In den Zeichnungen zeigt:

Fig. 1 ein Schaltbild zweier Ausgabepuffer zur Darstellung des der Erfindung zugrunde liegenden Problems und

Fig. 2 ein Schaltbild zweier Ausgabepuffer gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.

Bei den Ausgabepuffern in Form integrierter Schaltungen des CMOS-Typs nach dem Oberbegriff des Anspruchs 1 treten Störspannungen auf, wenn diese mit hoher Geschwindigkeit betrieben und schnell angesteuert werden ("Transientenprobleme"). Insbesondere beim Umschalten des Zustandes eines Ausgabepuffers entwickeln sich Transienten über den Streuinduktivitäten in den Erdungs- und Stromzuführungsleitungen des Puffers. Diese Transienten machen sich auch an den Ausgängen weiterer Ausgabepuffer bemerkbar, wenn die gleichen Erd- und Versorgungswege für mehrere Puffer benutzt werden. Zur Verdeutlichung sei auf Fig. 1 hingewiesen, die zwei Ausgabepuffer 10, 10′ zeigt. Im Puffer 10 werden ein P-Kanal-Feldeffekttransistor (FET) 12 und ein N-Kanal- Feldeffekttransistor 14 in einer sogenannten Totempfahlanordnung (P-Kanal über N-Kanal) verwendet. Im einzelnen ist der Gate-Anschluß des Transistors 12 über eine Signalleitung 20 und zwei Inverter 22 und 24 mit dem Ausgang eines NAND-Gatters 26 verbunden, welches zwei Eingänge aufweist, nämlich eine Leitung 28 zum Empfang eines Freigabesignals und eine Leitung 30 zum Empfang eines Datensignals. Der Source-Anschluß des Transistors 12 ist an eine Leitung 40 und der Drain-Anschluß des Transistors 12 an eine Leitung 50 angeschlossen, welche die Ausgangsleitung darstellt. Der Drain-Anschluß des Transistors 14 ist mit dieser Ausgangsleitung 50 und der Source-Anschluß mit einer Leitung 70 verbunden. Der Gate-Anschluß des Transistors 14 ist über eine Signalleitung 60 und einen weiteren Inverter 62 an dem Ausgang eines weiteren NAND-Gatters 64 mit zwei Eingängen angeschlossen. Einer der Eingänge des Gatters 64 ist mit der Leitung 30 über noch einen weiteren Inverter 66 verbunden, während der andere Eingang des Gatters an die Leitung 28 angeschlossen ist.

Da der Ausgabepuffer 10′ dem Ausgabepuffer 10 ähnelt, sind in der Zeichnung einander entsprechende Teile mit den gleichen Bezugszeichen unter Hinzufügung eines Apostrophs versehen.

Die Source-Anschlüsse der Transistoren 12 und 12′ sind direkt an eine Stromversorgungsspannung (Vcc) und die Source-Anschlüsse der Transistoren 14 und 14′ an Schaltungserdpotential angeschlossen. Diese Verbindungsstellen stellen allerdings Streuinduktivitäten dar, was teilweise auf die Metallisierung der Chips, auf das Drahtbonden und auf den Leitungsrahmen zurückzuführen ist. (Streuinduktivitäten stellen ein besonderes Problem dar bei Vorrichtungen der allgemein als 7.400er-Serie bezeichneten Art, die in einem DIP-Gehäuse untergebracht sind, bei dem die Erd- und Versorgungspins an den äußersten Enden des Gehäuses angeordnet sind.)

Zur Erläuterung sind die Streuinduktivitäten als diskrete Spulen dargestellt. So ist in der Zeichnung die Leitung 40 über eine Spule 80 (die die Streuinduktivitäten in der Stromzuführungsleitung wiedergibt) an eine Leitung 82 angeschlossen, um die Versorgungsspannung zu erhalten. Die Leitung 70 ist ihrerseits über eine Spule 84 (die die Streuinduktivitäten im Erdungszweig wiedergibt) an eine Leitung 86 angeschlossen, um das Schaltungserdpotential zu empfangen.

Der kapazitive Widerstand der Pufferlast ist in der Zeichnung als diskreter Kondensator 90 dargestellt, der zwischen die Leitungen 50 und 86 geschaltet ist.

Nun sei zunächst angenommen, daß sich der Ausgabepuffer 10 in einem Zustand befindet, bei dem der Transistor 12 "eingeschaltet" ist und der Transistor 14 "ausgeschaltet" ist. Bei diesem Zustand wird auf der Leitung 50 und über den Kondensator 90 ein Potential von "hohem" logischem Niveau entwickelt. Ferner sei angenommen, daß sich der Ausgabepuffer 10′ in einem Zustand befindet, bei dem der Transistor 12′ "ausgeschaltet" und der Transistor 14′ "eingeschaltet" ist, so daß auf der Leitung 50′ ein Potential von "niedrigem" logischem Niveau entwickelt wird.

Dann sei angenommen, daß der Zustand des Ausgabepuffers 10 so umgeschaltet wird, daß der Transistor 12 "ausgeschaltet" und der Transistor 14 "eingeschaltet" wird. Wenn der Transistor 14 aufgesteuert wird, wird das am Kondensator 90 entwickelte Potential über den Transistor 14 an der Spule 84 wirksam. Damit kommt es an der Spule 84 zu einem vorübergehenden Stromfluß bzw. einer Störspannung, "Transiente" genannt. Da der Transistor 14′ (des Ausgabepuffers 10′′) aufgesteuert ist, wird diese Transiente über den Transistor 14′ an die Leitung 50′ weitergeleitet. (Eine ähnliche Transiente entsteht auf der Leitung 50′, wenn der Ausgabepuffer 10′ in einem Zustand gehalten wird, bei dem der Transistor 12′ "eingeschaltet" und der Transistor 14′ ausgeschaltet ist, während der Zustand des Ausgabepuffers 10 so umgeschaltet wird, daß der Transistor 14 "ausgeschaltet" und der Transistor 12 "eingeschaltet" wird.)

Das Transientenproblem tritt hauptsächlich bei Ausgabevorrichtungen in Form integrierter Schaltungen des CMOS-Typs für hohe Geschwindigkeiten und schnelles Ansteuern auf. Bei den Vorrichtungen der genannten 7.400er-Serie, die mit 74XXX, 74HXXX, 74SXXX und 74LSXXX bezeichnet werden, wird der bipolare Transistor, der dem (FET) Transistor 14′ entspricht, durch die Transiente "abgeschaltet", ehe der (bipolare) Transistor einen nennenswerten Betrag der Transiente an den Ausgang des Ausgabepuffers weiterleiten kann. Auch bei den Vorrichtungen der 7.400er-Serie, die mit 74HCXXX und 74HCTXXX bezeichnet sind, sind die Entsprechungen der Transistoren 12 und 14 und deren Treiber nicht stark genug, um einen merklichen Pegel der Transienten an den den Spulen 80 und 84 entsprechenden Induktivitäten zu entwickeln. Wenn allerdings die Transistorkanallänge verkürzt (auf weniger als 2 μm) und die Transistorkanalbreite vergrößert wird, dann wird an der der Spule 84 entsprechenden Induktivität eine Transiente von nennenswertem Pegel entwickelt und an die entsprechende Leitung 50′ weitergeleitet. Eine Transiente mit einer Anstiegszeit von weniger als einer Nanosekunde und einem Pegel oberhalb 3 V ist an der der Spule 84 entsprechenden Induktivität beobachtet worden, wenn von acht Ausgabepuffern eines Oktalpuffers sieben gleichzeitig geschaltet werden.

Weitere Angaben zu Transientenproblemen finden sich in Artikeln, die in der Zeitschrift "Electronis" vom 7. August 1986, Seiten 29/30, und in der Ausgabe vom 18. September 1986, Seiten 81/82, erschienen sind.

In Fig. 2 ist insgesamt links in der Zeichnung ein Ausgabepuffer 100 und rechts ein Ausgabepuffer 100′ jeweils entsprechend dem gegenwärtig bevorzugten Ausführungsbeispiel der Erfindung dargestellt. Der Ausgabepuffer 100 weist als Hauptelemente von der Mitte der Zeichnung nach links folgendes auf: ein erstes Paar Feldeffekttransistoren aus einem P-Kanal-Transistor 110 und einem N-Kanal-Transistor 112, ein zweites Paar Transistoren (FET) aus einem N-Kanal-Transistor 114 und einem P-Kanal-Transistor 116 sowie zwei Invertern 118 und 120. Die Transistoren 110 und 112 sind in Totempfahlanordnung geschaltet (P-Kanal über N-Kanal). Im einzelnen ist der Gate- Anschluß des Transistors 110 über eine Signalleitung 130 mit dem Ausgang des Inverters 118 verbunden, ein Ende des Kanals, welches hier als Source-Anschluß des Transistors 110 bezeichnet ist, ist an eine Leitung 132 angeschlossen, das andere Ende des Kanals, welches hier als Drain-Anschluß des Transistors 110 bezeichnet ist, ist an eine Leitung 134 angeschlossen, welche die Ausgangsleitung des Ausgabepuffers 100 darstellt. Der Gate-Anschluß des Transistors 112 ist über eine Signalleitung 136 mit dem Ausgang des Inverters 120 verbunden. Der Drain-Anschluß des Transistors 112 ist an die Ausgangsleitung 134 angeschlossen, und der Source-Anschluß desselben ist mit einer Leitung 138 verbunden.

Die Transistoren 114 und 116 sind in einer hier als Totempfahlanordnung bezeichneten Schaltung (N-Kanal über P- Kanal) vorgesehen. Im einzelnen ist der Gate-Anschluß des Transistors 114 über eine Signalleitung 140 mit dem Eingang des Inverters 118 verbunden. Der Drain-Anschluß des Transistors 114 ist an die Leitung 132 angeschlossen, und der Source-Anschluß des Transistors ist mit der Ausgangsleitung 134 verbunden. Der Gate-Anschluß des Transistors 116 ist über eine Signalleitung 142 mit dem Eingang des Inverters 120 verbunden, der Source-Anschluß des Transistors 116 ist mit der Ausgangsleitung 134 und der Drain-Anschluß des Transistors mit der Leitung 138 verbunden.

Der Inverter 118 weist einen P-Kanal-Transistor (FET) 150 und einen N-Kanal-Transistor (FET) 152 auf. Diese beiden Transistoren 150 und 152 sind in Totempfahlanordnung (P-Kanal über N-Kanal) geschaltet, wobei die Gate-Anschlüsse der Transistoren an die Signalleitung 140 angeschlossen sind. In ähnlicher Weise gehören zum Inverter 120 ein P-Kanal- Transistor (FET) 154 und ein N-Kanal-Transistor (FET) 156, die gleichfalls in Totempfahlanordnung (P-Kanal über N-Kanal) geschaltet sind.

Am Eingang des Ausgabepuffers 100 sind ein NOR- Gatter 160 mit zwei Eingängen, ein Inverter 162 sowie ein NAND-Gatter 164 mit zwei Eingängen vorgesehen. Das Gatter 160 ist mit seinem Ausgang mit der Signalleitung 140 verbunden, während einer der Eingänge über den Inverter 162 mit einer Leitung 166 zum Empfang eines Freigabesignals für den Ausgabepuffer 100 und der andere Eingang mit einer Leitung 168 verbunden ist, um ein Dateneingabesignal zu empfangen. Das Gatter 164 ist mit seinem Ausgang mit der Signalleitung 142 verbunden, während der eine Eingang an die Leitung 168 und der andere Eingang an die Leitung 166 angeschlossen sind.

Da der Ausgabepuffer 100′ dem Ausgabepuffer 100 ähnelt, sind in der Zeichnung einander entsprechende Teile mit den gleichen Bezugszeichen unter Hinzufügung eines Apostrophs gekennzeichnet.

Die Source-Anschlüsse der Transistoren 110, 154 und 150 und der Drain-Anschlüsse des Transistors 114 sind direkt an die Stromversorgungsspannung (Vcc) angeschlossen, und die Source-Anschlüsse der Transistoren 112, 156 und 152 und der Drain-Anschluß des Transistors 116 sind direkt an Schaltungserdpotential angeschlossen. Die an den Verbindungen auftretenden Streuinduktivitäten sind als diskrete Spulen dargestellt. In der Zeichnung ist folglich die Leitung 132 über eine Spule 180 (welche die Streuinduktivitäten in der Stromzuführungsleitung darstellt) an die Leitung 182 angeschlossen, um die Stromversorgungsspannung zu empfangen, und die Leitung 138 ist über eine Spule 184 (welche die Streuinduktivitäten im Erdzweig darstellt) an eine Leitung 186 angeschlossen, um das Schaltungserdpotential zu empfangen.

Der kapazitive Widerstand der Last des Ausgabepuffers 100 ist in der Zeichnung als diskreter Kondensator 190 zwischen den Leitungen 134 und 186 dargestellt.

Bei dem gegenwärtig bevorzugten Ausführungsbeispiel haben die Transistoren folgende Parameter:

worin V_TH die Schwellenspannung bezeichnet. Die Oxiddicke T_OX beträgt 250 AE, die Tiefe X_j beträgt 0,25 μm. Die Gate- Überlappung zwischen Drain/Source ist 0,1 μm. Die Transistoren der Gatter 160 und 164 haben eine Breite/Länge von 60 μm/1,0 μm und die Transistoren des Inverters 162 eine Breite/Länge von 30 μm/1,0 μm.

Zum Verständnis der Arbeitsweise des Ausgabepuffers 100 sei zunächst angenommen, daß sich derselbe in einem Zustand befindet, bei dem die Transistoren 110 und 114 "eingeschaltet" und die Transistoren 112 und 116 "ausgeschaltet" sind. Bei diesem Zustand wird auf der Ausgangsleitung 134 über den Kondensator 190 ein Potential von "hohem" logischem Niveau entwickelt. Dann sei als nächstes angenommen, daß der Zustand des Ausgabepuffers 100 umgeschaltet wird, um die Transistoren 110 und 114 "auszuschalten" und die Transistoren 112 und 116 "einzuschalten". Wegen der Existenz des Inverters 120 wird der Transistor 116 vor dem Transistor 112 aufgesteuert. Beim "Einschalten" des Transistors 116 begrenzt die an der Induktivität 184 sich entwickelnde Transiente die Geschwindigkeit, mit der der Transistor "eingeschaltet" werden kann. (Die Transiente hat die Tendenz, den Transistor 116 "auszuschalten".) Der Inverter 120 dient als Mittel zur Verzögerung der Ansteuerung des Transistors 112, indem er den Zeitpunkt verzögert, zu dem der Transistor "eingeschaltet" wird. Das hat zur Folge, daß der Pegel der an der Induktivität 184 sind entwickelnden Transiente unter Kontrolle bleibt (teilweise durch die Geometrie der Transistoren 154 und 116), während eine hohe Ausgabetreiberfähigkeit (bestimmt durch die Geometrie des Transistors 112) zur Verfügung steht. Indem der Transistor 116 früher als der Transistor 112 "eingeschaltet" wird, wird dessen Einschaltverzögerung ausgeglichen. Darüber hinaus läßt sich ein Kompromiß von Ansprechgeschwindigkeit des Puffers gegen Amplitude der Transiente erreichen, wenn man die Geometrie des Transistors 154 ändert, wobei ein breiterer P- Kanal dieses Transistors eine höhere Ansprechgeschwindigkeit des Puffers auf Kosten einer höheren Transientenamplitude und umgekehrt bietet.

Claims

1. Ausgabepuffer mit einer Einrichtung zum Schalten eines Potentials bestehend aus einer Stromzuführungsleitung (182),
ersten, an diese angeschlossenen Pufferelementen (110, 114, 110′, 114′),
zweiten, in Reihe geschalteten Pufferelementen (112, 116, 112′, 116′),
einer an den zweiten Pufferelementen angeschlossenen Erdungsleitung (186) und einer zwischen je zwei Pufferelementen angeschlossenen Ausgangsleitung (134, 134′), wobei wenigstens den zweiten Pufferelementen je eine Signalleitung (142) und eine Verzögerungsschaltung (120, 120′) vorgeschaltet sind, dadurch gekennzeichnet, daß die zweiten Pufferelemente (112, 116, 112′, 116′) jeweils noch einen P-Kanal-Transistor (116, 116′) aufweisen, dessen Gate-Anschluß mit der Signalleitung (142) vor dem Dateneingang der zugeordneten Verzögerungseinrichtung (120, 120′) verbunden ist und der Source-Anschluß mit der Ausgangsleitung (134, 134′) sowie der Drain-Anschluß mit der Erdungsleitung (186) verbunden sind.

2. Ausgabepuffer nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Pufferelemente P- bzw. N-Kanal-Transistoren mit einer Kanalbreite von etwa 260 bzw. 300 μm und einer Kanallänge von etwa 1,6 bzw. 1,4 μm sind, daß die zweiten Pufferelemente N- bzw. P-Kanaltransistoren von etwa 1400 bzw. 500 μm Kanalbreite und etwa 1,6 bzw. 1,4 μm Kanallänge sind, wobei die Kanallänge des N-Kanaltransistors (112, 112′) weniger als 2 μm beträgt.

3. Ausgabepuffer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Erdungszweig- Verzögerungsschaltung (120, 120′) zwei Transistoren (154, 156; 154′, 156′) als Totem-Pole-Verstärker aufweist.

4. Ausgabepuffer nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die ersten Pufferelemente (110, 114, 110′, 114′) eine zweite Dateneingabesignalleitung (140, 140′) sowie einen dritten Transistor (114, 114′) aufweisen, dessen Gate-Anschluß mit der zweiten Dateneingabesignalleitung (140, 140′), dessen Drain-Anschluß mit der Stromzuführungsleitung (182) und dessen Source-Anschluß mit der Ausgangsleitung (134, 134′) verbunden sind.

5. Ausgabepuffer nach Anspruch 4, dadurch gekennzeichnet, daß die ersten Pufferelemente (110, 114, 110′, 114′) ferner eine Stromzweig- Verzögerungseinrichtung (118, 118′), die einen mit einer zweiten Dateneingabesignalleitung (140, 140′) verbundenen Eingangsanschluß und einen Ausgangsanschluß hat, sowie einen vierten Transistor (110, 110′) aufweist, dessen Gateanschluß mit dem Ausgangsanschluß der Stromzweig- Verzögerungseinrichtung (118, 118′), dessen Source-Anschluß mit der Stromzuführungsleitung (182) und dessen Drain-Anschluß mit der Ausgangsleitung (134, 134′) verbunden sind.

6. Ausgabepuffer nach Anspruch 5, dadurch gekennzeichnet, daß der dritte Transistor (114, 114′) ein N-Kanal-Transistor und daß der vierte Transistor (110, 110′) ein P-Kanal-Transistor ist.

7. Ausgabepuffer nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Stromzweig- Verzögerungseinrichtung (118, 118′) ein als Totem-Pole- Verstärker geschaltetes Transistorpaar (150, 152; 150′, 152′) aufweist.

8. Ausgabepuffer nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Stromzuführungsleitung (182) und die Erdungsleitung (186) gleichzeitig für weitere Ausgabepuffer (100′, 100) benutzt werden.