JPS61214614A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS61214614A JPS61214614A JP60055196A JP5519685A JPS61214614A JP S61214614 A JPS61214614 A JP S61214614A JP 60055196 A JP60055196 A JP 60055196A JP 5519685 A JP5519685 A JP 5519685A JP S61214614 A JPS61214614 A JP S61214614A
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- nmos
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＯＳ トランジスタで構成される出力バッ
ファ回路に関するものである。
ファ回路に関するものである。
（従来の技術）
従来、このような分野の技術としては、特開昭５９−４
３２７号公報に記載されるものがあった。以下、その構
成を図を用いて説明する。
３２７号公報に記載されるものがあった。以下、その構
成を図を用いて説明する。
第２図は従来の出力バッファ回路の一構成例を示す回路
図である。第２図において、１は入力信号Ｖｌが与えら
れる入力端子、２は出力信号ｖＯを送出する出力端子、
３は正の電源電圧ｖＤＤが印加される端子、および４は
負の電源電圧ｖＳＳが与えられる端子である。入力端子
ｌには、信号反転用の相補型ＭＯＳインバータ（以下、
ＣＭＯＳという）５を介してエンハンスメント型のＮチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯＳという）６
のゲートと、エンハンスメント型のＮＭＯＳ ７のゲー
トとが、それぞれ接続される。２つのＮＭＯＳ６ 、７
において、一方の第１のＮＭＯＳ６と他方の第２のＮＭ
ＯＳ ７とは端子３・４間に直列に接続されている。す
なわち、第１のＮＭＯＳ ６のドレインは端子３に、ソ
ースは第２のＮＭＯＳ７のドレインにそれぞれ接続され
ると共に、第２のＮＭＯＳ ７のソースが端子４に接続
されている。そして第１のＮＭＯＳ ６のソースと第２
のＮＭＯＳ７のドレインとの接続点８には、出力端子２
が接続されている。出力端子２には、例えば容量負荷が
接続される。
図である。第２図において、１は入力信号Ｖｌが与えら
れる入力端子、２は出力信号ｖＯを送出する出力端子、
３は正の電源電圧ｖＤＤが印加される端子、および４は
負の電源電圧ｖＳＳが与えられる端子である。入力端子
ｌには、信号反転用の相補型ＭＯＳインバータ（以下、
ＣＭＯＳという）５を介してエンハンスメント型のＮチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯＳという）６
のゲートと、エンハンスメント型のＮＭＯＳ ７のゲー
トとが、それぞれ接続される。２つのＮＭＯＳ６ 、７
において、一方の第１のＮＭＯＳ６と他方の第２のＮＭ
ＯＳ ７とは端子３・４間に直列に接続されている。す
なわち、第１のＮＭＯＳ ６のドレインは端子３に、ソ
ースは第２のＮＭＯＳ７のドレインにそれぞれ接続され
ると共に、第２のＮＭＯＳ ７のソースが端子４に接続
されている。そして第１のＮＭＯＳ ６のソースと第２
のＮＭＯＳ７のドレインとの接続点８には、出力端子２
が接続されている。出力端子２には、例えば容量負荷が
接続される。
以上のように構成される出力バッファ回路の動作を、第
３図（＋）、（２）を参照しつつ説明する。なお、第３
図（１）は入力信号Ｖｌの波形図であり、点線の波形は
高・低レベルの入力信号ＶＩＩを、実線の波形は低・高
レベルの入力信号ＶＩ２をそれぞれ示している。また、
第３図（２）は出力信号ＶＯの波形図であり１点線の波
形は入力信号ＶＩＩに対する出力信号ｖＯ１を、実線の
波形は入力信号ＶＩ２に対する出力信号ＶＯ２を、それ
ぞれ示している。
３図（＋）、（２）を参照しつつ説明する。なお、第３
図（１）は入力信号Ｖｌの波形図であり、点線の波形は
高・低レベルの入力信号ＶＩＩを、実線の波形は低・高
レベルの入力信号ＶＩ２をそれぞれ示している。また、
第３図（２）は出力信号ＶＯの波形図であり１点線の波
形は入力信号ＶＩＩに対する出力信号ｖＯ１を、実線の
波形は入力信号ＶＩ２に対する出力信号ＶＯ２を、それ
ぞれ示している。
先ず、入力信号ＶＩＩが入力端子１に与えられる場合に
ついて説明する。入力信号Ｖｌｌが電位ＶＤＤの高レベ
ル（以下、Ｈレベルという）のとき、これがＣＭＯＳ
５で反転されてＬレベルの信号が第１のＮＭＯＳ ６の
ゲートに入力されると共に、Ｈレベルの信号が第２のＮ
ＭＯＳ ７のゲートに入力される。すると、第１のＮＭ
ＯＳ ６がオフ状態、第２のＮＭＯＳ７がオン状態とな
り、出力端子２の出力信号ＶＯＩは電位ｖＳＳとなる。
ついて説明する。入力信号Ｖｌｌが電位ＶＤＤの高レベ
ル（以下、Ｈレベルという）のとき、これがＣＭＯＳ
５で反転されてＬレベルの信号が第１のＮＭＯＳ ６の
ゲートに入力されると共に、Ｈレベルの信号が第２のＮ
ＭＯＳ ７のゲートに入力される。すると、第１のＮＭ
ＯＳ ６がオフ状態、第２のＮＭＯＳ７がオン状態とな
り、出力端子２の出力信号ＶＯＩは電位ｖＳＳとなる。
そして、入力信号ＶＩＩが電位ｖＳＳの低レベル（以下
、Ｌレベルという）になると、第１のＮＭＯＳ６がオン
状態、第２のＮＭＯＳ ７がオフ状態となり、電流■１
が電源電圧ＶＤＤ側から第１のＮＭＯＳ ６を介して出
力端子２の容量負荷へ供給される。これにより出力信号
ＶＯＩは電位ｖＳＳから上昇していく。最大上昇レベル
は。
、Ｌレベルという）になると、第１のＮＭＯＳ６がオン
状態、第２のＮＭＯＳ ７がオフ状態となり、電流■１
が電源電圧ＶＤＤ側から第１のＮＭＯＳ ６を介して出
力端子２の容量負荷へ供給される。これにより出力信号
ＶＯＩは電位ｖＳＳから上昇していく。最大上昇レベル
は。
第１のＮＭＯＳ ６の負のスレショールド電圧をＶＴと
すルト、第１ （７）ＮＭＯＳ６ ノ特性より、はぼ（
ＶＤＤ−ＶＴ）電位となる。
すルト、第１ （７）ＮＭＯＳ６ ノ特性より、はぼ（
ＶＤＤ−ＶＴ）電位となる。
次に、入力信号ＶＩ２が入力端子ｌに与えられる場合に
ついて説明する。入力信号ＶＩ２が電位ＶＳＳのＬレベ
ルのとき、第１のＮＭＯＳ ６がオン状態、第２のＮＭ
ＯＳ ７がオフ状態となる。これにより、出力信号ＶＯ
２は、第１のＮＭＯＳ６の特性より、はぼ（ＶＤＤ−Ｖ
Ｔ）電位となる。そして、入力信号ＶＩ２が電位ＶＤＤ
のＨレベルになると、第１のＮＭＯＳ ６がオフ状態、
第２のＮＭＯＳ ７がオン状態となって、電流■２が出
力端子２の容量負荷から第２のＮＭＯＳ ７を介して電
源電圧ｖＳＳ側へ流れ、容量負荷の電荷が放電していく
。そのため、出力信ＦｙＶＯ２ハ（ＶＤＤ−ＶＴ） 電
位カラＶＳＳ電位へと降下していく。
ついて説明する。入力信号ＶＩ２が電位ＶＳＳのＬレベ
ルのとき、第１のＮＭＯＳ ６がオン状態、第２のＮＭ
ＯＳ ７がオフ状態となる。これにより、出力信号ＶＯ
２は、第１のＮＭＯＳ６の特性より、はぼ（ＶＤＤ−Ｖ
Ｔ）電位となる。そして、入力信号ＶＩ２が電位ＶＤＤ
のＨレベルになると、第１のＮＭＯＳ ６がオフ状態、
第２のＮＭＯＳ ７がオン状態となって、電流■２が出
力端子２の容量負荷から第２のＮＭＯＳ ７を介して電
源電圧ｖＳＳ側へ流れ、容量負荷の電荷が放電していく
。そのため、出力信ＦｙＶＯ２ハ（ＶＤＤ−ＶＴ） 電
位カラＶＳＳ電位へと降下していく。
このような従来の出力バッファ回路においては、第１と
第２のＮＭＯＳ６ 、７を用いて大きな電流Ｉｔ、１２
を供給しているため、負荷への電流供給能力（すなわち
、ドライブ能力）が高いという利点がある。
第２のＮＭＯＳ６ 、７を用いて大きな電流Ｉｔ、１２
を供給しているため、負荷への電流供給能力（すなわち
、ドライブ能力）が高いという利点がある。
（発明が解決しようとする問題点）
しかしながら、上記構成の出力バッファ回路では、出力
信号ｖＯのうち、一方の出力信号ＶＯ２はＶＳＳ電位ま
で低下するが、他方の出力信号Ｖ０１は第１ ノＮＭＯ
３８（７）特性より（ＶＤＤ−ＶＴ）電位付近マチしか
上昇しない。ソノため、ＶＯ１＝ＶＤＤ 、 ＶＯ２＝
ＶＳＳという精度の高いＣＭＯＳ出力を得ることができ
ないという問題点があった。しかも第１のＮＭＯＳ ６
のスレショールド電圧ＶＴは、製造時においてばらつき
があり、プロセス的に変動する。そのため、出力信号Ｖ
ＯのＨレベル電位（ＶＤＤ−ＶＴ）が一定せず、これに
よって出力端子２に接続されるＭＯＳ回路等の次段回路
への悪影響が生じる。例えば１次段回路における入力端
子への（ＶＤＤ−ＶＴ）電位印加の影響による電源電流
ＩＤＤの増加や、これに伴なう次段回路中の半導体素子
の短絡事故（いわゆるラッチアップ）の発生等という問
題点があった。 本発明は、前記従来技術が持っていた
問題点として、ＣＭＯＳ出力の精度が低いことと、スレ
ショールド電圧の変動に伴なう出力信号レベルの不安定
性、および次段回路への悪影響という点について解決し
た出力バッファ回路を提供するものである。
信号ｖＯのうち、一方の出力信号ＶＯ２はＶＳＳ電位ま
で低下するが、他方の出力信号Ｖ０１は第１ ノＮＭＯ
３８（７）特性より（ＶＤＤ−ＶＴ）電位付近マチしか
上昇しない。ソノため、ＶＯ１＝ＶＤＤ 、 ＶＯ２＝
ＶＳＳという精度の高いＣＭＯＳ出力を得ることができ
ないという問題点があった。しかも第１のＮＭＯＳ ６
のスレショールド電圧ＶＴは、製造時においてばらつき
があり、プロセス的に変動する。そのため、出力信号Ｖ
ＯのＨレベル電位（ＶＤＤ−ＶＴ）が一定せず、これに
よって出力端子２に接続されるＭＯＳ回路等の次段回路
への悪影響が生じる。例えば１次段回路における入力端
子への（ＶＤＤ−ＶＴ）電位印加の影響による電源電流
ＩＤＤの増加や、これに伴なう次段回路中の半導体素子
の短絡事故（いわゆるラッチアップ）の発生等という問
題点があった。 本発明は、前記従来技術が持っていた
問題点として、ＣＭＯＳ出力の精度が低いことと、スレ
ショールド電圧の変動に伴なう出力信号レベルの不安定
性、および次段回路への悪影響という点について解決し
た出力バッファ回路を提供するものである。
（問題点を解決するための手段）
本発明は、前記問題点を解決するために、入力信号を反
転して反転信号を出力するＣＭＯＳと、電源に直列接続
される第１と第２のＮＭＯＳとを具え、前記入力信号ま
たは反転信号を前記第１と第２のＮＭＯＳのゲートのい
ずれかにそれぞれ与え、前記第１と第２のＮＭＯＳの接
続点から出力信号を送出する出力バッフγ回路において
、前記第１のＮＭＯＳに並列接続され、前記入力信号ま
たは反転信号がゲートに与えられて前記第１のＮＭＯＳ
と同一のオン、オフ動作を行なうＰチャネルＭＯＳ ト
ランジスタ（以下、 ＰＭＯＳという）設けものである
。
転して反転信号を出力するＣＭＯＳと、電源に直列接続
される第１と第２のＮＭＯＳとを具え、前記入力信号ま
たは反転信号を前記第１と第２のＮＭＯＳのゲートのい
ずれかにそれぞれ与え、前記第１と第２のＮＭＯＳの接
続点から出力信号を送出する出力バッフγ回路において
、前記第１のＮＭＯＳに並列接続され、前記入力信号ま
たは反転信号がゲートに与えられて前記第１のＮＭＯＳ
と同一のオン、オフ動作を行なうＰチャネルＭＯＳ ト
ランジスタ（以下、 ＰＭＯＳという）設けものである
。
（作 用）
本発明によれば、以上のように出力バッファ回路を構成
したので、ＰＭＯＳは第１の８ＭＯ９のオン時に同時に
オン状態となり、第１の８ＭＯ９による電源から出力端
子への電流供給時に、ＰＭＯＳも電源から出力端子へ補
助的に電源を供給するように働く、そのため、出力信号
のＨ，Ｌレベルが入力信号のＨ，Ｌレベルとほぼ同一に
なる。したがって、前記問題点を除去できるのである。
したので、ＰＭＯＳは第１の８ＭＯ９のオン時に同時に
オン状態となり、第１の８ＭＯ９による電源から出力端
子への電流供給時に、ＰＭＯＳも電源から出力端子へ補
助的に電源を供給するように働く、そのため、出力信号
のＨ，Ｌレベルが入力信号のＨ，Ｌレベルとほぼ同一に
なる。したがって、前記問題点を除去できるのである。
（実施例）
第１図は本発明の第１の実施例を示す出力バッファ回路
の回路図である。なお、第２図中の要素と同一の要素に
は同一の符号が付されている。
の回路図である。なお、第２図中の要素と同一の要素に
は同一の符号が付されている。
そして この出力３７２７回路が第２図のものと異なる
点は、第１のＮＭＯＳ６と並列に、デプレッション型の
ＰチャネルＭＯＳ トランジスタ（以下。
点は、第１のＮＭＯＳ６と並列に、デプレッション型の
ＰチャネルＭＯＳ トランジスタ（以下。
ＰＭＯＳという）１０を接続したことである。すなわち
、ＰＭＯＳＩＯのソースは正の電源電圧ＶＤＤが印加さ
れる端子１１に、ドレインは接続点８と出力端子２との
間に、ゲートはＣＭＯＳ ５の入力端に、それぞれ接続
されている。ここで、出力端子２には負荷として例えば
容量負荷が接続され、入力端子ｌに入力信号Ｖｌが与え
られると、第１の８ＭＯ３６とＰＭＯＳＩＯのオン時に
それぞれのソース・ドレイン間に電流Ｖ１．Ｊ１０が流
れると共に、第２のＮＭＯＳ ７のオン時にそのソース
・ドレイン間に電流工２が流れ、出力端子２に出力信号
ＶＯＩＯが現われるものとする。なお、第１図中、端子
１１を省略してＰＭＯＳＩＯのソースを端子３に接続し
、この端子３からＰＭＯＳＩＯのソースへ電源電圧ＶＩ
ＩＤを印加するようにしてもよい。
、ＰＭＯＳＩＯのソースは正の電源電圧ＶＤＤが印加さ
れる端子１１に、ドレインは接続点８と出力端子２との
間に、ゲートはＣＭＯＳ ５の入力端に、それぞれ接続
されている。ここで、出力端子２には負荷として例えば
容量負荷が接続され、入力端子ｌに入力信号Ｖｌが与え
られると、第１の８ＭＯ３６とＰＭＯＳＩＯのオン時に
それぞれのソース・ドレイン間に電流Ｖ１．Ｊ１０が流
れると共に、第２のＮＭＯＳ ７のオン時にそのソース
・ドレイン間に電流工２が流れ、出力端子２に出力信号
ＶＯＩＯが現われるものとする。なお、第１図中、端子
１１を省略してＰＭＯＳＩＯのソースを端子３に接続し
、この端子３からＰＭＯＳＩＯのソースへ電源電圧ＶＩ
ＩＤを印加するようにしてもよい。
以上のように構成される出力バッファ回路の動作を、第
４図（１）、（２）を参照しつつ説明する。なお、第４
図（１）は第３図（１）と同様の入力信号Ｖｌの波形図
であり、点線の波形は高１低レベルの入力信号ＶＩＩを
、実線の波形は低・高レベルの入力信号ＶＩ２を、それ
ぞれ示している。また、第４図（２）は出力信号ＶＯＩ
Ｏの波形図であり、点線の波形は入力信号ＶＩＩに対す
る出力信号ｖ０１１を、実線の波形は入力信号ＶＩ２に
対する出力信号ＶＯ１２を、それぞれ示している。
４図（１）、（２）を参照しつつ説明する。なお、第４
図（１）は第３図（１）と同様の入力信号Ｖｌの波形図
であり、点線の波形は高１低レベルの入力信号ＶＩＩを
、実線の波形は低・高レベルの入力信号ＶＩ２を、それ
ぞれ示している。また、第４図（２）は出力信号ＶＯＩ
Ｏの波形図であり、点線の波形は入力信号ＶＩＩに対す
る出力信号ｖ０１１を、実線の波形は入力信号ＶＩ２に
対する出力信号ＶＯ１２を、それぞれ示している。
先ず、入力信号ＶＩＩが入力端子１に与えられる場合に
ついて説明する。入力信号ＶＩＩが電位ＶＤＤの高レベ
ルのとき、これがＣＭＯＳ ５で反転されてＬレベルの
信号が第１のＮＭＯＳ ６のゲートに入力されると共に
、Ｈレベルの信号が第２の８ＭＯ９７及びＰＭＯＳＩ
Ｏの各ゲートに入力される。すると、第１の８ＭＯ９６
およびＰＭＯＳＩＯがオフ状態、第２のＮＭＯＳ ７が
オフ状態となり、出力端子２の出力信号ｖ０１１は電位
ＶＳＳとなる。そして、入力信号ＶＩＩが電位ｖＳＳの
Ｌレベルになると、第１の８ＭＯ９６及びＰＭＯＳＩＯ
がオン状態、第２のＮＭＯＳ ７がオフ状態となり、電
流１１が第１のＮＭＯＳ６を通して、電流１１０がＰＭ
ＯＳＩＯを通して、それぞれ電源電圧ＶＤＤ側から出力
端子２の容量負荷へ供給される。これにより出力信号Ｖ
ＯＩＩは電位ｖＳＳから上昇していき、第１のＮＭＯＳ
６のスレシゴールド電圧ＶＴに無関係に。
ついて説明する。入力信号ＶＩＩが電位ＶＤＤの高レベ
ルのとき、これがＣＭＯＳ ５で反転されてＬレベルの
信号が第１のＮＭＯＳ ６のゲートに入力されると共に
、Ｈレベルの信号が第２の８ＭＯ９７及びＰＭＯＳＩ
Ｏの各ゲートに入力される。すると、第１の８ＭＯ９６
およびＰＭＯＳＩＯがオフ状態、第２のＮＭＯＳ ７が
オフ状態となり、出力端子２の出力信号ｖ０１１は電位
ＶＳＳとなる。そして、入力信号ＶＩＩが電位ｖＳＳの
Ｌレベルになると、第１の８ＭＯ９６及びＰＭＯＳＩＯ
がオン状態、第２のＮＭＯＳ ７がオフ状態となり、電
流１１が第１のＮＭＯＳ６を通して、電流１１０がＰＭ
ＯＳＩＯを通して、それぞれ電源電圧ＶＤＤ側から出力
端子２の容量負荷へ供給される。これにより出力信号Ｖ
ＯＩＩは電位ｖＳＳから上昇していき、第１のＮＭＯＳ
６のスレシゴールド電圧ＶＴに無関係に。
最大レベルＶＤＤまで上昇する。
次に、入力信号ＶＩ２が入力端子ｌに与えられる場合に
ついて説明する。入力信号ＶＩ２が電位ＶＳＳのＬレベ
ルのとき、第１のＮＭＯＳ ６及びＰＭＯＳＩＯがオン
状態、第２のＮＭＯＳ ７がオフ状態となる。これによ
り、出力信号ｖＯ！２は、２１のＮＭＯＳ ６のスレシ
ョールド電圧ＶＴに無関係に、電位ＶＤＤとなる。そし
て、入力信号ＶＩ２が電圧ＶＤＤのＨレベルになると、
第１のＮＭＯＳ ６及びＰＭＯＳＩＯがオフ状態、第２
の８ＭＯ９７がオン状態となって、電流工２が第２のＮ
ＭＯＳ７を通して出力端子２の容量負荷から電源電圧ｖ
ＳＳ側へ流れ、容量負荷の電荷が放電していく。そのた
め、出力信号ＶＯ１２はＶ［ｌ［］電位からｖＳＳｔ位
へと降下していイ。
ついて説明する。入力信号ＶＩ２が電位ＶＳＳのＬレベ
ルのとき、第１のＮＭＯＳ ６及びＰＭＯＳＩＯがオン
状態、第２のＮＭＯＳ ７がオフ状態となる。これによ
り、出力信号ｖＯ！２は、２１のＮＭＯＳ ６のスレシ
ョールド電圧ＶＴに無関係に、電位ＶＤＤとなる。そし
て、入力信号ＶＩ２が電圧ＶＤＤのＨレベルになると、
第１のＮＭＯＳ ６及びＰＭＯＳＩＯがオフ状態、第２
の８ＭＯ９７がオン状態となって、電流工２が第２のＮ
ＭＯＳ７を通して出力端子２の容量負荷から電源電圧ｖ
ＳＳ側へ流れ、容量負荷の電荷が放電していく。そのた
め、出力信号ＶＯ１２はＶ［ｌ［］電位からｖＳＳｔ位
へと降下していイ。
このように本実施例の出力バッフ７回路においては、Ｐ
ＭＯＳＩＯを第１のＮＭＯＳ６に並列接続しているため
、出力信号ＶＯ１０，ＶＯ１１のＨレベルを電位ＶＤＩ
Ｊｔテ引上げルコトができ、ＶＯＩ １−ＶＤＤ、 Ｖ
Ｏ１２＝ＶＳＳという精度の高い０ＭＯ３出力を得るこ
とができる。しかも、第１の８ＭＯ９６のスレショール
ド電圧ＶＴとは無関係に出力信号Ｖ０１０のＨレベルが
一定の電位ＶＤＤとなるため、出力端子２に接続される
次段回路への悪影響を防止できる。さらに、ＰＭＯＳＩ
Ｏに流す電流１１０は少なくてよいため、該ＰＭＯＳ１
０の電流容量は小さなものでよく、ＩＣ化した場合のチ
ップ上での面積をほとんど増すことなく、負荷への大電
流供給が可能となる。
ＭＯＳＩＯを第１のＮＭＯＳ６に並列接続しているため
、出力信号ＶＯ１０，ＶＯ１１のＨレベルを電位ＶＤＩ
Ｊｔテ引上げルコトができ、ＶＯＩ １−ＶＤＤ、 Ｖ
Ｏ１２＝ＶＳＳという精度の高い０ＭＯ３出力を得るこ
とができる。しかも、第１の８ＭＯ９６のスレショール
ド電圧ＶＴとは無関係に出力信号Ｖ０１０のＨレベルが
一定の電位ＶＤＤとなるため、出力端子２に接続される
次段回路への悪影響を防止できる。さらに、ＰＭＯＳＩ
Ｏに流す電流１１０は少なくてよいため、該ＰＭＯＳ１
０の電流容量は小さなものでよく、ＩＣ化した場合のチ
ップ上での面積をほとんど増すことなく、負荷への大電
流供給が可能となる。
第５図は本発明の第２の実施例を示す出力バッフ７回路
の回路図である。この出力バッファ回路では、第１の実
施例と同じ回路構成部品を用いているが１回路結線が異
なっている。すなわち、並列接続の第１のＮＭＯＳ ６
及びＰＭＯＳｌｏと、第２のＨＭＯＳ ７とを、直列に
接続した構成は第１の実施例と同じであるが、入力信号
ｖＩｔ−第１のＮＭＯＳ ６のゲートに与えると共に、
入力信号Ｖｌを０ＭＯ３５で反転した信号を第２のＨＭ
ＯＳ ７及びＰＭＯＳｌｏの各ゲートに与えるようにし
た点が、第１の実施例と異なっている。
の回路図である。この出力バッファ回路では、第１の実
施例と同じ回路構成部品を用いているが１回路結線が異
なっている。すなわち、並列接続の第１のＮＭＯＳ ６
及びＰＭＯＳｌｏと、第２のＨＭＯＳ ７とを、直列に
接続した構成は第１の実施例と同じであるが、入力信号
ｖＩｔ−第１のＮＭＯＳ ６のゲートに与えると共に、
入力信号Ｖｌを０ＭＯ３５で反転した信号を第２のＨＭ
ＯＳ ７及びＰＭＯＳｌｏの各ゲートに与えるようにし
た点が、第１の実施例と異なっている。
このような構成において、第４図（１）のような入力信
号ＶＩが入力端子１に手えられると、出力端子２には第
４図（２）の点線波形と実線波形とが逆になった出力信
号ｖ０２０が現われる。この出力バッファ回路では、い
わゆるノンインバータ動作となるが、第１の実施例と同
様の利点を有する。
号ＶＩが入力端子１に手えられると、出力端子２には第
４図（２）の点線波形と実線波形とが逆になった出力信
号ｖ０２０が現われる。この出力バッファ回路では、い
わゆるノンインバータ動作となるが、第１の実施例と同
様の利点を有する。
（発明の効果）
以上詳細に説明したように、本発明によれば、第１のＮ
ＭＯＳに、これと同一のオン、オフ動作をするＰＭＯＳ
を並列に接続したので、第１のＮＭＯＳによる負荷への
電流供給時に、ＰＭＯＳも補助的に負荷へ電流を供給す
るため、安定した精度の高い０ＭＯ３出力を得ることが
でき、これによって出力端子に接続される次段回路への
悪影響を防止できる。したがって、ＩＣ化した場合のチ
ップ面積をほとんど増すことなく、負荷への大電流供給
が可能となるる。
ＭＯＳに、これと同一のオン、オフ動作をするＰＭＯＳ
を並列に接続したので、第１のＮＭＯＳによる負荷への
電流供給時に、ＰＭＯＳも補助的に負荷へ電流を供給す
るため、安定した精度の高い０ＭＯ３出力を得ることが
でき、これによって出力端子に接続される次段回路への
悪影響を防止できる。したがって、ＩＣ化した場合のチ
ップ面積をほとんど増すことなく、負荷への大電流供給
が可能となるる。
第１図は本発明の第１の実施例を示す出力バッファ回路
の回路図、第２図は従来の出力バッファ回路の回路図、
第３図（１）、（２）は第２図の入力信号波形図、第４
図（１）、（２）は第１図の入力信号波形図、第５図は
本発明の第２の実施例を示す出力バッファ回路の回路図
である。 ｌ・・・・入力端子、２・・・・出力端子、５・・・・
０ＭＯ５，６・・・・第１のＮＭＯＳ、７・・・・第２
の８ＭＯ８゜１０・・・・・ＰＭＯＳ、 ＶＤＤ・・・
・・正の電源電圧、ＶＩ・・・・入力信号、ＶＯＩＯ、
ＶＯ２０・・−・・出力信号、ｖＳＳ・・・・・負の電
源電圧。 出願人代理人 柿 本 恭 成１（時間）
の回路図、第２図は従来の出力バッファ回路の回路図、
第３図（１）、（２）は第２図の入力信号波形図、第４
図（１）、（２）は第１図の入力信号波形図、第５図は
本発明の第２の実施例を示す出力バッファ回路の回路図
である。 ｌ・・・・入力端子、２・・・・出力端子、５・・・・
０ＭＯ５，６・・・・第１のＮＭＯＳ、７・・・・第２
の８ＭＯ８゜１０・・・・・ＰＭＯＳ、 ＶＤＤ・・・
・・正の電源電圧、ＶＩ・・・・入力信号、ＶＯＩＯ、
ＶＯ２０・・−・・出力信号、ｖＳＳ・・・・・負の電
源電圧。 出願人代理人 柿 本 恭 成１（時間）
Claims (1)
- 【特許請求の範囲】 入力信号を反転して反転信号を出力する相補型ＭＯＳイ
ンバータと、電源に直列接続されゲートに与えられる信
号によりオン、オフ制御される第１と第２のＮチャネル
ＭＯＳトランジスタとを具え、前記入力信号または反転
信号を前記第１および第２のＮチャネルＭＯＳトランジ
スタの各ゲートのいずれかにそれぞれ与え、前記第１と
第２のＮチャネルＭＯＳトランジスタの接続点から出力
信号を送出する出力バッファ回路において、 前記第１のＮチャネルＭＯＳトランジスタに並列接続さ
れ、前記入力信号または反転信号がゲートに与えられて
前記第１のＮチャネルＭＯＳトランジスタと同一のオン
、オフ動作を行なうＰチャネルＭＯＳトランジスタを設
けたことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60055196A JPS61214614A (ja) | 1985-03-19 | 1985-03-19 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60055196A JPS61214614A (ja) | 1985-03-19 | 1985-03-19 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214614A true JPS61214614A (ja) | 1986-09-24 |
Family
ID=12991929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60055196A Pending JPS61214614A (ja) | 1985-03-19 | 1985-03-19 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214614A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174425A (ja) * | 1986-12-29 | 1988-07-18 | インテグレイティッド デバイス テクノロジー，インコーポレーテッド | 出力バッファ |
| JPH0226413A (ja) * | 1988-07-15 | 1990-01-29 | Matsushita Electric Ind Co Ltd | 論理集積回路 |
| JPH02230818A (ja) * | 1988-11-25 | 1990-09-13 | Mitsubishi Electric Corp | 半導体装置のための出力回路 |
| JPH04192716A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ出力回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121512A (ja) * | 1982-12-28 | 1984-07-13 | Matsushita Electric Works Ltd | Ｍｏｓ電源切断回路 |
-
1985
- 1985-03-19 JP JP60055196A patent/JPS61214614A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121512A (ja) * | 1982-12-28 | 1984-07-13 | Matsushita Electric Works Ltd | Ｍｏｓ電源切断回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174425A (ja) * | 1986-12-29 | 1988-07-18 | インテグレイティッド デバイス テクノロジー，インコーポレーテッド | 出力バッファ |
| JPH0226413A (ja) * | 1988-07-15 | 1990-01-29 | Matsushita Electric Ind Co Ltd | 論理集積回路 |
| JPH02230818A (ja) * | 1988-11-25 | 1990-09-13 | Mitsubishi Electric Corp | 半導体装置のための出力回路 |
| JP2541317B2 (ja) * | 1988-11-25 | 1996-10-09 | 三菱電機株式会社 | 半導体装置のための出力回路 |
| JPH04192716A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ出力回路 |
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