JPS63174425A - 出力バッファ - Google Patents

出力バッファ

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JPS63174425A
JPS63174425A JP62330387A JP33038787A JPS63174425A JP S63174425 A JPS63174425 A JP S63174425A JP 62330387 A JP62330387 A JP 62330387A JP 33038787 A JP33038787 A JP 33038787A JP S63174425 A JPS63174425 A JP S63174425A
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JP
Japan
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transistor
line
output buffer
output
channel
Prior art date
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Application number
JP62330387A
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English (en)
Inventor
マルセロ　エイ．マルティネツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics America Inc
Original Assignee
Integrated Device Technology Inc
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般に集積回路デバイス、特に過渡現象抑止を
改良した出力バッファに関する。
（従来の技術） 高速、高駆動、０ＭＯ８、集積回路形の出力バッファに
は過渡現象（スパイクまたははね返り）の量販が付きま
とっていた。特に、出カバソファの状態がスイッチされ
るとき、バッファの接地および電力（Ｖｃｃ　）通路に
ある浮遊インダクタンスに過渡現象が作られる。これら
の過渡現象は、同じ接地および電力通路を共有する他の
出カバソファの出力に結合される。
例えは、図面の第２図に全体として数字１０（図面の左
側）および数字１０′（図面の右側）でそれぞれ表わさ
れる先行技術の形の出力バッファを考えてみる。バッフ
ァ１０は図示の通り１２で衣わされるＰチャネル、電界
効果トランジスタ（ＦＲＴ）（図面の中央）、および１
４で表わされるＮチャネル、電界効果トランジスタを使
用している。トランジスタ１２および１４は、以下、（
ＰチャネルをＮチャネルの上に置く）トーテム・ポール
構造という形に接続されている。特に、トランジスタ１
２のゲートは、ライン２０および１対のインバータ２２
ならひに２４によって２人カナンド（Ｎ、／ＩＬＮＤ　
）　ｒ−）　２６の出力に結合されている。ｒ−ト２６
の入力は、一方がバッファ１０駆動信号を受信するライ
ン２８に、他方がデータ入力信号を受信するライン３０
に接続されている。
トランジスタ１２のソースはライン４０に接続され、ト
ランジスタ１２のドレインはライン５０に接続され、そ
れによってバッファ１０はデータ出力信号を作る。
トランジスタ１４のｒ−）は、ライン６０およびもう１
つのインバータ６２によってもう１つの２人カナンド・
ｒ−トロ　４に結合されている。ｒ−トロ４の入力の１
つはなおもう１つのインバータ６６によってライン３０
に結合され、ゲートの他の入力はライン２８に接続され
ている。トランジスタ１４のドレインはライン５０に接
続され、同トランジスタのソースはライン７０に接続さ
れている。
出力バッファ１０′は出力バッファ１０に似ている。（
明確にするため、図面では、対応する部品は同様な数字
で衣わされ、バッファ１０′の部品の数字にはプライム
符号が付けられている。）トランジスタ１２および１２
′のソースは供給電圧（ｖｃｏ）を受けるように直接接
続され、またトランジスタ１４および１４′のソースは
回路の接地電位を受けるように直接接続されている。し
かし、チップ・メタライゼーション、ワイヤ・ボンディ
ング、およびリード・フレームに一部起因する浮遊イン
ダクタンスが接続に伴って生じる。（浮遊インダクタン
スは、普通７４００で衣わされるシリーズでかつ接地訃
よび電力ビンがパッケージの最端に置かれているデュア
ル・インライン・パッケージ（ＤＩＰ）に実装されてい
るデバイスでは特に問題となる。） 説明のため、浮遊インダクタンスは別個のインダクタに
よって弄わされている。かくて図面において、ライン４
０は、インダクタ８０（電力通路内の浮遊インダクタン
スを表わす）によって供給電圧上受けるライン８２に結
合され、またライン７０はインダクタ８４（大地通路内
の浮遊インダクタンスを衣わす）によって回路接地電圧
を受けるライン８６に結合されている。
出力バッファ１０の負荷の容量性リアクタンスは図面の
中でライン５０と８６との間に接続される別個のコンデ
ンサ９０によって表わされる。
まず、出力バッファ１０はトランジスタ１２が「オン」
でトランジスタ１４が「オフ」の状態にあるとする。こ
の状態では、「ハイ」論理レベルの電圧がライン５０お
よびコンデンサ９０の両端に作られる。また、出力バッ
ファ１０′はトランジスタ１２′が「オフ」でトランジ
スタ１４′が「オン」の状態にあるとすれは、ライン５
０′に１０−」論理レベルの電圧が作られる。
次に１出力バツフア１０の状態がトランジスタ１２をタ
ーン「オフ」にしかつトランジスタ１４をターン「オン
」処するようにスイッチされるものとする。トランジス
タ１４がターン１オン」されると、コンデンサ９０の両
端に生じる電圧は、トランジスタ１４によってインダク
タ８４に結合ちれる。その結果、インダクタ８４の両端
に過渡現象が生じる。（出力バッファ１０′の）トラン
ジスタ１４′は「オン」であるので、過渡現象はトラン
ジスタ１４′によってライン５０′に結合される。
（トランジスタ１２′が［オン］でトランジスタ１４′
がオフの状態に出力バッファ１０′が保持される一方、
出カバソファ１０の状態がトランジスタ１４をターン「
オフ」にかつトランジスタ１２をターン「オン」にする
ようにスイッチされるとき同様な過渡現象がライン５０
′に生じる。
過渡現象の問題は主として高速、高駆動、０ＭＯ８、集
積回路形出力デバイスに伴う。７４ＸＸ。
７４　ＨＸＸＸ、７４５ＸＸＸ、および７４　ＬＳＸＸ
Ｘ　テ衣すされる７４００シリーズのデバイスでは、過
渡現象は（ＦＥＴ）　トランジスタと等価の（バイポー
ラ）トランジスタが認められる量の過渡現象を出カバソ
ファの出力に結合する前にバイポーラ・トランジスタを
ターン「オフ」させる。また７　４　ＨＣＸ）ＣＸオヨ
び７４　Ｈｃ’ｒｘｘｘ−ｃｉわされる７４００シリー
ズのデバイスでは、トランジスター２および１４ならび
にそれらのドライバの同等品はインダクタ８０および８
４の同等品に感知きれ得る大きさの過渡現象を生じるほ
ど強くない。しかし、トランジスタのチャネルの長さが
（２ミクロンすなわち１００万分の２メートル未満まで
）減少されかつトランジスタのチャネル幅が増加される
につれて認められるレベルの過渡現象がインダクタ８４
の同等品に作られ、ライン５０′の同等品に結合される
。１ナノ秒未満の立上がり時間および６ボルトを越える
レベルを有する過渡現象は、８個の出力バッファの（オ
フタル・バッファの）内７個が同時にスイッチされると
きに、インダクタ８４の同等品に観測された。
過渡現象の問題に関する追加の情報として、とレクトロ
ニクス誌の１９８６年８月７日号の２９ページと６０ペ
ージおよび１９８６年９月１８日号の８１ページと８２
ページに記載された記事を参考にされたい。
（発明の要約） したがって本発明の主な目的は、過渡現象抑止を改良し
た高速、高駆動、０ＭＯ８、集積回路形の出カバソファ
を提供することである。
本発明のもう１つの目的は、７４００シリーズのデバイ
ス（接地および電力ビンがパッケージの極端に置かれて
いるデュアル・インライン・パッケージ内に実装されて
いる）と両立し得る過渡現象抑止、高速、高駆動力、０
ＭＯ８、集積回路形の出力バッファを提供することであ
る。
本発明のもう１つの目的は、簡潔な、過渡現象抑止、高
速、高駆動、０ＭＯ８、集積回路形の出力バッファを提
供することである。
簡単に述べれば、本発明の現在好適な実施例は（Ｎチャ
ネルをＰチャネルの上にした）トーテム・ポール構造に
接続された第１のトランジスタと、これと並列に（Ｐチ
ャネルをＮチャネルの上にした）トーテム・ポール構造
に接続された第２対のトランジスタと、第２対のトラン
ジスタに対する駆動を遅延させるように接続された１対
のインバータとを使用する。
過渡現象抑止を改良した高速、高駆動力、０ＭＯ８、集
積回路形の出力バッファを提供する能力が本発明の主な
利点である。
本発明のもう１つの利点は、それが（パッケージの最端
に置かれる接地および電力ビンを有するデュアル・イン
ライン・パッケージ内に実装される）７４００シリーズ
のデバイスと両立し得る過渡現象抑止、高速、高駆動力
、０ＭＯ８、集積回路形の出力バッファを提供し得る能
力である。
本発明のもう１つの利点は、それが簡潔な、過渡現象抑
止、高速、高駆動、０ＭＯ８、集積回路形の出力バッフ
ァを提供し得る能力である。
本発明の上記および他の目的ならびに利点は、付図に示
される現在好適な実施例の下記詳細な説明を読めば、当
業者にとって明白となることは疑いない。
（実施例） 図面の第１図に全体として数字１００（図面の左）およ
び数字１００’（図面の右）でそれぞれ表わされる１対
の出力バッファはおのおの、本発明の現在好適な実施例
にしたがっている。出力バッファ１００は図示の通り、
主要構成部品として（図の中央から左にかけて）、Ｐチ
ャネル・トランジスタ１１０およびＮチャネル・トラン
ジスタ１１２を含む第１対の電界効果トランジスタ（Ｆ
ＥＴ　）と、Ｎチャネル・トランジスタ１１４およびＰ
チャネル・トランジスタ１１６を含む第２対のトランジ
スタ（ＦＥＴ）と、それぞれ１１８および１２０で表わ
される１対のインバータとを使用している。さらに詳し
く述べれば、トランジスタ１１０のゲートはライン１３
０によってインバータ１１８の出力に接続されている。
トランジスタ１１０のソース（とじてここで言及される
チャネルの一端）はライン１３２に接続され、またトラ
ンジスタ１１０のドレイン（とじてここで言及されるチ
ャネルの他端）はライン１３４に接続されておシ、それ
によりバッファ１００はデータ出力信号を作る。トラン
ジスタ１１２のゲートはライン１３６によってインバー
タ１２０の出力に接続されている。トランジスタ１１２
のドレインはライン１３４に接続され、また同トランジ
スタのソースはライン１３８に接続されている。
トランジスタ１１４および１１６は、（ＮチャネルをＰ
チャネルの上にした）トーテム・ポール構造としてここ
に１゛及されるように接続されている。さらに詳しく述
べれば、トランジスタ１１４のゲートはライン１４０に
よってインパーク１１８の入力に接続されている。トラ
ンジスタ１１４のドレインはライン１３２に接続され、
壕だ同トランジスタのソースはライン１３４に接続され
ている。トランジスタ１１６のゲートはライン１４２に
よってインバータ１２０の入力に接続されている。トラ
ンジスタ１１６のソースはライン１３４に接続され、ま
た同トランジスタのドレインはライン１３８に接続され
ている。
インバータ１１８はＰチャネル・トランジスタ（ＦＥＴ
）　１５０およびＮチャネル・トランジスタ（ＦＥＴ）
　１５２を含む。トランジスタ１５０および１５２は（
ＰチャネルをＮチャネルの上にした）トーテム・ポール
構造に接続きれ、トランジスタのゲートはライン１４０
に接続されている。同様に、インバータ１２０はＰチャ
ネル・トランジスタ（ＦＥＴ）　１５４およびＮチャネ
ル・トランジスタＣＦＥＴ）　１５６を含み、これらの
トランジスタも（ＰチャネルをＮチャネルの上にした）
トーテム・ポール構造に接続されている。
さらに、出カバソファ１００は２人力ノア（ＮＯＲ）ケ
ゝ−ト１６０、インバータ１６２、および２人カアンド
（ＡＮＤ）ゲート１６４を使用する。デー）１６０はゲ
ート出力がライン１４０に接続され、ゲート入力の１つ
がインバータ１６２によってバッファ１００駆動信号を
受信するライン１６６に結合され、他のゲート入力がデ
ータ入力信号を受信するライン１６８に接続された構造
になっている。ゲート１６４はゲート出力がライン１４
２に接続され、ゲート入力の１つがライン１６８に接続
され、他のゲート入力がライン１６６に接続すした構造
になっている。
出カバソファ１００′は出力バッファ１００に似ている
。（明確にするため、図面の中で、対応する部品は同様
な舷字で表わされ、バッファ１００′の部品の数字には
ざらにシライム符号が付けられている。） トランジスタ１１０．１５４および１５０のソースなら
びにトランジスタ１１４のドレインは供給電圧（Ｖｃ。
〕を受けるように直接接続され、またトランジスタ１１
２．１５６および１５２のソースならびにトランジスタ
１１６のドレインは回路の接地電圧を受けるように直接
接続されている。
説明のため、接続に伴う浮遊インダクタンスは別個のイ
ンダクタによって表わされる。かくて図面の中で、ライ
ン１３２は図示の通シインダクタ１８０（電力通路内の
浮遊インダクタンスを表わす）によって供給電圧を受け
るライン１８２に結合きれ、またライン１３８は図示の
通りインダクタ１８４（接地通路内の浮遊インダクタン
スを表わす）によって回路接地電圧を受けるライン１８
６に結合されている。
出力バッファ１００の負荷の容量性リアクタンスは図面
の中でライン１３４と１８６との間に接続はれた別のコ
ンデンサ１９０によって表わされる。
現在好適な実施例では、トランジスタは下記のパラメー
タを有する： 　ｂ ただし■ＴＨは限界電圧である。ＴｏＸすなわち酸化物
の厚さは２５０オングストローム、そしてＸ３すなわち
深さは０．２５ミクロンである。ドレイン／ソースのｒ
−トの重なりは０．１ミクロンである。
ゲート１６０および１６４のトランジスタの幅／長さは
６００ミフロン／１．ミクロンであり、インバータ１６
２のトランジスタの幅／長さは３００ミフロン／１．ミ
クロンである。
出力バッファ１００の作動を理解するに当ってます、出
力バッファ１００はトランジスタ１１０および１１４が
１オン」でありかつトランジスタ１１２および１１６が
「オフ」であるような状態にあるものとする。この状態
では、［ハイ」論理レベル電圧がライン１３４およびコ
ンデンサ１９０の両端に作られる。次に、出力バッファ
１００の状態はトランジスタ１１０および１１４をター
ン「オフ」にしかつトランジスタ１１２および１１６を
ターン１オン」にするようにスイッチされるものとする
。トランジスタ１１６はトランジスタ１１２より前にタ
ーン「オン」される。トランジスタ１１６がターン「オ
ン」されると、インダクタ１８４の両端に作られた過渡
現象はトランジスタがターン「オン」される速度を制限
する。（過渡現象はトランジスタ１１６をターン「オフ
」させる傾向がある。）インバータ１２０はトランジス
タ１１２の駆動を遅延きせ、すなわちトランジスタをタ
ーン「オン」させる時間を遅延させる手段として作動す
る。その結果、インダクタ１８４０両端に生じた過渡現
象は制御芒れる（一部、トランジスタ１５４および１１
６の構造によって）一方、高い出力駆動能力を提供する
（トランジスタ１１２の構造によって制御される）。（
トランジスタ１１６はトランジスタ１４（第１図）よシ
モ早くターンＦオン」され、トランジスタ１１２のター
ン「オン」の遅延を一部補償する。さらに速度はトラン
ジスタ１５４の構造を変えることによって過渡現象の振
幅と取り引きすることができ、すなわちチャネルを広く
するとより高い過渡現象の振幅の代価として高速が得ら
れ、またその逆も成り立つ。） り、９０．９０’、１９０．１９０’・・・コンデンサ
。
前述の開示を読み終ると、本発明のある変更および変形
が当業者にとって明らかになることは疑いないと思われ
る。したがって、特許請求の範囲は本発明の主旨および
範囲内にあるすべてのかかる変更於よび変形を包含する
ものと解すべきである。
【図面の簡単な説明】
第１図は本発明の現在好適な実施例による１対の各出カ
バソファの概略図である。 第２図は先行技術の１対の出力バッファの概略図である
。 主な符号の説明： １０．１０’、１００．１００’・・・出力バッファ、
１２．１４．１２’、１４’、１１０，１１２゜１１０
’、１１２’、１１４，１１６，１１４’。 １１６’、１５０．１５２．１５０’、１５２’、１５
４゜１５６．１５４’、１５６’・・・トランジスタ、
２２　、２４　、２２’　、　２４’　、　６２　、６
６　、６２’　。

Claims (9)

    【特許請求の範囲】
  1. （１）外部発生の供給電圧を受ける接続用のラインと、 出力バッファがデータ出力信号を発生させるラインと、 前記供給電圧ラインを前記データ出力信号ラインに結合
    する結合装置と、 外部発生の回路接地電圧を受ける接続用のラインと、 外部発生の第１データ入力信号を受ける接続用のライン
    と、 前記第１データ入力信号ラインに接続されるデータ入力
    とデータ出力とを含む第１遅延装置と、前記第１遅延装
    置のデータ出力に接続されるゲート、前記データ出力信
    号ラインに接続されるドレイン装置、および前記回路接
    地電圧ラインに接続されるソース装置を含む第１トラン
    ジスタと、前記第１遅延装置のデータ入力に接続される
    ゲート、前記データ出力信号ラインに接続されるソース
    装置、および前記回路接地電圧ラインに接続されるドレ
    イン装置を含む第２トランジスタと、の組合せを有する
    ことを特徴とする出力バッファ。
  2. （２）前記第１トランジスタは２ミクロン未満のチャネ
    ル長さを有することを特徴とする特許請求の範囲第１項
    記載による出力バッファ。
  3. （３）前記第１トランジスタはＮチャネル・トランジス
    タであり、また前記第２トランジスタはＰチャネル・ト
    ランジスタであることを特徴とする特許請求の範囲第１
    項記載による出力バッファ。
  4. （４）前記第１遅延装置はトーテム・ポール構造に接続
    された１対のトランジスタを含むことを特徴とする特許
    請求の範囲第１項記載による出力バッファ。
  5. （５）前記結合装置は外部発生の第２データ入力信号を
    受信する接続用のラインおよび前記第２データ入力信号
    ラインに接続されるゲートと、前記供給電圧ラインに接
    続されるドレイン装置と、前記データ出力信号ラインに
    接続されるソース装置とを持つ第３トランジスタを含む
    ことを特徴とする特許請求の範囲第１項記載による出力
    バッファ。
  6. （６）前記結合装置は前記第２データ入力信号ラインに
    接続されるデータ入力およびデータ出力を含む第２遅延
    装置と、前記第２遅延装置のデータ出力に接続されるゲ
    ート、前記供給電圧ラインに接続されるソース装置、お
    よび前記データ出力信号ラインに接続されるドレイン装
    置を有する第４トランジスタとをさらに含むことを特徴
    とする特許請求の範囲第５項記載による出力バッファ。
  7. （７）前記第３トランジスタはＮチャネル・トランジス
    タであり、また前記第４トランジスタはＰチャネル・ト
    ランジスタであることを特徴とする特許請求の範囲第６
    項記載による出力バッファ。
  8. （８）前記第２遅延装置はトーテム・ポール構造に接続
    された１対のトランジスタを含むことを特徴とする特許
    請求の範囲第６項記載による出力バッファ。
  9. （９）前記供給電圧ラインおよび回路接地電圧ラインは
    もう１つの出力バッファと共有されることを特徴とする
    特許請求の範囲第６項記載による出力バッファ。
JP62330387A 1986-12-29 1987-12-28 出力バッファ Pending JPS63174425A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US947430 1986-12-29
US06/947,430 US4785201A (en) 1986-12-29 1986-12-29 High speed/high drive CMOS output buffer with inductive bounce suppression

Publications (1)

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JPS63174425A true JPS63174425A (ja) 1988-07-18

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ID=25486127

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JP62330387A Pending JPS63174425A (ja) 1986-12-29 1987-12-28 出力バッファ

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US (1) US4785201A (ja)
JP (1) JPS63174425A (ja)
DE (1) DE3743969A1 (ja)
GB (1) GB2199712B (ja)

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