JPH073945B2 - Ｃｍｏｓ出力回路 - Google Patents
Ｃｍｏｓ出力回路Info
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- JPH073945B2 JPH073945B2 JP63159655A JP15965588A JPH073945B2 JP H073945 B2 JPH073945 B2 JP H073945B2 JP 63159655 A JP63159655 A JP 63159655A JP 15965588 A JP15965588 A JP 15965588A JP H073945 B2 JPH073945 B2 JP H073945B2
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOS出力回路に関する。
第４図はこの種のCMOS出力回路の第１の従来例を示す回
路図である。
路図である。
インバータ21,22は、入力端が入力ライン１に接続さ
れ、入力ライン１に印加される入力信号▲▼を入
力する。２入力ナンド回路６は、制御ライン４に印加さ
れる制御信号CLとインバータ21の出力とのナンドをと
る。２入力ノア回路７は、制御ライン５に印加される制
御信号▲▼とインバータ22の出力とのノアをとる。
Ｐ型MOSトランジスタ12（以降PTr12と記す）は、ゲート
が２入力ナンド回路６の出力端に、ソースが電源V1に、
ドレインが出力端子10にそれぞれ接続されている。Ｎ型
MOSトランジスタ13（以降NTr13と記す）は、ゲートが２
入力ノア回路７の出力端に、ドレインが出力端子10に、
ソースがアースにそれぞれ接続されている。
れ、入力ライン１に印加される入力信号▲▼を入
力する。２入力ナンド回路６は、制御ライン４に印加さ
れる制御信号CLとインバータ21の出力とのナンドをと
る。２入力ノア回路７は、制御ライン５に印加される制
御信号▲▼とインバータ22の出力とのノアをとる。
Ｐ型MOSトランジスタ12（以降PTr12と記す）は、ゲート
が２入力ナンド回路６の出力端に、ソースが電源V1に、
ドレインが出力端子10にそれぞれ接続されている。Ｎ型
MOSトランジスタ13（以降NTr13と記す）は、ゲートが２
入力ノア回路７の出力端に、ドレインが出力端子10に、
ソースがアースにそれぞれ接続されている。
次に、第４図の従来例の動作について説明する。
制御信号CL,▲▼は、互に逆論理であり、制御信号C
Lが論理レベルハイ（以降“H"と記す）であると制御信
号▲▼は論理レベルロウ（以降“L"と記す）である
から、２入力ナンド回路６と２入力ノア回路７とはイン
バータとして働く。したがって、インバータ21,22によ
って論理反転された入力信号▲▼はそれぞれ２入
力ナンド回路6,2入力ノア回路７により再度論理反転さ
れるので全体としてCMOS回路と同じ動作となる。
Lが論理レベルハイ（以降“H"と記す）であると制御信
号▲▼は論理レベルロウ（以降“L"と記す）である
から、２入力ナンド回路６と２入力ノア回路７とはイン
バータとして働く。したがって、インバータ21,22によ
って論理反転された入力信号▲▼はそれぞれ２入
力ナンド回路6,2入力ノア回路７により再度論理反転さ
れるので全体としてCMOS回路と同じ動作となる。
制御信号CLが“L"の場合、制御信号▲▼は“H"であ
り、２入力ナンド回路６の出力は常に“H"、２入力ノア
回路７の出力は常に“L"となる。したがって、PTr12,NT
r13はオフとなり、出力端子10はハイインピーダンスに
なる。
り、２入力ナンド回路６の出力は常に“H"、２入力ノア
回路７の出力は常に“L"となる。したがって、PTr12,NT
r13はオフとなり、出力端子10はハイインピーダンスに
なる。
第４図で示されるものは、１ビットの入出力信号に対応
するものであって、入出力信号が複数ビットであれば、
同じものが複数個必要となる。
するものであって、入出力信号が複数ビットであれば、
同じものが複数個必要となる。
第５図は第２の従来例を示す回路図である。
２入力ノア回路２は、制御ライン５に印加される制御信
号▲▼と入力ライン１に印加される入力信号▲
▼とのノアをとる。２入力ナンド回路３は制御ライン
４に印加される制御信号CLと入力ライン１に印加される
入力信号▲▼とのナンドをとる。インバータ17,1
6はそれぞれ２入力ナンド回路3,2入力ノア回路２の出力
の論理反転を行う。PTr12は、ゲートがインバータ16の
出力端に、ソースが電源VDDに、ドレインが出力端子10
にそれぞれ接続されている。NTr13は、ゲートがインバ
ータ17の出力端に、ドレインが出力端子10に、ソースが
アースにそれぞれ接続されている。
号▲▼と入力ライン１に印加される入力信号▲
▼とのノアをとる。２入力ナンド回路３は制御ライン
４に印加される制御信号CLと入力ライン１に印加される
入力信号▲▼とのナンドをとる。インバータ17,1
6はそれぞれ２入力ナンド回路3,2入力ノア回路２の出力
の論理反転を行う。PTr12は、ゲートがインバータ16の
出力端に、ソースが電源VDDに、ドレインが出力端子10
にそれぞれ接続されている。NTr13は、ゲートがインバ
ータ17の出力端に、ドレインが出力端子10に、ソースが
アースにそれぞれ接続されている。
制御信号CL,▲▼の論理レベルに基づく動作は第１
の従来例のものと同じであるので説明を省略する。
の従来例のものと同じであるので説明を省略する。
ところで、８ビット,16ビットなど多ビット構成の出力
回路の設計を行なう際に、常に問題になるのはノイズで
ある。特にPTr12,NTr13は大きな負荷容量を駆動する必
要から、抵抗が小さくなるように設計されており、その
電流が大きいためノイズ源となりやすい。その原因の主
なものは、PTr12,NTr13の直列接続されたが同時にオン
した時に生じる貫通電流と、急激にオンもしくはオフす
る時の電流変化と電源配線およびアース配線のインダク
タンスによる電源電位やアース電位のゆれ（オーバーシ
ュートおよびアンダーシュート）である。
回路の設計を行なう際に、常に問題になるのはノイズで
ある。特にPTr12,NTr13は大きな負荷容量を駆動する必
要から、抵抗が小さくなるように設計されており、その
電流が大きいためノイズ源となりやすい。その原因の主
なものは、PTr12,NTr13の直列接続されたが同時にオン
した時に生じる貫通電流と、急激にオンもしくはオフす
る時の電流変化と電源配線およびアース配線のインダク
タンスによる電源電位やアース電位のゆれ（オーバーシ
ュートおよびアンダーシュート）である。
まず、貫通電流をなくすためには、２つのトランジスタ
12,13が同時にオンしないようにすれば良く、２つのト
ランジスタをオンするようにゲートに印加されるゲート
電圧E,Fの波形をずらせて重ならないように回路構成を
変更したり、パラメータを変更したりする。つまり、入
力信号▲▼が“H"から“L"に変化する場合には、
まずゲート電圧Ｆが“H"から“L"になり、遅れてゲート
電圧Ｅが“H"から“L"になるようにし、逆に入力信号▲
▼が“L"から“H"に変化する場合には、先にゲー
ト電圧Ｅが“L"から“H"になり、その後にゲート電圧Ｆ
が“L"から“H"になるように設計して対策を行なってき
た。具体的に言えば、インバータ16,17,21,22,や２入力
ナンド回路3,6や２入力ノア回路2,7の抵抗比を変化させ
たり、ゲート電圧E,Fをそれぞれ、逆側の前段入力にフ
ィードバックする方式などが有効である。
12,13が同時にオンしないようにすれば良く、２つのト
ランジスタをオンするようにゲートに印加されるゲート
電圧E,Fの波形をずらせて重ならないように回路構成を
変更したり、パラメータを変更したりする。つまり、入
力信号▲▼が“H"から“L"に変化する場合には、
まずゲート電圧Ｆが“H"から“L"になり、遅れてゲート
電圧Ｅが“H"から“L"になるようにし、逆に入力信号▲
▼が“L"から“H"に変化する場合には、先にゲー
ト電圧Ｅが“L"から“H"になり、その後にゲート電圧Ｆ
が“L"から“H"になるように設計して対策を行なってき
た。具体的に言えば、インバータ16,17,21,22,や２入力
ナンド回路3,6や２入力ノア回路2,7の抵抗比を変化させ
たり、ゲート電圧E,Fをそれぞれ、逆側の前段入力にフ
ィードバックする方式などが有効である。
次に、電源電位・アース電位のゆれを軽減させるために
は、２つのトランジスタを流れる電流の時間変化を小さ
くすることが重要である。これには、トランジスタ12,1
3がオン、オフする全ての場合について、トランジスタ
のゲート電位をゆるやかに変化させれば良い。（オフす
る場合は、出力信号DQiが中間電位のヒゲ出力、例えば
“L"→中間電位→“L"などとなる時に限る。フルスイン
グしている場合、オフしても電流変化はない。）これに
は、ゲートの前に抵抗を挿入して、立ち上がり，立ち下
がりをゆるやかにする、といった方法がある。
は、２つのトランジスタを流れる電流の時間変化を小さ
くすることが重要である。これには、トランジスタ12,1
3がオン、オフする全ての場合について、トランジスタ
のゲート電位をゆるやかに変化させれば良い。（オフす
る場合は、出力信号DQiが中間電位のヒゲ出力、例えば
“L"→中間電位→“L"などとなる時に限る。フルスイン
グしている場合、オフしても電流変化はない。）これに
は、ゲートの前に抵抗を挿入して、立ち上がり，立ち下
がりをゆるやかにする、といった方法がある。
第６図，第７図は上述したように第４図，第５図の従来
例を改良したものを示す回路図である。
例を改良したものを示す回路図である。
まず、第６図のものについて説明する。
２入力ノア回路2,2入力ナンド回路３の一方の入力端は
入力ライン１にそれぞれ接続されている。２入力ナンド
回路６は制御ライン４に印加される制御信号CLと２入力
ノア回路２の出力とのナンドをとる。２入力ノア回路７
は制御ライン５に印加される制御信号▲▼と２入力
ナンド回路３の出力のノアをとる。抵抗8,9は、一端が
それぞれ２入力ナンド回路６の出力端、２入力ノア回路
７の出力端に接続されている。PTr12は、ソースが電源V
DDに、ゲートが抵抗８の他端と２入力ナンド回路３の他
方の入力端とに、ドレインが出力端子10にそれぞれ接続
されている。NTr13は、ドレインが出力端子10に、ゲー
トが抵抗９の他端と２入力ノア回路２の他方の入力端と
に、ソースがアースにそれぞれ接続されている。
入力ライン１にそれぞれ接続されている。２入力ナンド
回路６は制御ライン４に印加される制御信号CLと２入力
ノア回路２の出力とのナンドをとる。２入力ノア回路７
は制御ライン５に印加される制御信号▲▼と２入力
ナンド回路３の出力のノアをとる。抵抗8,9は、一端が
それぞれ２入力ナンド回路６の出力端、２入力ノア回路
７の出力端に接続されている。PTr12は、ソースが電源V
DDに、ゲートが抵抗８の他端と２入力ナンド回路３の他
方の入力端とに、ドレインが出力端子10にそれぞれ接続
されている。NTr13は、ドレインが出力端子10に、ゲー
トが抵抗９の他端と２入力ノア回路２の他方の入力端と
に、ソースがアースにそれぞれ接続されている。
２つのトランジスタ12,13のゲート電圧E,Fのタイミング
をずらすために、ゲート電圧E,Fをそれぞれ前段の２入
力ナンド回路3,2入力ノア回路２の入力端にフィードバ
ックしている。同時に、２入力ナンド回路6,2入力ノア
回路７の出力端とPTr12,NTr13のゲートとの間に抵抗8,9
を挿入することで、ゲート電圧E,Fの立ち上がり，立ち
下がりをゆるやかにしている。
をずらすために、ゲート電圧E,Fをそれぞれ前段の２入
力ナンド回路3,2入力ノア回路２の入力端にフィードバ
ックしている。同時に、２入力ナンド回路6,2入力ノア
回路７の出力端とPTr12,NTr13のゲートとの間に抵抗8,9
を挿入することで、ゲート電圧E,Fの立ち上がり，立ち
下がりをゆるやかにしている。
次に、第７図のものについて説明する。
３入力ノア回路14は、第１の入力端が入力ライン１に、
第２の入力端が制御信号▲▼が印加される制御ライ
ン５にそれぞれ接続されている。３入力ナンド回路15
は、第１の入力端が入力ライン１に、第２の入力端が制
御信号CLが印加される制御ライン４にそれぞれ接続され
ている。インバータ16,17は、それぞれ３入力ノア回路1
4,3入力ナンド回路15の出力の論理反転を行う。抵抗8,9
は、一端がそれぞれインバータ16,17の出力端に接続さ
れている。PTr12は、ソースが電源VDDに、ゲートが抵抗
８の他端と３入力ナンド回路15の第３の入力端とに、ド
レインが出力端子10にそれぞれ接続されている。NTr13
は、ドレインが出力端子10に、ゲートが抵抗９の他端と
３入力ノア回路14の第３の入力端に、ソースがアースに
それぞれ接続されている。
第２の入力端が制御信号▲▼が印加される制御ライ
ン５にそれぞれ接続されている。３入力ナンド回路15
は、第１の入力端が入力ライン１に、第２の入力端が制
御信号CLが印加される制御ライン４にそれぞれ接続され
ている。インバータ16,17は、それぞれ３入力ノア回路1
4,3入力ナンド回路15の出力の論理反転を行う。抵抗8,9
は、一端がそれぞれインバータ16,17の出力端に接続さ
れている。PTr12は、ソースが電源VDDに、ゲートが抵抗
８の他端と３入力ナンド回路15の第３の入力端とに、ド
レインが出力端子10にそれぞれ接続されている。NTr13
は、ドレインが出力端子10に、ゲートが抵抗９の他端と
３入力ノア回路14の第３の入力端に、ソースがアースに
それぞれ接続されている。
制御信号CLが“H"のときは、第６図，第７図の従来例は
実質的に同じになり、制御信号CLが“L"のときは、いず
れも出力端子10をハイインピーダンスにする。以上どち
らの場合にも、貫通電流と電流変化両方について対策を
行なっているため、出力回路がノイズを発生させる場合
は軽減されている。
実質的に同じになり、制御信号CLが“L"のときは、いず
れも出力端子10をハイインピーダンスにする。以上どち
らの場合にも、貫通電流と電流変化両方について対策を
行なっているため、出力回路がノイズを発生させる場合
は軽減されている。
しかし上述した従来のCMOS出力回路は、第６図，第７図
に示されている改良後のものでも貫通電流の大きさと出
力駆動用トランジスタの電流変化との両方に対して同時
に改善を試みているために、どちらか、もしくは両方の
対策が不十分になるという欠点がある。
に示されている改良後のものでも貫通電流の大きさと出
力駆動用トランジスタの電流変化との両方に対して同時
に改善を試みているために、どちらか、もしくは両方の
対策が不十分になるという欠点がある。
すなわち、貫通電流をなくそうとすると、抵抗8,9の抵
抗値をあまり大きくすることができず、その結果、出力
駆動用のトランジスタ12,13の電流変化を小さく抑える
のが不十分になってしまう。反対に、トランジスタ12,1
3の電流変化を十分小さく保つように抵抗8,9の抵抗値を
設定した場合、ゲート電圧E,Fの電位の立ち上がり，立
ち下がりがゆるやかになりすぎるため、トランジスタ1
2,13が同時にオンしている時間ができてしまうことにな
る。特に、後者の対策を施すことが現実にノイズ軽減に
効果が大きいと考えられるため、その結果として貫通電
流を生じさせてしまい、かえって製品全体の安定な動作
を妨げてしまうことにもなりかねない。
抗値をあまり大きくすることができず、その結果、出力
駆動用のトランジスタ12,13の電流変化を小さく抑える
のが不十分になってしまう。反対に、トランジスタ12,1
3の電流変化を十分小さく保つように抵抗8,9の抵抗値を
設定した場合、ゲート電圧E,Fの電位の立ち上がり，立
ち下がりがゆるやかになりすぎるため、トランジスタ1
2,13が同時にオンしている時間ができてしまうことにな
る。特に、後者の対策を施すことが現実にノイズ軽減に
効果が大きいと考えられるため、その結果として貫通電
流を生じさせてしまい、かえって製品全体の安定な動作
を妨げてしまうことにもなりかねない。
本発明のCMOS出力回路は、 第１の入力端が入力ラインに接続されたノア回路と、第
１の入力端が入力ラインに接続されたナンド回路と、１
つの入力端がノア回路の出力端にそれぞれ接続された第
１の駆動回路と、１つの入力端がナンド回路の出力端に
それぞれ接続された第２の駆動回路と、一端が第１の駆
動回路、第２の駆動回路の出力端にそれぞれ接続された
第1,第２の抵抗と、ソースが電源に、ゲートが第１の抵
抗の他端とナンド回路の第２の入力端に、ドレインが出
力端子にそれぞれ接続されたＰ型MOSトランジスタと、
ドレインが出力端子に、ゲートが第２の抵抗の他端とノ
ア回路の第２の入力端とに、ソースがアースにそれぞれ
接続されたＮ型MOSトランジスタとからなるCMOS出力回
路において、 ドレインが前記Ｎ型MOSトランジスタのゲートに、ゲー
トが前記ノア回路の出力端に、ソースがアースにそれぞ
れ接続されたプルダウン用のＮ型MOSトランジスタと、 ソースが電源に、ゲートが前記ナンド回路の出力端に、
ドレインが前記Ｐ型MOSトランジスタのゲートにそれぞ
れ接続されたプルアップ用のＰ型MOSトランジスタとを
有する。
１の入力端が入力ラインに接続されたナンド回路と、１
つの入力端がノア回路の出力端にそれぞれ接続された第
１の駆動回路と、１つの入力端がナンド回路の出力端に
それぞれ接続された第２の駆動回路と、一端が第１の駆
動回路、第２の駆動回路の出力端にそれぞれ接続された
第1,第２の抵抗と、ソースが電源に、ゲートが第１の抵
抗の他端とナンド回路の第２の入力端に、ドレインが出
力端子にそれぞれ接続されたＰ型MOSトランジスタと、
ドレインが出力端子に、ゲートが第２の抵抗の他端とノ
ア回路の第２の入力端とに、ソースがアースにそれぞれ
接続されたＮ型MOSトランジスタとからなるCMOS出力回
路において、 ドレインが前記Ｎ型MOSトランジスタのゲートに、ゲー
トが前記ノア回路の出力端に、ソースがアースにそれぞ
れ接続されたプルダウン用のＮ型MOSトランジスタと、 ソースが電源に、ゲートが前記ナンド回路の出力端に、
ドレインが前記Ｐ型MOSトランジスタのゲートにそれぞ
れ接続されたプルアップ用のＰ型MOSトランジスタとを
有する。
プルアップ用のＰ型MOSトランジスタとプルダウン用の
Ｎ型MOSトランジスタをそれぞれ出力駆動用のＰ型MOSト
ランジスタのゲートと電源との間、出力駆動用のＮ型MO
Sトランジスタのゲートとアースとの間に接続し、それ
ぞれ入力ラインよりの入力信号を入力とするノア回路、
ナンド回路で制御するので、出力駆動用のＰ型,N型MOS
トランジスタを切換制御するゲート電圧をゆるやかに変
化させる効果を妨げることなく出力駆動用トランジスタ
のゲート電圧の波形の重なりを小さくすることで、貫通
電流を減少させることができる。
Ｎ型MOSトランジスタをそれぞれ出力駆動用のＰ型MOSト
ランジスタのゲートと電源との間、出力駆動用のＮ型MO
Sトランジスタのゲートとアースとの間に接続し、それ
ぞれ入力ラインよりの入力信号を入力とするノア回路、
ナンド回路で制御するので、出力駆動用のＰ型,N型MOS
トランジスタを切換制御するゲート電圧をゆるやかに変
化させる効果を妨げることなく出力駆動用トランジスタ
のゲート電圧の波形の重なりを小さくすることで、貫通
電流を減少させることができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は特許請求の範囲第１項の発明に係る一実施例を
示す回路図である。
示す回路図である。
本実施例は第６図の従来例にＮ型MOSトランジスタ18,P
型MOSトランジスタ19を追加したものである。
型MOSトランジスタ19を追加したものである。
Ｎ型MOSトランジスタ18（以降NTr18と記す）は、ドレイ
ンがNTr13のゲートに、ゲートが２入力ノア回路２の出
力端に、ソースがアースにそれぞれ接続されている。Ｐ
型MOSトランジスタ19（以降PTr19と記す）は、ソースが
電源VDDに、ゲートが２入力ナンド回路３の出力端に、
ドレインがPTr12のゲートにそれぞれ接続されている。
ンがNTr13のゲートに、ゲートが２入力ノア回路２の出
力端に、ソースがアースにそれぞれ接続されている。Ｐ
型MOSトランジスタ19（以降PTr19と記す）は、ソースが
電源VDDに、ゲートが２入力ナンド回路３の出力端に、
ドレインがPTr12のゲートにそれぞれ接続されている。
次に本実施例の動作について説明する。
２入力ノア回路2,2入力ナンド回路３の出力をそれぞれ
出力A,B、PTr12,NTr13のゲート電圧をそれぞれゲート電
圧C,Dとする。抵抗8,9によってゲート電圧C,Dはゆるや
かに変化してゆき、PTr12,NTr13が同時にオンし貫通電
流が流れようとする。出力信号DQiが“L"から“H"に変
化しようとする場合、ゲート電圧Ｄがまず“H"から“L"
になり、その後にゲート電圧Ｃが“H"から“L"になる。
しかし、出力Ａが早く“L"から“H"に変っているため、
NTr18はオンしており、そのためにゲート電圧Ｄは最初
ゆるやかに立ち下がり、その後急激に“L"に下がる。こ
うすることで、ゲート電圧C,Dの重なりをなくすことが
でき、貫通電流は起こらない。逆に出力信号DQiが“H"
から“L"へ変化する場合、ゲート電圧Ｃがまず“L"から
“H"になり、その後にゲート電圧Ｄが“L"から“H"にな
るのであるが、出力Ｂが早く“H"から“L"に変化してい
るためPTr19はオンしており、そのためにゲート電圧Ｃ
は最初ゆるやかに立ち上がり、その後急激に“H"に上が
る。こうすることによって、同じくゲート電圧C,Dの重
なりをなくして貫通電流を生じなくすることができる。
出力A,B、PTr12,NTr13のゲート電圧をそれぞれゲート電
圧C,Dとする。抵抗8,9によってゲート電圧C,Dはゆるや
かに変化してゆき、PTr12,NTr13が同時にオンし貫通電
流が流れようとする。出力信号DQiが“L"から“H"に変
化しようとする場合、ゲート電圧Ｄがまず“H"から“L"
になり、その後にゲート電圧Ｃが“H"から“L"になる。
しかし、出力Ａが早く“L"から“H"に変っているため、
NTr18はオンしており、そのためにゲート電圧Ｄは最初
ゆるやかに立ち下がり、その後急激に“L"に下がる。こ
うすることで、ゲート電圧C,Dの重なりをなくすことが
でき、貫通電流は起こらない。逆に出力信号DQiが“H"
から“L"へ変化する場合、ゲート電圧Ｃがまず“L"から
“H"になり、その後にゲート電圧Ｄが“L"から“H"にな
るのであるが、出力Ｂが早く“H"から“L"に変化してい
るためPTr19はオンしており、そのためにゲート電圧Ｃ
は最初ゆるやかに立ち上がり、その後急激に“H"に上が
る。こうすることによって、同じくゲート電圧C,Dの重
なりをなくして貫通電流を生じなくすることができる。
第２図は特許請求の範囲第２項の発明に係る一実施例を
示す回路図である。
示す回路図である。
本実施例は第１図の実施例における２入力ナンド回路
６、２入力ノア回路７の代りにインバータ16,17を用い
たものである。したがって、第１図の実施例において、
制御信号CL、制御信号▲▼をそれぞれ“H",“L"に
した場合に等しいので説明は省略する。
６、２入力ノア回路７の代りにインバータ16,17を用い
たものである。したがって、第１図の実施例において、
制御信号CL、制御信号▲▼をそれぞれ“H",“L"に
した場合に等しいので説明は省略する。
第３図は特許請求の範囲第３項の発明に係る一実施例を
示す回路図である。
示す回路図である。
本実施例は第６図の従来例にNTr18,PTr19を追加したも
のである。
のである。
NTr18は、ドレインがNTr13のゲートに、ゲートが３入力
ノア回路14の出力端に、ソースがアースにそれぞれ接続
されている。PTr19は、ソースが電源VDDに、ゲートが３
入力ナンド回路15の出力端に、ドレインがPTr12のゲー
トにそれぞれ接続されている。
ノア回路14の出力端に、ソースがアースにそれぞれ接続
されている。PTr19は、ソースが電源VDDに、ゲートが３
入力ナンド回路15の出力端に、ドレインがPTr12のゲー
トにそれぞれ接続されている。
動作については第１図のものと同様なので省略する。
以上説明したように、本発明は、第1,第２の抵抗によっ
て出力駆動用のＰ型,N型MOSトランジスタのゲート電圧
変化を抑制し、かつ、その電位を前段にフィードバック
するという方式により、インダクタンス，貫通電流に対
するノイズ対策を両方について施した出力回路におい
て、プルアップ用のＰ型MOSトランジスタとプルダウン
用のＮ型MOSトランジスタをそれぞれ出力駆動用のＰ型M
OSトランジスタのゲートと電源との間、出力駆動用のＮ
型MOSトランジスタのゲートとアースとの間に接続し、
それぞれ入力ラインよりの入力信号を入力としたノア回
路、ナンド回路で制御することにより、出力駆動用のＰ
型,N型MOSトランジスタを切換制御するゲート電圧をゆ
るやかに変化させると同時に、貫通電流を減少させるこ
とができる効果がある。
て出力駆動用のＰ型,N型MOSトランジスタのゲート電圧
変化を抑制し、かつ、その電位を前段にフィードバック
するという方式により、インダクタンス，貫通電流に対
するノイズ対策を両方について施した出力回路におい
て、プルアップ用のＰ型MOSトランジスタとプルダウン
用のＮ型MOSトランジスタをそれぞれ出力駆動用のＰ型M
OSトランジスタのゲートと電源との間、出力駆動用のＮ
型MOSトランジスタのゲートとアースとの間に接続し、
それぞれ入力ラインよりの入力信号を入力としたノア回
路、ナンド回路で制御することにより、出力駆動用のＰ
型,N型MOSトランジスタを切換制御するゲート電圧をゆ
るやかに変化させると同時に、貫通電流を減少させるこ
とができる効果がある。
第１図は特許請求の範囲第１項の発明に係る一実施例を
示す回路図、第２図は特許請求の範囲第２項に係る発明
の一実施例を示す回路図、第３図は特許請求の範囲第３
項の発明に係る一実施例を示す回路図、第４図，第５
図，第６図，第７図は従来例を示す回路図である。 １……入力ライン、 2,7……２入力ノア回路、 3,6……２入力ナンド回路、 4,5……制御ライン、 8,9……抵抗、 10……出力端子、 12,19……Ｐ型MOSトランジスタ、 13,18……Ｎ型MOSトランジスタ、 14……３入力ノア回路、 15……３入力ナンド回路。
示す回路図、第２図は特許請求の範囲第２項に係る発明
の一実施例を示す回路図、第３図は特許請求の範囲第３
項の発明に係る一実施例を示す回路図、第４図，第５
図，第６図，第７図は従来例を示す回路図である。 １……入力ライン、 2,7……２入力ノア回路、 3,6……２入力ナンド回路、 4,5……制御ライン、 8,9……抵抗、 10……出力端子、 12,19……Ｐ型MOSトランジスタ、 13,18……Ｎ型MOSトランジスタ、 14……３入力ノア回路、 15……３入力ナンド回路。
Claims (3)
- 【請求項１】第１の入力端が入力ラインに接続された第
１の２入力ノア回路と、第１の入力端が入力ラインに接
続された第１の２入力ナンド回路と、第１の入力端が第
１の制御ラインに、第２の入力端が第１の２入力ノア回
路の出力端にそれぞれ接続された第２の２入力ナンド回
路と、第１の入力端が第２の制御ラインに、第２の入力
端が第１の２入力ナンド回路の出力端にそれぞれ接続さ
れた第２の２入力ノア回路と、一端が第２の２入力ナン
ド回路の出力端、第２の２入力ノア回路の出力端にそれ
ぞれ接続された第1,第２の抵抗と、ソースが電源に、ゲ
ートが第１の抵抗の他端と第１の２入力ナンド回路の第
２の入力端に、ドレインが出力端子にそれぞれ接続され
たＰ型MOSトランジスタと、ドレインが出力端子に、ゲ
ートが第２の抵抗の多端と第１の２入力ノア回路の第２
の入力端とに、ソースがアースにそれぞれ接続されたＮ
型MOSトランジスタとからなるCMOS出力回路において、 ドレインが前記Ｎ型MOSトランジスタのゲートに、ゲー
トが前記第１の２入力ノア回路の出力端に、ソースがア
ースにそれぞれ接続されたＮ型MOSトランジスタと、 ソースが電源に、ゲートが前記第１の２入力ナンド回路
の出力端に、ドレインが前記Ｐ型MOSトランジスタのゲ
ートにそれぞれ接続されたＰ型MOSトランジスタとを有
することを特徴とするCMOS出力回路。 - 【請求項２】第１の入力端が入力ラインに接続された２
入力ノア回路と、第１の入力端が入力ラインに接続され
た２入力ナンド回路と、入力端が２入力ノア回路の出力
端に接続された第１のインバータと、入力端が２入力ナ
ンド回路の出力端に接続された第２のインバータと、一
端が第1,第２のインバータの出力端にそれぞれ接続され
た第1,第２の抵抗と、ソースが電源に、ゲートが第１の
抵抗の他端と２入力ナンド回路の第２の入力端に、ドレ
インが出力端子にそれぞれ接続されたＰ型MOSトランジ
スタと、ドレインが出力端子に、ゲートが第２の抵抗の
他端と２入力ノア回路の第２の入力端とに、ソースがア
ースにそれぞれ接続されたＮ型MOSトランジスタとから
なるCMOS出力回路において、 ドレインが前記Ｎ型MOSトランジスタのゲートに、ゲー
トが前記２入力ノア回路の出力端に、ソースがアースに
それぞれ接続されたＮ型MOSトランジスタと、 ソースが電源に、ゲートが前記２入力ナンド回路の出力
端に、ドレインが前記Ｐ型MOSトランジスタのゲートに
それぞれ接続されたＰ型MOSトランジスタとを有するこ
とを特徴とするCMOS出力回路。 - 【請求項３】第１の入力端が入力ラインに、第２の入力
端が第１の制御ラインにそれぞれ接続された３入力ナン
ド回路と、第１の入力端が入力ラインに、第２の入力端
が第２の制御ラインにそれぞれ接続された３入力ノア回
路と、入力端が３入力ノア回路の出力端に接続された第
１のインバータと、入力端が３入力ナンド回路の出力端
に接続された第２のインバータと、一端が第1,第２のイ
ンバータの出力端にそれぞれ接続された第1,第２の抵抗
と、ソースが電源に、ゲートが第１の抵抗の他端と３入
力ナンド回路の第３の入力端に、ドレインが出力端子に
それぞれ接続されたＰ型MOSトランジスタと、ドレイン
が出力端子に、ゲートが第２の抵抗の他端と３入力ノア
回路の第３の入力端とに、ソースがアースにそれぞれ接
続されたＮ型MOSトランジスタとからなるCMOS出力回路
において、 ドレインが前記Ｎ型MOSトランジスタのゲートに、ゲー
トが前記３入力ノア回路の出力端に、ソースがアースに
それぞれ接続されたＮ型MOSトランジスタと、 ソースが電源に、ゲートが前記３入力ナンド回路の出力
端に、ドレインが前記Ｐ型MOSトランジスタのゲートに
それぞれ接続されたＰ型MOSトランジスタとを有するこ
とを特徴とするCMOS出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159655A JPH073945B2 (ja) | 1988-06-27 | 1988-06-27 | Ｃｍｏｓ出力回路 |
| EP89111677A EP0348894B1 (en) | 1988-06-27 | 1989-06-27 | Output buffer circuit used for stable voltage source |
| DE8989111677T DE68903141T2 (de) | 1988-06-27 | 1989-06-27 | Ausgangspuffer mit stabiler ausgangsspannung. |
| US07/371,865 US4954729A (en) | 1988-06-27 | 1989-06-27 | Output buffer circuit used for stable voltage source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159655A JPH073945B2 (ja) | 1988-06-27 | 1988-06-27 | Ｃｍｏｓ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029224A JPH029224A (ja) | 1990-01-12 |
| JPH073945B2 true JPH073945B2 (ja) | 1995-01-18 |
Family
ID=15698451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63159655A Expired - Fee Related JPH073945B2 (ja) | 1988-06-27 | 1988-06-27 | Ｃｍｏｓ出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4954729A (ja) |
| EP (1) | EP0348894B1 (ja) |
| JP (1) | JPH073945B2 (ja) |
| DE (1) | DE68903141T2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0777345B2 (ja) * | 1988-11-04 | 1995-08-16 | 三菱電機株式会社 | 半導体装置 |
| KR920002426B1 (ko) * | 1989-05-31 | 1992-03-23 | 현대전자산업 주식회사 | 집적회로의 출력버퍼회로 |
| US5036222A (en) * | 1990-02-22 | 1991-07-30 | National Semiconductor Corporation | Output buffer circuit with output voltage sensing for reducing switching induced noise |
| JPH03283814A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 出力回路 |
| US5089722A (en) * | 1990-04-02 | 1992-02-18 | Motorola, Inc. | High speed output buffer circuit with overlap current control |
| JP2803428B2 (ja) * | 1992-02-17 | 1998-09-24 | 日本電気株式会社 | 入力バッファ |
| US5365118A (en) * | 1992-06-04 | 1994-11-15 | Linear Technology Corp. | Circuit for driving two power mosfets in a half-bridge configuration |
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| US5430400A (en) * | 1993-08-03 | 1995-07-04 | Schlumberger Technologies Inc. | Driver circuits for IC tester |
| US5396108A (en) * | 1993-09-30 | 1995-03-07 | Sgs-Thomson Microelectronics, Inc. | Latch controlled output driver |
| SE515490C2 (sv) * | 1993-12-03 | 2001-08-13 | Ericsson Telefon Ab L M | Signaleringssystem |
| JP2734398B2 (ja) * | 1995-03-30 | 1998-03-30 | 日本電気株式会社 | 出力バッファ回路 |
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| US6812734B1 (en) | 2001-12-11 | 2004-11-02 | Altera Corporation | Programmable termination with DC voltage level control |
| US6888369B1 (en) | 2003-07-17 | 2005-05-03 | Altera Corporation | Programmable on-chip differential termination impedance |
| US6888370B1 (en) | 2003-08-20 | 2005-05-03 | Altera Corporation | Dynamically adjustable termination impedance control techniques |
| US6859064B1 (en) | 2003-08-20 | 2005-02-22 | Altera Corporation | Techniques for reducing leakage current in on-chip impedance termination circuits |
| US7218155B1 (en) | 2005-01-20 | 2007-05-15 | Altera Corporation | Techniques for controlling on-chip termination resistance using voltage range detection |
| US7221193B1 (en) | 2005-01-20 | 2007-05-22 | Altera Corporation | On-chip termination with calibrated driver strength |
| US7679397B1 (en) | 2005-08-05 | 2010-03-16 | Altera Corporation | Techniques for precision biasing output driver for a calibrated on-chip termination circuit |
| US9755644B2 (en) * | 2015-09-30 | 2017-09-05 | Lapis Semiconductor Co., Ltd. | Interface circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142626A (ja) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | 出力バツフア回路 |
| JPS60224325A (ja) * | 1984-04-23 | 1985-11-08 | Nec Corp | ３ステ−ト出力回路 |
| JPH0720060B2 (ja) * | 1985-08-14 | 1995-03-06 | 株式会社東芝 | 出力回路装置 |
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| US4785201A (en) * | 1986-12-29 | 1988-11-15 | Integrated Device Technology, Inc. | High speed/high drive CMOS output buffer with inductive bounce suppression |
| US4829199A (en) * | 1987-07-13 | 1989-05-09 | Ncr Corporation | Driver circuit providing load and time adaptive current |
| US4818901A (en) * | 1987-07-20 | 1989-04-04 | Harris Corporation | Controlled switching CMOS output buffer |
-
1988
- 1988-06-27 JP JP63159655A patent/JPH073945B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-27 DE DE8989111677T patent/DE68903141T2/de not_active Expired - Fee Related
- 1989-06-27 US US07/371,865 patent/US4954729A/en not_active Expired - Lifetime
- 1989-06-27 EP EP89111677A patent/EP0348894B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0348894A3 (en) | 1990-05-30 |
| US4954729A (en) | 1990-09-04 |
| DE68903141D1 (de) | 1992-11-12 |
| JPH029224A (ja) | 1990-01-12 |
| EP0348894B1 (en) | 1992-10-07 |
| DE68903141T2 (de) | 1993-04-15 |
| EP0348894A2 (en) | 1990-01-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |