JPH088716A - ゲート回路 - Google Patents

Abstract

(57)【要約】 【目的】一又は複数の入力信号を、回路構成を同一と
し、スレッショルド電圧を異にする２個の論理回路部で
別々に論理処理し、一方の論理回路部の出力でプルアッ
プ用の電界効果トランジスタを制御し、他方の論理回路
部の出力でプルダウン用の電界効果トランジスタを制御
するゲート回路に関し、信号出力端がフローティング状
態とならないようにし、動作の安定性を確保する。 【構成】出力側にラッチ回路３４を設け、入力信号ＩＮ
が遷移する場合において、ｐＭＯＳトランジスタ３２＝
ＯＦＦ、ｎＭＯＳトランジスタ３３＝ＯＦＦとなってし
まう場合においても、信号出力端３７をラッチ回路３４
でＨレベル又はＬレベルに維持する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一又は複数の入力信号
を、回路構成を同一とし、スレッショルド電圧を異にす
る２個の論理回路部で別々に論理処理し、一方の論理回
路部の出力でプルアップ用の電界効果トランジスタを制
御し、他方の論理回路部の出力でプルダウン用の電界効
果トランジスタを制御するゲート回路に関する。

【０００２】

【従来の技術】従来、この種のゲート回路として、例え
ば、図２０にその回路図を示すようなものが知られてい
る。

【０００３】図２０中、１は入力信号ＩＮが入力される
信号入力端、２、３は入力信号ＩＮを反転処理するイン
バータであり、４、５は負荷素子をなすエンハンスメン
ト形のｐＭＯＳトランジスタ、６、７は駆動素子をなす
エンハンスメント形のｎＭＯＳトランジスタである。

【０００４】ここに、インバータ２は、そのスレッショ
ルド電圧Ｖ_TH1を比較的高く設定され、入力信号ＩＮの
立ち上がり、即ち、Ｌレベル（低レベル）からＨレベル
（高レベル）への変化に対して鈍感であるように構成さ
れている。

【０００５】これに対して、インバータ３は、そのスレ
ッショルド電圧Ｖ_TH2を比較的低く設定され、入力信号
ＩＮの立ち下がり、即ち、ＨレベルからＬレベルへの変
化に対して鈍感であるように構成されている。

【０００６】また、８はインバータ２の出力によりＯＮ
（導通）、ＯＦＦ（非導通）が制御されるプルアップ用
の出力トランジスタをなすエンハンスメント形のｐＭＯ
Ｓトランジスタである。

【０００７】また、９はインバータ３の出力によりＯ
Ｎ、ＯＦＦが制御されるプルダウン用の出力トランジス
タをなすエンハンスメント形のｎＭＯＳトランジスタ、
１０は出力信号ＯＵＴが出力される信号出力端である。

【０００８】このゲート回路においては、入力信号ＩＮ
がＬレベルからＨレベルに立ち上がると、図２１に示す
ように、ｐＭＯＳトランジスタ４＝ＯＦＦ、ｎＭＯＳト
ランジスタ６＝ＯＮ、インバータ２の出力＝Ｌレベル、
ｐＭＯＳトランジスタ８＝ＯＮとなる。

【０００９】また、ｐＭＯＳトランジスタ５＝ＯＦＦ、
ｎＭＯＳトランジスタ７＝ＯＮ、インバータ３の出力＝
Ｌレベル、ｎＭＯＳトランジスタ９＝ＯＦＦとなり、出
力信号ＯＵＴ＝Ｈレベルとなる。

【００１０】これに対して、入力信号ＩＮがＨレベルか
らＬレベルに立ち下がると、図２２に示すように、ｐＭ
ＯＳトランジスタ４＝ＯＮ、ｎＭＯＳトランジスタ６＝
ＯＦＦ、インバータ２の出力＝Ｈレベル、ｐＭＯＳトラ
ンジスタ８＝ＯＦＦとなる。

【００１１】また、ｐＭＯＳトランジスタ５＝ＯＮ、ｎ
ＭＯＳトランジスタ７＝ＯＦＦ、インバータ３の出力＝
Ｈレベル、ｎＭＯＳトランジスタ９＝ＯＮとなり、出力
信号ＯＵＴ＝Ｌレベルとなる。

【００１２】このように、このゲート回路は、入力信号
ＩＮに対してバッファとして機能するものであるが、イ
ンバータ２は入力信号ＩＮの立ち上がりに鈍感、インバ
ータ３は入力信号ＩＮの立ち下がりに鈍感であるように
されているので、図２３に示すような入出力特性を得る
ことができ、耐ノイズ性を高めることができる。

【００１３】

【発明が解決しようとする課題】しかし、このゲート回
路においては、入力信号ＩＮがＬレベルからＨレベルに
立ち上がる場合において、入力信号ＩＮの電圧がインバ
ータ３のスレッショルド電圧Ｖ_TH3とインバータ２のス
レッショルド電圧Ｖ_TH2との間にある場合、ｐＭＯＳト
ランジスタ４＝ＯＮ、ｎＭＯＳトランジスタ６＝ＯＦ
Ｆ、インバータ２の出力＝Ｈレベルとなり、ｐＭＯＳト
ランジスタ８＝ＯＦＦとなる。

【００１４】また、ｐＭＯＳトランジスタ５＝ＯＦＦ、
ｎＭＯＳトランジスタ７＝ＯＮ、インバータ３の出力＝
Ｌレベル、ｎＭＯＳトランジスタ９＝ＯＦＦとなり、信
号出力端１０がフローティング状態となってしまう。

【００１５】また、入力信号ＩＮがＨレベルからＬレベ
ルに立ち下がる場合において、入力信号ＩＮがインバー
タ２のスレッショルド電圧Ｖ_TH2とインバータ３のスレ
ッショルド電圧Ｖ_TH3との間にある場合においても、ｐ
ＭＯＳトランジスタ４＝ＯＮ、ｎＭＯＳトランジスタ６
＝ＯＦＦ、インバータ２の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ８＝ＯＦＦとなる。

【００１６】また、ｐＭＯＳトランジスタ５＝ＯＦＦ、
ｎＭＯＳトランジスタ７＝ＯＮ、インバータ３の出力＝
Ｌレベル、ｎＭＯＳトランジスタ９＝ＯＦＦとなり、こ
の場合においても、信号出力端１０がフローティング状
態となってしまう。

【００１７】このように、このゲート回路においては、
入力信号ＩＮのレベルが遷移する場合、信号出力端１０
がフローティング状態となってしまうので、信号出力端
１０に接続されている配線の電圧が変動し易く、安定し
た動作を確保することができない場合があるという問題
点があった。

【００１８】このような問題点は、図２０に示すゲート
回路のみならず、一又は複数の入力信号を、回路構成を
同一とし、スレッショルド電圧を異にする２個の論理回
路部で別々に論理処理し、一方の論理回路部の出力でプ
ルアップ用の電界効果トランジスタを制御し、他方の論
理回路部の出力でプルダウン用の電界効果トランジスタ
を制御するゲート回路一般に存在していた。

【００１９】本発明は、かかる点に鑑み、この種のゲー
ト回路であって、論理回路部の出力によりＯＮ、ＯＦＦ
が制御されるプルアップ用及びプルダウン用の電界効果
トランジスタがともにＯＦＦ状態となってしまう場合に
おいても、信号出力端がフローティング状態とならない
ようにし、動作の安定性を確保することができるように
したゲート回路を提供することを目的とする。

【００２０】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、１２、１３は一又は複数の入力信号Ｉ
Ｎ１、ＩＮ２・・・ＩＮｎを論理処理する論理回路部で
あり、これら論理回路部１２、１３は、回路構成を同一
とし、スレッショルド電圧を異にしている。

【００２１】また、１４は高電圧側の電源電圧ＶＣＣを
供給する電源線、１５は低電圧側の電源電圧ＶＳＳを供
給する電源線である。

【００２２】また、１６は論理回路部１２の出力により
ＯＮ、ＯＦＦが制御されるプルアップ用の電界効果トラ
ンジスタ、１７は論理回路部１３の出力によりＯＮ、Ｏ
ＦＦが制御されるプルダウン用の電界効果トランジスタ
である。

【００２３】また、１８は電界効果トランジスタ１６、
１７によるプルアップ動作、プルダウン動作の対象とな
る配線、１９はインバータ２０、２１をリング状に接続
してなるラッチ回路である。

【００２４】また、２２は出力信号ＯＵＴが出力される
信号出力端であり、この信号出力端２２は、配線１８に
設定しても良いし、インバータ２０の出力側に設定して
も良い。

【００２５】即ち、本発明によるゲート回路は、一又は
複数の入力信号ＩＮ１、ＩＮ２・・・ＩＮｎを論理処理
する論理回路部１２と、この論理回路部１２の出力によ
り導通、非導通が制御され、配線１８に対してプルアッ
プ動作を行う電界効果トランジスタ１６と、論理回路部
１２と回路構成を同一、かつ、スレッショルド電圧を異
にし、一又は複数の入力信号ＩＮ１、ＩＮ２・・・ＩＮ
ｎを論理処理する論理回路部１３と、この論理回路部１
３の出力により導通、非導通が制御され、配線１８に対
してプルダウン動作を行う電界効果トランジスタ１７
と、インバータ２０、２１をリング状に接続し、インバ
ータ２０の入力端を配線１８に接続されたラッチ回路１
９とを設け、配線１８又はインバータ２０の出力端に出
力信号ＯＵＴを得るように構成したものである。

【００２６】

【作用】本発明においては、論理回路部１２によりＯ
Ｎ、ＯＦＦが制御される電界効果トランジスタ１６及び
論理回路部１３によりＯＮ、ＯＦＦが制御される電界効
果トランジスタ１７がともにＯＦＦ状態となったとして
も、配線１８にはラッチ回路１９が接続されているの
で、信号出力端２２の電位は、ラッチ回路１９によりＨ
レベル又はＬレベルに維持され、信号出力端２２がフロ
ーティング状態となることはない。

【００２７】

【実施例】以下、図２〜図１９を参照して、本発明の第
１実施例〜第５実施例について説明する。

【００２８】第１実施例・・図２〜図６ 図２は本発明の第１実施例の構成を示す回路図であり、
図中、２５は入力信号ＩＮが入力される信号入力端であ
る。

【００２９】また、２６、２７は入力信号ＩＮを反転処
理するインバータであり、２８、２９は負荷素子をなす
エンハンスメント形のｐＭＯＳトランジスタ、３０、３
１は駆動素子をなすエンハンスメント形のｎＭＯＳトラ
ンジスタである。

【００３０】ここに、インバータ２６は、そのスレッシ
ョルド電圧Ｖ_TH26を比較的高く設定され、入力信号ＩＮ
の立ち上がり、即ち、ＬレベルからＨレベルへの変化に
対して鈍感であるように構成されている。

【００３１】これに対して、インバータ２７は、そのス
レッショルド電圧Ｖ_TH27を比較的低く設定され、入力信
号ＩＮの立ち下がり、即ち、ＨレベルからＬレベルへの
変化に対して鈍感であるように構成されている。

【００３２】また、３２はインバータ２６の出力により
ＯＮ、ＯＦＦが制御され、そのドレイン側に対してプル
アップ動作を行うエンハンスメント形のｐＭＯＳトラン
ジスタである。

【００３３】また、３３はインバータ２７の出力により
ＯＮ、ＯＦＦが制御され、そのドレイン側に対してプル
ダウン動作を行うエンハンスメント形のｎＭＯＳトラン
ジスタである。

【００３４】また、３４はインバータ３５、３６をリン
グ接続してなるラッチ回路、３７は出力信号ＯＵＴが出
力される信号出力端である。

【００３５】このゲート回路においては、入力信号ＩＮ
がＬレベルからＨレベルに立ち上がると、図３に示すよ
うに、ｐＭＯＳトランジスタ２８＝ＯＦＦ、ｎＭＯＳト
ランジスタ３０＝ＯＮ、インバータ２６の出力＝Ｌレベ
ルとなり、ｐＭＯＳトランジスタ３２＝ＯＮとなる。

【００３６】また、ｐＭＯＳトランジスタ２９＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ３１＝ＯＮ、インバータ２７
の出力＝Ｌレベルとなり、ｎＭＯＳトランジスタ３３＝
ＯＦＦとなる。

【００３７】この結果、この場合には、ノード３８＝Ｈ
レベルとなり、ラッチ回路３４は、これをラッチし、ラ
ッチ回路３４の出力、即ち、出力信号ＯＵＴ＝Ｌレベル
となる。

【００３８】これに対して、入力信号ＩＮがＨレベルか
らＬレベルに立ち下がる場合には、図４に示すように、
ｐＭＯＳトランジスタ２８＝ＯＮ、ｎＭＯＳトランジス
タ３０＝ＯＦＦ、インバータ２６の出力＝Ｈレベルとな
り、ｐＭＯＳトランジスタ３２＝ＯＦＦとなる。

【００３９】また、ｐＭＯＳトランジスタ２９＝ＯＮ、
ｎＭＯＳトランジスタ３１＝ＯＦＦ、インバータ２７の
出力＝Ｈレベルとなり、ｎＭＯＳトランジスタ３３＝Ｏ
Ｎとなる。

【００４０】この結果、この場合には、ノード３８＝Ｌ
レベルとなり、ラッチ回路３４は、これをラッチし、ラ
ッチ回路３４の出力、即ち、出力信号ＯＵＴ＝Ｈレベル
となる。

【００４１】このように、このゲート回路は入力信号Ｉ
Ｎに対してインバータとして機能するが、インバータ２
６は入力信号ＩＮの立ち上がりに鈍感、インバータ２７
は入力信号ＩＮの立ち下がりに鈍感であるように構成さ
れているので、耐ノイズ性は、従来通り確保することが
できる。

【００４２】また、このゲート回路においては、入力信
号ＩＮがＬレベルからＨレベルに立ち上がる場合におい
て、入力信号ＩＮの電圧がインバータ２７のスレッショ
ルド電圧Ｖ_TH27とインバータ２６のスレッショルド電圧
Ｖ_TH26との間にある場合には、図５に示すように、ｐＭ
ＯＳトランジスタ２８＝ＯＮ、ｎＭＯＳトランジスタ３
０＝ＯＦＦ、インバータ２６の出力＝Ｈレベルとなり、
ｐＭＯＳトランジスタ３２＝ＯＦＦとなってしまう。

【００４３】また、ｐＭＯＳトランジスタ２９＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ３１＝ＯＮ、インバータ２７
の出力＝Ｌレベル、ｎＭＯＳトランジスタ３３＝ＯＦＦ
となってしまう。

【００４４】しかし、この場合には、ラッチ回路３４
は、入力信号ＩＮ＝Ｌレベルの場合であるときの出力信
号ＯＵＴ＝Ｈレベルをラッチしているので、信号出力端
３７はフローティング状態にはならず、Ｈレベルを維持
し、その後、入力信号ＩＮ＝Ｈになると、これに対応し
て、Ｌレベルとなる。

【００４５】また、入力信号ＩＮがＨレベルからＬレベ
ルに立ち下がる場合において、入力信号ＩＮの電圧がイ
ンバータ２６のスレッショルド電圧Ｖ_TH26とインバータ
２７のスレッショルド電圧Ｖ_TH27との間にある場合に
は、図６に示すように、ｐＭＯＳトランジスタ２８＝Ｏ
Ｎ、ｎＭＯＳトランジスタ３０＝ＯＦＦ、インバータ２
６の出力＝Ｈレベルとなり、ｐＭＯＳトランジスタ３２
＝ＯＦＦとなってしまう。

【００４６】また、ｐＭＯＳトランジスタ２９＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ３１＝ＯＮ、インバータ２７
の出力＝Ｌレベル、ｎＭＯＳトランジスタ３３＝ＯＦＦ
となってしまう。

【００４７】しかし、この場合には、ラッチ回路３４
は、入力信号ＩＮ＝Ｈレベルの場合であるときの出力信
号ＯＵＴ＝Ｌレベルをラッチしているので、信号出力端
３７はフローティング状態にはならず、Ｌレベルを維持
し、その後、入力信号ＩＮ＝Ｌになると、これに対応し
て、Ｈレベルとなる。

【００４８】このように、この第１実施例によれば、入
力信号ＩＮが遷移する場合、信号出力端３７の電位はラ
ッチ回路３４によりＨレベル又はＬレベルに維持され、
信号出力端３７がフローティング状態になることがない
ので、安定した動作を確保することができる。

【００４９】第２実施例・・図７ 図７は本発明の第２実施例の構成を示す回路図である。
この第２実施例においては、ｐＭＯＳトランジスタ３２
のドレインと、ノード３８との間に、クロックＣＬＫに
よりＯＮ、ＯＦＦが制御されるエンハンスメント形のｐ
ＭＯＳトランジスタ４０が直列に接続されている。

【００５０】また、ノード３８とｎＭＯＳトランジスタ
３３のドレインとの間に、クロックＣＬＫと反転関係に
ある反転クロック信号／ＣＬＫによりＯＮ、ＯＦＦが制
御されるエンハンスメント形のｎＭＯＳトランジスタ４
１が直列に接続されている。その他については、第１実
施例と同様に構成されている。

【００５１】この第２実施例によれば、第１実施例と同
様に、入力信号ＩＮが遷移する場合、信号出力端３７の
電位はラッチ回路３４によりＨレベル又はＬレベルに維
持され、信号出力端３７がフローティング状態となるこ
とはないので、安定した動作を確保することができる。

【００５２】また、クロック信号ＣＬＫ＝Ｈレベル、反
転クロック信号／ＣＬＫ＝Ｌレベルとし、ｐＭＯＳトラ
ンジスタ４０＝ＯＦＦ、ｎＭＯＳトランジスタ４１＝Ｏ
ＦＦとすることにより、入力信号ＩＮの変化に関係な
く、ラッチ回路３４がラッチしている信号を出力信号Ｏ
ＵＴとして出力するレジスタとして機能させることがで
きる。

【００５３】第３実施例・・図８〜図１２ 図８は本発明の第３実施例の構成を示す回路図である。
この第３実施例においては、ラッチ回路３４のインバー
タ３５の出力端は信号出力端３７に接続されておらず、
信号出力端３７はノード３８に接続されており、その他
については、図２に示す第１実施例と同様に構成されて
いる。

【００５４】このゲート回路においては、入力信号ＩＮ
がＬレベルからＨレベルに立ち上がると、図９に示すよ
うに、ｐＭＯＳトランジスタ２８＝ＯＦＦ、ｎＭＯＳト
ランジスタ３０＝ＯＮ、インバータ２６の出力＝Ｌレベ
ルとなり、ｐＭＯＳトランジスタ３２＝ＯＮとなる。

【００５５】また、ｐＭＯＳトランジスタ２９＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ３１＝ＯＮ、インバータ２７
の出力＝Ｌレベル、ｎＭＯＳトランジスタ３３＝ＯＦＦ
となり、この場合には、出力信号ＯＵＴ＝Ｈレベルにな
ると共に、ラッチ回路３４は、このＨレベルをラッチ
し、インバータ３５の出力＝Ｌレベル、インバータ３６
の出力＝Ｈレベルとする。

【００５６】これに対して、入力信号ＩＮがＨレベルか
らＬレベルに立ち下がると、図１０に示すように、ｐＭ
ＯＳトランジスタ２８＝ＯＮ、ｎＭＯＳトランジスタ３
０＝ＯＦＦ、インバータ２６の出力＝Ｈレベルとなり、
ｐＭＯＳトランジスタ３２＝ＯＦＦとなる。

【００５７】また、ｐＭＯＳトランジスタ２９＝ＯＮ、
ｎＭＯＳトランジスタ３１＝ＯＦＦ、インバータ２７の
出力＝Ｈレベル、ｎＭＯＳトランジスタ３３＝ＯＮとな
り、この場合には、出力信号ＯＵＴ＝Ｌレベルになると
共に、ラッチ回路３４は、このＬレベルをラッチし、イ
ンバータ３５の出力＝Ｈレベル、インバータ３６の出力
＝Ｌレベルとする。

【００５８】このように、このゲート回路は入力信号Ｉ
Ｎに対してバッファとして機能するが、インバータ２６
は入力信号ＩＮの立ち上がりに鈍感、インバータ２７は
入力信号ＩＮの立ち下がりに鈍感であるように構成され
ているので、耐ノイズ性は、従来通り確保することがで
きる。

【００５９】また、このゲート回路においては、入力信
号ＩＮがＬレベルからＨレベルに立ち上がる場合におい
て、入力信号ＩＮの電圧がインバータ２７のスレッショ
ルド電圧Ｖ_TH27とインバータ２６のスレッショルド電圧
Ｖ_TH26との間にある場合には、図１１に示すように、ｐ
ＭＯＳトランジスタ２８＝ＯＮ、ｎＭＯＳトランジスタ
３０＝ＯＦＦ、インバータ２６の出力＝Ｈレベルとな
り、ｐＭＯＳトランジスタ３２＝ＯＦＦとなってしま
う。

【００６０】また、ｐＭＯＳトランジスタ２９＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ３１＝ＯＮ、インバータ２７
の出力＝Ｌレベル、ｎＭＯＳトランジスタ３３＝ＯＦＦ
となってしまう。

【００６１】しかし、この場合には、ラッチ回路３４
は、入力信号ＩＮ＝Ｌレベルの場合であるときの出力信
号ＯＵＴ＝Ｌレベルをラッチしているので、信号出力端
３７はフローティング状態にはならず、Ｌレベルを維持
し、その後、入力信号ＩＮ＝Ｈレベルになると、これに
対応して、Ｈレベルになる。

【００６２】また、入力信号ＩＮがＨレベルからＬレベ
ルに立ち下がる場合において、入力信号ＩＮの電圧がイ
ンバータ２６のスレッショルド電圧Ｖ_TH26とインバータ
２７のスレッショルド電圧Ｖ_TH27との間にある場合に
は、図１２に示すように、ｐＭＯＳトランジスタ２８＝
ＯＮ、ｎＭＯＳトランジスタ３０＝ＯＦＦ、インバータ
２６の出力＝Ｈレベルとなり、ｐＭＯＳトランジスタ３
２＝ＯＦＦとなってしまう。

【００６３】また、ｐＭＯＳトランジスタ２９＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ３１＝ＯＮ、インバータ２７
の出力＝Ｌレベル、ｎＭＯＳトランジスタ３３＝ＯＦＦ
となってしまう。

【００６４】しかし、この場合には、ラッチ回路３４
は、入力信号ＩＮ＝Ｈレベルの場合であるときの、出力
信号ＯＵＴ＝Ｈレベルをラッチしているので、信号出力
端３７はフローティング状態にはならず、Ｈレベルを維
持し、その後、入力信号ＩＮ＝Ｌレベルになると、これ
に対応して、Ｌレベルとなる。

【００６５】このように、この第３実施例によれば、入
力信号ＩＮが遷移する場合、信号出力端３７の電位はラ
ッチ回路３４によりＨレベル又はＬレベルに維持され、
信号出力端３７がフローティング状態になることがない
ので、安定した動作を確保することができる。

【００６６】第４実施例・・図１３〜図１８ 図１３は本発明の第４実施例の構成を示す回路図であ
る。この第４実施例においては、入力信号ＩＮの遷移に
関係なく、ラッチ回路３４がラッチする信号を出力信号
ＯＵＴとして出力させるための入出力制御回路４３が設
けられている。

【００６７】また、図８に示すインバータ２６、２７の
代わりに、入出力制御回路４３により活性、非活性が制
御されるインバータ４４、４５が設けられており、その
他については、図８に示す第３実施例と同様に構成され
ている。

【００６８】入出力制御回路４３において、ＲＳは入出
力制御信号、４６は入出力制御信号ＲＳとラッチ回路３
４がラッチする信号、即ち、出力信号ＯＵＴとをＮＯＲ
処理するＮＯＲ回路である。

【００６９】また、４７は入出力制御信号ＲＳを反転す
るインバータ、４８は入出力制御信号ＲＳとラッチ回路
３４がラッチする信号、即ち、出力信号ＯＵＴとをＮＡ
ＮＤ処理するＮＡＮＤ回路である。

【００７０】また、４９はＮＯＲ回路４６の出力により
ＯＮ、ＯＦＦが制御されるエンハンスメント形のｐＭＯ
Ｓトランジスタであり、このｐＭＯＳトランジスタ４９
は、そのソースをＶＣＣ電源線に接続され、ドレインを
ｐＭＯＳトランジスタ３２のゲートに接続されている。

【００７１】また、５０はＮＡＮＤ回路４８の出力によ
りＯＮ、ＯＦＦが制御されるエンハンスメント形のｎＭ
ＯＳトランジスタであり、このｎＭＯＳトランジスタ５
０は、そのドレインをｎＭＯＳトランジスタ３３のゲー
トに接続され、ソースを接地されている。

【００７２】また、インバータ４４、４５において、５
１、５２は負荷素子をなすエンハンスメント形のｐＭＯ
Ｓトランジスタ、５３、５４は駆動素子をなすエンハン
スメント形のｎＭＯＳトランジスタである。

【００７３】また、５５はＮＯＲ回路４６の出力により
ＯＮ、ＯＦＦが制御され、インバータ４４の活性、非活
性を制御するエンハンスメント形のｎＭＯＳトランジス
タである。

【００７４】また、５６はＮＡＮＤ回路４８の出力によ
りＯＮ、ＯＦＦが制御され、インバータ４５の活性、非
活性を制御するエンハンスメント形のｐＭＯＳトランジ
スタである。

【００７５】ここに、インバータ４４は、そのスレッシ
ョルド電圧Ｖ_TH44を比較的高く設定され、入力信号ＩＮ
の立ち上がり、即ち、ＬレベルからＨレベルへの変化に
対して鈍感であるように構成されている。

【００７６】これに対して、インバータ４５は、そのス
レッショルド電圧Ｖ_TH45を比較的低く設定され、入力信
号ＩＮの立ち下がり、即ち、ＨレベルからＬレベルへの
変化に対して鈍感であるように構成されている。

【００７７】この第４実施例においては、図１４に示す
ように、入出力制御信号ＲＳ＝Ｌレベルの場合、ＮＯＲ
回路４６及びＮＡＮＤ回路４８は、出力信号ＯＵＴに対
してインバータとして動作する。

【００７８】ここに、出力信号ＯＵＴ＝Ｌレベルの場
合、ＮＯＲ回路４６の出力＝Ｈレベル、ｎＭＯＳトラン
ジスタ５５＝ＯＮとなり、インバータ４４＝活性状態に
されると共に、ｐＭＯＳトランジスタ４９＝ＯＦＦとさ
れる。

【００７９】また、ＮＡＮＤ回路４８の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ５６＝ＯＦＦとなり、インバ
ータ４５＝非活性状態にされると共に、ｎＭＯＳトラン
ジスタ５０＝ＯＮ、ｎＭＯＳトランジスタ３３のゲート
＝Ｌレベル、ｎＭＯＳトランジスタ３３＝ＯＦＦとされ
る。

【００８０】この場合において、入力信号ＩＮ＝Ｌレベ
ルの場合には、ｐＭＯＳトランジスタ５１＝ＯＮ、ｎＭ
ＯＳトランジスタ５３＝ＯＦＦとなり、インバータ４４
の出力＝Ｈレベル、ｐＭＯＳトランジスタ３２＝ＯＦＦ
となり、出力信号ＯＵＴ＝Ｌレベルの状態が維持され
る。

【００８１】この状態から、図１５に示すように、入力
信号ＩＮ＝Ｈレベルになると、ｐＭＯＳトランジスタ５
１＝ＯＦＦ、ｎＭＯＳトランジスタ５３＝ＯＮ、インバ
ータ４４の出力＝Ｌレベル、ｐＭＯＳトランジスタ３２
＝ＯＮ、出力信号ＯＵＴ＝Ｈレベルとなると共に、この
Ｈレベルがラッチ回路３４にラッチされ、インバータ３
５の出力＝Ｌレベル、インバータ３６の出力＝Ｈレベル
とされる。

【００８２】この結果、ＮＯＲ回路４６の出力＝Ｌレベ
ル、ｎＭＯＳトランジスタ５５＝ＯＦＦとなり、インバ
ータ４４＝非活性状態にされると共に、ｐＭＯＳトラン
ジスタ４９＝ＯＮとなり、ｐＭＯＳトランジスタ３２の
ゲート＝Ｈレベル、ｐＭＯＳトランジスタ３２＝ＯＦＦ
とされる。

【００８３】また、ＮＡＮＤ回路４８の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ５６＝ＯＮとなり、インバー
タ４５＝活性状態にされると共に、ｎＭＯＳトランジス
タ５０＝ＯＦＦとされる。

【００８４】この場合、入力信号ＩＮ＝Ｈレベルにある
から、ｐＭＯＳトランジスタ５２＝ＯＦＦ、ｎＭＯＳト
ランジスタ５４＝ＯＮ、インバータ４５の出力＝Ｌレベ
ルとなり、ｎＭＯＳトランジスタ３３のゲート＝Ｌレベ
ル、ｎＭＯＳトランジスタ３３＝ＯＦＦが維持され、出
力信号ＯＵＴ＝Ｈレベルが維持される。

【００８５】また、図１６に示すように、入出力制御信
号ＲＳ＝Ｌレベルの場合において、出力信号ＯＵＴ＝Ｈ
レベルの場合、ＮＯＲ回路４６の出力＝Ｌレベル、ｎＭ
ＯＳトランジスタ５５＝ＯＦＦとなり、インバータ４４
＝非活性状態とされる。

【００８６】また、ｐＭＯＳトランジスタ４９＝ＯＮ、
ｐＭＯＳトランジスタ３２のゲート＝Ｈレベルとなり、
ｐＭＯＳトランジスタ３２＝ＯＦＦとされる。

【００８７】また、ＮＡＮＤ回路４８の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ５６＝ＯＮとなり、インバー
タ４５＝活性状態にされると共に、ｎＭＯＳトランジス
タ５０＝ＯＦＦとされる。

【００８８】この場合において、入力信号ＩＮ＝Ｈレベ
ルの場合には、ｐＭＯＳトランジスタ５２＝ＯＦＦ、ｎ
ＭＯＳトランジスタ５４＝ＯＮとなり、インバータ４５
の出力＝Ｌレベル、ｎＭＯＳトランジスタ３３＝ＯＦＦ
となり、出力信号ＯＵＴ＝Ｈレベルの状態が維持され
る。

【００８９】この状態から、図１７に示すように、入力
信号ＩＮ＝Ｌレベルになると、ｐＭＯＳトランジスタ５
２＝ＯＮ、ｎＭＯＳトランジスタ５６＝ＯＦＦ、インバ
ータ４５の出力＝Ｈレベルとなり、ｎＭＯＳトランジス
タ３３＝ＯＮ、出力信号ＯＵＴ＝Ｌレベルとなると共
に、このＬレベルがラッチ回路３４にラッチされ、イン
バータ３５の出力＝Ｈレベル、インバータ３６の出力＝
Ｌレベルとされる。

【００９０】この結果、ＮＯＲ回路４６の出力＝Ｈレベ
ル、ｎＭＯＳトランジスタ５５＝ＯＮとなり、インバー
タ４４＝活性状態にされると共に、ｐＭＯＳトランジス
タ４９＝ＯＦＦとされる。

【００９１】この場合、入力信号ＩＮ＝Ｌレベルにある
から、ｐＭＯＳトランジスタ５１＝ＯＮ、ｎＭＯＳトラ
ンジスタ５３＝ＯＦＦ、インバータ４４の出力＝Ｈレベ
ルとなり、ｐＭＯＳトランジスタ３２のゲート＝Ｈレベ
ル、ｐＭＯＳトランジスタ３２＝ＯＦＦが維持される。

【００９２】また、ＮＡＮＤ回路４８の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ５３＝ＯＦＦとなり、インバ
ータ４５＝非活性状態にされると共に、ｎＭＯＳトラン
ジスタ５０＝ＯＮ、ｎＭＯＳトランジスタ３３のゲート
＝Ｌレベル、ｎＭＯＳトランジスタ３３＝ＯＦＦとされ
る。

【００９３】このように、このゲート回路は、入出力制
御信号ＲＳ＝Ｌレベルとされる場合には、入力信号ＩＮ
に対してバッファとして機能することになる。

【００９４】また、図１８に示すように、入出力制御信
号ＲＳ＝Ｈレベルとされる場合には、ＮＯＲ回路４６＝
Ｌレベル、ｐＭＯＳトランジスタ５５＝ＯＦＦとなり、
インバータ４４＝非活性状態にされると共に、ｐＭＯＳ
トランジスタ４９＝ＯＮとなり、ｐＭＯＳトランジスタ
３２のゲート＝Ｈレベル、ｐＭＯＳトランジスタ３２＝
ＯＦＦとされる。

【００９５】また、ＮＡＮＤ回路４８の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ５６＝ＯＦＦとなり、インバ
ータ４５＝非活性状態にされると共に、ｎＭＯＳトラン
ジスタ５０＝ＯＮとなり、ｎＭＯＳトランジスタ３３の
ゲート＝Ｌレベル、ｎＭＯＳトランジスタ３３＝ＯＦＦ
とされる。

【００９６】この場合、入力信号ＩＮの遷移に関係な
く、ラッチ回路３４がラッチしている信号が出力信号Ｏ
ＵＴとして出力されることになる。

【００９７】このように、このゲート回路は、入出力制
御信号ＲＳ＝Ｌレベルとされる場合には、入力信号ＩＮ
に対してバッファとして機能し、入出力制御信号ＲＳ＝
Ｈレベルとされる場合には、入力信号ＩＮの変化に関係
なく、ラッチ回路３４がラッチしている信号を出力信号
ＯＵＴとして出力するレジスタとして機能する。

【００９８】ここに、インバータ４４は入力信号ＩＮの
立ち上がりに鈍感、インバータ４５は入力信号ＩＮの立
ち下がりに鈍感であるようにされているので、このゲー
ト回路が入力信号ＩＮに対してバッファとして機能する
場合、耐ノイズ性は、従来通り確保することができる。

【００９９】また、このゲート回路が入力信号ＩＮに対
してバッファとして機能する場合において、入力信号Ｉ
ＮがＬレベルからＨレベルに立ち上がる場合、入力信号
ＩＮの電圧がインバータ４５のスレッショルド電圧Ｖ
_TH45とインバータ４４のスレッショルド電圧Ｖ_TH44との
間にある場合には、ｐＭＯＳトランジスタ５１＝ＯＮ、
ｎＭＯＳトランジスタ５３＝ＯＦＦ、インバータ４４の
出力＝Ｈレベルとなり、ｐＭＯＳトランジスタ３２＝Ｏ
ＦＦとなってしまう。

【０１００】この場合、ｎＭＯＳトランジスタ３３のゲ
ート＝Ｌレベル、ｎＭＯＳトランジスタ３３＝ＯＦＦと
されている。

【０１０１】しかし、この場合には、ラッチ回路３４
は、入力信号ＩＮ＝Ｌレベルの場合であるときの出力信
号ＯＵＴ＝Ｌレベルをラッチしているので、信号出力端
３７はフローティング状態にはならず、Ｌレベルを維持
し、その後、入力信号ＩＮ＝Ｈレベルになると、これに
対応して、Ｈレベルとなる。

【０１０２】また、入力信号ＩＮがＨレベルからＬレベ
ルに立ち下がる場合において、入力信号ＩＮの電圧がイ
ンバータ４４のスレッショルド電圧Ｖ_TH44とインバータ
４５のスレッショルド電圧Ｖ_TH45との間にある場合に
は、ｐＭＯＳトランジスタ５２＝ＯＮ、ｎＭＯＳトラン
ジスタ５４＝ＯＦＦ、インバータ４５の出力＝Ｌレベル
となり、ｎＭＯＳトランジスタ３３＝ＯＦＦとなってし
まう。

【０１０３】この場合、ｐＭＯＳトランジスタ３２のゲ
ート＝Ｌレベル、ｐＭＯＳトランジスタ３２＝ＯＦＦと
されている。

【０１０４】しかし、この場合には、ラッチ回路３４
は、入力信号ＩＮ＝Ｈレベルの場合であるときの、出力
信号ＯＵＴ＝Ｈレベルをラッチしているので、信号出力
端３７はフローティング状態にはならず、Ｈレベルを維
持し、その後、入力信号ＩＮ＝Ｌレベルになると、これ
に対応して、Ｌレベルとなる。

【０１０５】このように、この第４実施例によれば、入
力信号ＩＮが遷移する場合、信号出力端３７の電位はラ
ッチ回路３４によりＨレベル又はＬレベルに維持され、
信号出力端３７がフローティング状態になることがない
ので、安定した動作を確保することができる。

【０１０６】また、入出力制御信号ＲＳ＝Ｈレベルとす
る場合には、入力信号ＩＮの遷移に関係なく、ラッチ回
路３４がラッチしている信号を出力信号ＯＵＴとして出
力するレジスタとして機能させることができるので、そ
の適用範囲を広げることができる。

【０１０７】第５実施例・・図１９ 図１９は本発明の第５実施例の構成を示す回路図であ
る。この第５実施例は、図１３に示す第４実施例が設け
るインバータ４４、４５の代わりに、２個の入力信号Ｉ
Ｎ１、ＩＮ２についてＮＡＮＤ処理するＮＡＮＤ回路５
８、５９を設け、その他については、図１３に示す第４
実施例と同様に構成したものである。

【０１０８】ここに、ＮＡＮＤ回路５８、５９におい
て、６０〜６３は負荷素子をなすエンハンスメント形の
ｐＭＯＳトランジスタ、６４〜６７は駆動素子をなすエ
ンハンスメント形のｎＭＯＳトランジスタである。

【０１０９】また、６８はＮＯＲ回路４６の出力により
ＯＮ、ＯＦＦが制御され、ＮＡＮＤ回路５８の活性、非
活性を制御するエンハンスメント形のｎＭＯＳトランジ
スタである。

【０１１０】また、６９、７０はＮＡＮＤ回路４８の出
力によりＯＮ、ＯＦＦが制御され、ＮＡＮＤ回路５９の
活性、非活性を制御するエンハンスメント形のｐＭＯＳ
トランジスタである。

【０１１１】なお、ＮＡＮＤ回路５８は、そのスレッシ
ョルド電圧Ｖ_TH58を比較的高く設定され、入力信号ＩＮ
１、ＩＮ２の立ち上がり、即ち、ＬレベルからＨレベル
への変化に対して鈍感であるように構成されている。

【０１１２】また、ＮＡＮＤ回路５９は、そのスレッシ
ョルド電圧Ｖ_TH59を比較的低く設定され、入力信号ＩＮ
１、ＩＮ２の立ち下がり、即ち、ＨレベルからＬレベル
への変化に対して鈍感であるように構成されている。

【０１１３】この第５実施例は、入出力制御信号ＲＳ＝
Ｌレベルとされる場合には、入力信号ＩＮ１、ＩＮ２に
対してＮＡＮＤ回路として機能し、入出力制御信号ＲＳ
＝Ｈレベルとされる場合には、入力信号ＩＮ１、ＩＮ２
の変化に関係なく、ラッチ回路３４がラッチしている信
号を出力信号ＯＵＴとして出力するレジスタとして機能
する。

【０１１４】この第５実施例によれば、ＮＡＮＤ回路と
して動作させる場合において、入力信号ＩＮが遷移する
場合には、第４実施例の場合と同様に、信号出力端３７
の電位はラッチ回路３４によりＨレベル又はＬレベルに
維持され、信号出力端３７がフローティング状態になる
ことがないので、安定した動作を確保することができ
る。

【０１１５】また、入出力制御信号ＲＳ＝Ｈレベルとす
る場合には、入力信号ＩＮの遷移に関係なく、ラッチ回
路３４がラッチしている信号を出力信号ＯＵＴとして出
力するレジスタとして機能させることができるので、そ
の適用範囲を広げることができる。

【０１１６】

【発明の効果】以上のように、本発明によれば、一又は
複数の入力信号を、回路構成を同一とし、スレッショル
ド電圧を異にする２個の論理回路部で別々に論理処理
し、一方の論理回路部の出力でプルアップ用の電界効果
トランジスタを制御し、他方の論理回路部の出力でプル
ダウン用の電界効果トランジスタを制御するゲート回路
において、プルアップ用及びプルダウン用の電界効果ト
ランジスタがともにＯＦＦ状態となったとしても、これ
ら電界効果トランジスタによるプルアップ動作及びプル
ダウン動作の対象となる配線にはラッチ回路が接続され
ていることから、信号出力端の電位は、このラッチ回路
によりＨレベル又はＬレベルに維持され、信号出力端が
フローティング状態とならないようにされているので、
動作の安定性を確保することができる。

【０１１７】なお、プルアップ用の電界効果トランジス
タに、所定の制御信号により導通、非導通が制御される
電界効果トランジスタを直列に接続すると共に、プルダ
ウン用の電界効果トランジスタに、所定の制御信号と反
転関係にある制御信号により導通、非導通が制御される
電界効果トランジスタを直列に接続する場合には、入力
信号の遷移に関係なく、ラッチ回路にラッチされている
信号を出力信号として出力するレジスタとして機能させ
ることができ、その適用範囲を広げることができる。

【０１１８】また、２個の論理回路部を非活性状態に制
御すると共に、プルアップ用及びプルダウン用の２個の
電界効果トランジスタを非導通状態に制御する入出力制
御回路を設ける場合においても、入力信号の遷移に関係
なく、ラッチ回路にラッチされている信号を出力信号と
して出力するレジスタとして機能させることができ、そ
の適用範囲を広げることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例の構成を示す回路図であ
る。

【図３】本発明の第１実施例の動作を説明するための回
路図である。

【図４】本発明の第１実施例の動作を説明するための回
路図である。

【図５】本発明の第１実施例の動作を説明するための回
路図である。

【図６】本発明の第１実施例の動作を説明するための回
路図である。

【図７】本発明の第２実施例の構成を示す回路図であ
る。

【図８】本発明の第３実施例の構成を示す回路図であ
る。

【図９】本発明の第３実施例の動作を説明するための回
路図である。

【図１０】本発明の第３実施例の動作を説明するための
回路図である。

【図１１】本発明の第３実施例の動作を説明するための
回路図である。

【図１２】本発明の第３実施例の動作を説明するための
回路図である。

【図１３】本発明の第４実施例の構成を示す回路図であ
る。

【図１４】本発明の第４実施例の動作を説明するための
回路図である。

【図１５】本発明の第４実施例の動作を説明するための
回路図である。

【図１６】本発明の第４実施例の動作を説明するための
回路図である。

【図１７】本発明の第４実施例の動作を説明するための
回路図である。

【図１８】本発明の第４実施例の動作を説明するための
回路図である。

【図１９】本発明の第５実施例の構成を示す回路図であ
る。

【図２０】従来のゲート回路の一例の構成を示す回路図
である。

【図２１】図２０に示すゲート回路の動作を説明するた
めの回路図である。

【図２２】図２０に示すゲート回路の動作を説明するた
めの回路図である。

【図２３】図２０に示すゲート回路の入出力特性を示す
図である。

【符号の説明】

（図１） １２、１３ 論理回路部 １４、１５ 電源線 １６、１７ 電界効果トランジスタ １８ 配線 １９ ラッチ回路 ２０、２１ インバータ ２２ 信号出力端 ＩＮ１、ＩＮ２、ＩＮｎ 入力信号 ＯＵＴ 出力信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ

Claims (3)

【特許請求の範囲】
1. 【請求項１】一又は複数の入力信号（ＩＮ１、ＩＮ２・
   ・・ＩＮｎ）を論理処理する第１の論理回路部（１２）
   と、この第１の論理回路部（１２）の出力により導通、
   非導通が制御され、所定の配線（１８）に対してプルア
   ップ動作を行う第１の電界効果トランジスタ（１６）
   と、前記第１の論理回路部（１２）と回路構成を同一、
   かつ、スレッショルド電圧を異にし、前記一又は複数の
   入力信号（ＩＮ１、ＩＮ２・・・ＩＮｎ）を論理処理す
   る第２の論理回路部（１３）と、この第２の論理回路部
   （１３）の出力により導通、非導通が制御され、前記所
   定の配線（１８）に対してプルダウン動作を行う第２の
   電界効果トランジスタ（１７）と、第１及び第２のイン
   バータ（２０、２１）をリング状に接続し、前記第１の
   インバータ（２０）の入力端を前記所定の配線（１８）
   に接続されたラッチ回路（１９）とを設け、前記所定の
   配線（１８）又は前記第１のインバータ（２０）の出力
   端に出力信号（ＯＵＴ）を得るように構成されているこ
   とを特徴とするゲート回路。
2. 【請求項２】前記第１の電界効果トランジスタ（１６）
   には、所定の制御信号により導通、非導通が制御される
   第３の電界効果トランジスタが直列に接続され、前記第
   ２の電界効果トランジスタ（１７）には、前記所定の制
   御信号と反転関係にある制御信号により導通、非導通が
   制御される第４の電界効果トランジスタが直列に接続さ
   れていることを特徴とする請求項１記載のゲート回路。
3. 【請求項３】所定の制御信号により制御され、前記第
   １、第２の論理回路部（１２、１３）を非活性状態に制
   御すると共に、前記第１、第２の電界効果トランジスタ
   （１６、１７）を非導通状態に制御する入出力制御回路
   を設けて構成されていることを特徴とする請求項１記載
   のゲート回路。