WO2006087845A1 - レベルシフト回路及びこれを備えた半導体集積回路 - Google Patents

レベルシフト回路及びこれを備えた半導体集積回路 Download PDF

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Tsuyoshi Matsushita
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Matsushita Electric Industrial Co., Ltd.
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration

Definitions

  • the present invention relates to a level shift circuit required in a semiconductor integrated circuit having different power supply voltages.
  • FIG. 5 shows a conventional level shift circuit.
  • BUF1 is a buffer that includes inverters INV1 and INV2 that operate at low power supply voltage operation
  • BUF2 is a buffer that includes inverters INV3 and INV4 that operate at high power supply voltage
  • VDDH and VDDL are high voltage power supply and low voltage power supply, respectively.
  • VSSH and VSSL are the high-voltage power supply and ground for the low-voltage power supply (OV)
  • Tnl and ⁇ 2 are the first and second channel (hereinafter referred to as Nch) MOS transistors
  • Tpl and ⁇ 2 are the first and second channel (hereinafter referred to as Pch).
  • IN is the input signal terminal
  • OUT is the output signal terminal
  • A is the node where the drain of the NchMOS transistor Tnl, the drain of the PchMOS transistor Tpl and the gate of the PchMOS transistor Tp2 are connected
  • ⁇ is the NchMOS This is the node where the drain of transistor ⁇ 2, the drain of PchMOS transistor ⁇ 2, and the gate of Pch MOS transistor Tpl are connected.
  • the sources of the NchMOS transistors Tnl and Tn2 and the sources of the PchMOS transistors Tpl and ⁇ 2 are connected to a low voltage power supply VSSH and a high voltage power supply VDDH, respectively.
  • IN is an input terminal for a low power supply voltage input signal to the buffer BUF1
  • the two-phase input signals INV1 and INV2 of the buffer BUF1 are input to the NchMOS transistor Tnl.
  • the input side of the buffer BUF2 on the output side is connected to the node ⁇ , and its output side is connected to the output signal terminal OUT.
  • Input signal IN of buffer BUF1 Input signal IN changes from low level to high level
  • the output power of the inverters INV1 and INV2 of the buffer BUF1 is input to the gate voltage of the NchMOS transistor Tnl and ⁇ 2, respectively.
  • the NchMOS transistor ⁇ 2 to which the signal opposite in phase to the input signal, that is, the signal that changes to high level and low level is applied to the gate gradually increases the ON resistance, and the drain and source of the NchMOS transistor Tn2 The voltage in between increases.
  • the NchMOS transistor Tnl to which the signal in phase with the input signal IN is applied to the gate becomes conductive, its ON resistance gradually decreases, and the voltage between the drain and source of the NchMOS transistor Tnl decreases.
  • the gate voltage of the PchMOS transistor Tp2 decreases and the drain voltage increases. As a result, the gate voltage of the PchMOS transistor Tpl increases.
  • the N-channel MOS transistor Tnl is completely conducted between the drain and source, and the node A becomes 0V.
  • the NchMOS transistor Tn2 is completely non-conductive between the drain and the source, and the PchMOS transistor ⁇ 2 is conductive between the source and the drain, and the voltage at the node ⁇ becomes equal to the high power supply voltage VDDH.
  • the buffer BUF2 operating at the high power supply voltage VDDH sets the potential of the output signal from the output signal terminal OUT to the high power supply voltage VDDH as the voltage at node ⁇ shifts to the high power supply voltage VDDH. Supply the signal to the high power supply voltage operation circuit (not shown).
  • the output of the inverter INV1 and INV2 of the buffer BUF1 when the input signal at the input signal terminal IN changes to a low level as well, the output of the inverter INV1 and INV2 of the buffer BUF1 generates signals that are out of phase and in phase with the input signal IN. Input to the gates of NchMOS transistors Tnl and ⁇ ⁇ ⁇ ⁇ 2. At that time, a signal opposite in phase to the input signal, that is, a signal that changes from a low level to a high level is applied to the gate. ⁇ The chMOS transistor ⁇ 2 conducts, and the ON resistance gradually decreases. The voltage between them decreases. At almost the same time, the NchMOS transistor Tnl to which the signal in phase with the input signal IN is applied to the gate gradually increases in ON resistance, and the drain-source voltage rises.
  • the drain-source of the NchMOS transistor Tnl is completely non-conductive and the source-drain of the PchMOS transistor Tpl is conductive, so that the voltage at the node A becomes equal to the high power supply voltage VDDH.
  • the conventional level shift circuit makes it possible to shift the output signal from the low power supply voltage operation circuit to the high power supply voltage VDDH signal and input it to the high power supply voltage operation circuit. .
  • FIG. 6 shows this circuit.
  • NchMOS transistors ⁇ 3 and ⁇ 4 are connected in parallel to the two PchMOS transistors Tpl and ⁇ 2 of the level shift circuit shown in FIG. It is configured to supply complementary input signals from buffer BUF1 to the gates of transistors Tpl and Tp2.
  • Patent Document 1 Japanese Patent Laid-Open No. 5-332593
  • the problem is that the area increases due to the addition of two NchMOS transistors Tn3 and ⁇ 4 necessary for high-speed operation. There is. Furthermore, if the drains of NchMOS transistors ⁇ 3 and ⁇ 4 are connected directly to the high voltage power supply VDD ⁇ , depending on the semiconductor device manufacturing process, a reverse bias of the high power supply voltage VDDH may be applied to the back gate and drain of the NchMOS transistors Tn3 and Tn4. There is a problem that the reliability of these products decreases because they are stamped.
  • the above-described two NchMOS transistors Tn3 and ⁇ ⁇ 4 must be operated for speeding up regardless of the frequency of the input signal IN.
  • the input signal IN is low frequency and high-speed level shift operation is unnecessary, there is a problem that the power consumption increases by the operation of the extra NchMOS transistors Tn3 and ⁇ 4.
  • the present invention pays attention to the technical problem, and a first object of the present invention is to increase the operation speed of the level shift circuit while ensuring the reliability of the element with a smaller number of elements than in the past. There is to plan.
  • the second object of the present invention is to reduce the power consumption by stopping the operation of the added element when a low-speed level shift operation is sufficient. It is to plan.
  • the present invention employs a configuration in which two nodes 2 and ⁇ are connected by a resistor in the conventional level shift circuit shown in FIG.
  • the separately added resistor is constituted by one transistor which is always ON, and this transistor is turned off as necessary.
  • Adopt a configuration to control.
  • the level shift circuit of the present invention includes first and second P-channel transistors whose sources are connected to a high-voltage power source, and first and second N-channels whose sources are connected to the ground. Each of the first and second N-channel transistors connected to the gates of the first and second N-channel transistors, respectively.
  • the drain of the first N-channel transistor is connected to the drain of the first P-channel transistor and the gate of the second P-channel transistor, and the drain of the second N-channel transistor is connected to the second P-channel transistor A drain of the transistor and a gate of the first P-channel transistor; and a drain of the first N-channel transistor and the second N-channel Has a resistance connecting the drain of the transistor, the drain of the second N-channel transistor is characterized in that the output terminal of the high voltage operating circuits.
  • the resistor is configured by a P-channel transistor, and the P-channel transistor has a gate connected to the ground, a source connected to the drain of the first N-channel transistor, and a drain connected to the first N-channel transistor.
  • Each of the second N-channel transistors is connected to the drain of the second N-channel transistor, and is always in an ON state.
  • the resistor is an N-channel transistor
  • the N-channel transistor has a gate as a high voltage power source and a source as a drain of the first N-channel transistor.
  • the drains are connected to the drains of the second N-channel transistors, respectively, and are always on.
  • the resistor is configured by a P-channel transistor, and the P-channel transistor has an ON / OFF operation switching signal input to a gate, and a source is the first N
  • the drain of the channel transistor is connected to the drain of the second N-channel transistor, respectively.
  • the resistor is composed of an N-channel transistor, and an ON / OFF operation switching signal is input to a gate of the N-channel transistor, and a source is the first N-channel transistor.
  • the drain of the channel transistor is connected to the drain of the second N-channel transistor, respectively.
  • the ON / OFF operation switching signal is an operation mode switching signal to which an external force is also input.
  • the present invention is characterized in that, in the level shift circuit, both drains of the first and second N-channel transistors serve as differential output terminals to the high power supply voltage operation circuit.
  • a semiconductor integrated circuit of the present invention includes the level shift circuit.
  • the additional resistance can be composed of the resistance of one element consisting of one transistor force, so the number of elements is reduced by one compared to the conventional example shown in FIG.
  • the resistor is composed of a single transistor, no reverse noise corresponding to the high power supply voltage is applied between the back gate and the drain, ensuring high reliability. Is done.
  • the level shift circuit and the semiconductor integrated circuit of the present invention it is possible to prevent a high power supply voltage from being applied to one element and to ensure high reliability.
  • it is possible to increase the speed of the level shift circuit by supplying the node potential on the high potential side to the node on the low potential side that is going to be on the high potential side through the resistor.
  • the level shift circuit of the present invention when a low-speed input signal is input, the extra power consumption can be reduced by turning off a separately added transistor (resistor). Is possible.
  • FIG. 1 is a diagram showing a level shift circuit according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a level shift circuit according to a second embodiment of the present invention.
  • FIG. 3 is a diagram showing a level shift circuit according to a third embodiment of the present invention.
  • FIG. 4 is a diagram showing a level shift circuit according to a fourth embodiment of the present invention.
  • FIG. 5 is a diagram showing a conventional level shift circuit.
  • FIG. 6 is a diagram showing a conventional level shift circuit obtained by improving the level shift circuit of FIG.
  • FIG. 1 is a configuration diagram of a level shift circuit according to the first embodiment of the present invention.
  • BUF1 is a buffer on the input side including inverters INV1 and INV2 operating at low power supply voltage VDDL and ground (OV) V SSL for this voltage
  • BUF2 is an inverter INV3 and INV4 operating at high power supply voltage VDDH
  • the circuit configuration of these buffers BUF1 and BUF2 is not limited to a circuit in which inverters are connected in multiple stages as long as it has a nother function.
  • Tnl and ⁇ 2 are first and second Nch MOS transistors, and their sources are connected to the ground (OV) VSSH for the high voltage power supply VSSH.
  • T pl and ⁇ 2 are first and second ⁇ -channel PchMOS transistors, and their sources are connected to the high voltage power supply VDDH.
  • IN is an input terminal for a low power supply voltage input signal to the buffer BUF1 on the input side (hereinafter, the input signal is also indicated by the same sign IN), and the input signal IN from the low power supply voltage operation circuit is not shown. Supplied.
  • the drain of the NchMOS transistor Tnl is connected to the drain of the PchMOS transistor Tp1, and this connection point is taken as a node ⁇ .
  • the node A is connected to the gate of the PchMOS transistor Tp2.
  • the drain of the NchMOS transistor ⁇ 2 is connected to the drain of the PchMOS transistor ⁇ 2, and this connection point is referred to as a node ⁇ .
  • This node ⁇ is connected to the gate of the PchMOS transistor Tpl.
  • the node B is connected to the inverter INV3 in the previous stage of the buffer BUF2, while the output signal having the high power supply voltage VDDH from the inverter INV4 in the subsequent stage is output to the output terminal OUT (hereinafter referred to as the output signal). Is also output externally.
  • the two nodes A and B are connected by a PchMOS transistor Tp3 as a resistor.
  • this PchMOS transistor (resistor) ⁇ 3 has its source at the node The drain is connected to node A and node B is connected to A, and the high-voltage power supply VSSH is connected to the gate, so that it is always ON.
  • the buffer BUF1 which is a low power supply voltage operation circuit, has two inverters INV1 and INV2 having a phase opposite to that of the input signal. In-phase signals are input to the gate voltages of NchMOS transistors Tnl and Tn2, respectively. At this time, the ON resistance of the NchMOS transistor Tn2 to which the signal having a phase opposite to that of the input signal IN, that is, a signal that changes to high level and low level is applied to the gate gradually increases, and the drain of the NchMOS transistor Tn2 The source voltage increases and the level of node ⁇ ⁇ ⁇ begins to rise.
  • the NchMOS transistor Tnl to which the signal in phase with the input signal IN is applied to the gate starts to conduct, current starts to flow from the node A to the ground VSSH through this NchMOS transistor Tnl, and gradually this NchMOS transistor Tnl
  • the ON resistance of the transistor decreases, the voltage between the drain and source of the NchMOS transistor Tnl decreases and the level of the node A decreases.
  • the gate voltage of the PchMOS transistor Tp2 decreases and the ON operation starts, and the drain voltage of the PchMOS transistor Tp2, that is, the level of the node ⁇ increases.
  • the level of the node A that transitions to the low level side is the change of the input signal IN.
  • transition to the higher level Node B to be transferred is located in the middle of the ground path from the high-voltage power supply VDDH to the PchMOS transistor Tp2, resistor (PchMOS transistor) Tp3 and NchMOS transistor Tnl to the ground, but located upstream of the resistor (PchMOS transistor) Tp3. Therefore, if the resistance value of resistor ⁇ 3 is set appropriately, after the potential level of node ⁇ ⁇ that has transitioned to the high level exceeds the threshold voltage of inverter INV3 in the previous stage of buffer BUF2 on the output side, It can be prevented that the voltage drops below the threshold voltage.
  • the operation when the input signal of the input signal terminal IN is changed to a high level force or a low level is the reverse of the above-described operation.
  • the N-channel MOS transistor Tn2 to which the signal opposite in phase to the input signal IN, that is, the signal changing from the low level to the high level is applied to the gate starts to conduct, and the current from the node ⁇ is grounded through the NchMOS transistor Tn2.
  • the ON resistance of the NchMOS transistor ⁇ 2 gradually decreases and begins to flow to VSSH, the voltage between the drain and source of the NchMOS transistor ⁇ 2 decreases, and the level of the node ⁇ decreases.
  • the ON resistance of the other NchMOS transistor Tnl, to which the signal in phase with the input signal IN is applied to the gate gradually increases, the drain-source voltage of this NchMOS transistor Tnl increases, and the node A The level of begins to increase.
  • the gate voltage of the PchMOS transistor Tpl decreases, and the ON operation starts, and the drain voltage of the PchMOS transistor Tpl, that is, the level of the node A increases.
  • the level is low before the change of the input signal IN, while the level of the node B that transitions to the low level side is the input signal IN.
  • the Pch MOS transistor Tpl Since the Pch MOS transistor Tpl was turned on before or after the change, the current from the node B on the high level side becomes low level through the resistor (PchMOS transistor) Tp3 at the same time as or before the start of the ON operation of the Pch MOS transistor Tpl. Flows into node A on the side, and this promotes the potential rise at node A, which transitions to the high level side.
  • the gate voltage of the PchMOS transistor Tp2 quickly rises, starts to turn off early, and the high power supply voltage VDD H is hardly supplied. Therefore, the level decrease of Node B is promoted.
  • the level of this node B is the threshold of the inverter INV3 in front of the buffer BUF2 that operates at a high power supply voltage. The time until the voltage drops below the threshold voltage is shortened, and the output signal of the output terminal OUT of the BUFFER BUF2 becomes the ground voltage VDDL at an early stage.
  • the potential is three series-connected transistors (Tpl, ⁇ 3, and ⁇ 2) that are in the ON state. , ( ⁇ 2, ⁇ 3, and Tnl), which is a potential determined by the resistance division and does not become the high power supply voltage VD DH. Therefore, in the separately attached transistor Tp3, the reverse bias for the high power supply voltage is not applied as in the conventional case. Good reliability is ensured without being applied to the knock gate and drain.
  • FIG. 2 shows a configuration of the level shift circuit according to the second embodiment.
  • the transistor power constituting the resistor is PchMOS transistor ⁇ 3 in FIG. 1.
  • NchMOS transistor Tn3 is used. It is composed. Specifically, the NchMOS transistor (resistor) 3 ⁇ 3 has its source connected to the node ⁇ , its drain connected to the node B, and its gate connected to the high voltage power supply VDDH.
  • this embodiment has the same effects as the first embodiment.
  • FIG. 3 shows a configuration of the level shift circuit according to the third embodiment.
  • the level shift circuit shown in FIG. 1 uses an output signal as a differential output signal.
  • the level shift circuit shown in FIG. 1 differs from the level shift circuit shown in FIG.
  • the buffer BUF3 is arranged.
  • the output-side buffer BUF3 includes two inverters INV5 and INV6 that operate at a high power supply voltage VDDH and a corresponding low power supply voltage VSSH.
  • the inverter INV5 in the previous stage is connected to the node A.
  • the output side of the two buffers BUF2 and BUF3 on the output side is connected to the output terminal OUTP that outputs a signal in phase with the input signal IN and the output terminal OUTN that outputs a signal that is out of phase with the input signal IN, respectively.
  • Both output terminals OUTP, O A pair of differential output terminals is configured by the UTN.
  • FIG. 4 shows a level shift circuit according to the fourth embodiment of the present invention.
  • the configuration of the level shift circuit shown in the figure is the same as the configuration of the level shift circuit shown in Fig. 1 except that a PchMOS transistor Tp4 connecting two nodes A and B is A standby mode signal Stb is input to the gate as an ON / OFF operation switching signal.
  • This standby mode signal (operation mode switching signal) Stb is at the low level VSSH in the normal operation mode in which a high-speed signal of high frequency is input from the input terminal IN, and a separately added PchMOS transistor (resistor) Tp4 is always used.
  • the PchMOS transistor (resistor) Tp4 is always turned off at the high level VDDH.
  • This standby mode signal Stb is supplied from an LSI (semiconductor integrated circuit) provided with this level shift circuit.
  • a low-frequency signal having a low frequency is input from the input terminal IN, and the level shift operation of the level shift circuit does not need to be performed at a high speed but may be at a normal speed.
  • the standby mode signal Stb of the high level VDDH is input and the PchMOS transistor (resistor) Tp4 is always OFF, so the potential of the node that transitions to the high level due to the current supply from the node on the high level side.
  • the operation that promotes the rise is stopped, and the level shift circuit performs a level shift operation at a normal speed. Therefore, in the standby mode, power consumption can be reduced as compared with the conventional case where there is no redundant operation.
  • the standby mode signal Stb is input to the PchMOS transistor (resistor) Tp4, but it may be a sleep mode signal or the like.
  • the level shift circuit shown in FIGS. 2 and 3 may be modified in addition to the force obtained by modifying the level shift circuit shown in FIG.
  • NchMOS transistor (resistor) Tn2 is in standby mode.
  • a low-level VSSL standby mode signal Stb may be input.
  • the present invention includes such a level shift circuit, a low power supply voltage operation circuit, and a high power supply voltage operation circuit.
  • a semiconductor integrated circuit is also included in which the output signal from the low power supply voltage operation circuit is level-shifted to the high power supply voltage VDDH and output to the high power supply voltage operation circuit.
  • the present invention enables a high-speed level shift operation while only ensuring the reliability of a resistor by adding only one resistor, it can be used between a plurality of circuit units having different power supply voltages.
  • it is useful as a small level shift circuit that shifts the level of a low voltage signal to a high voltage signal at high speed, and a semiconductor integrated circuit including such a level shift circuit and the plurality of circuit units. is there.

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Abstract

　レベルシフト回路において、一対の相補入力信号を受ける２つのＮｃｈトランジスタＴｎ１、Ｔｎ２と、ゲート端子が互いにクロスカップル接続された２つのＰｃｈトランジスタＴｐ１、Ｔｐ２とを備えたレベルシフト回路において、前記２つのＮｃｈトランジスタＴｎ１、Ｔｎ２のドレインであって互いに反転動作しているノードＡ、Ｂ同士が、抵抗Ｔｐ３で接続される。この抵抗Ｔｐ３は、Ｐｃｈトランジスタで構成され、そのゲートは接地されて、常時導通状態にある。例えば、ＮｃｈトランジスタＴｎ１がＯＮし、Ｔｎ２がＯＦＦする際には、その当初で、高電位側のノードＡから電流が抵抗Ｔｐ３を通じて低電位側のノードＢに流れて、低電位側のノードＢの電位が上昇する。従って、このノードＢの電位上昇は、ＰｃｈトランジスタＴｐ２のＯＮのみによる場合に比べて促進される。従って、レベルシフト回路を少ない素子数でもって高速動作できる。

Description

明 細 書
レベルシフト回路及びこれを備えた半導体集積回路
技術分野
[0001] 本発明は、異なる電源電圧を有する半導体集積回路で必要なレベルシフト回路に 関するものである
背景技術
[0002] 従来のレベルシフト回路について説明する。
[0003] 図 5は従来のレベルシフト回路を示す。同図において、 BUF1は低電源電圧動作 で動作するインバータ INV1、 INV2を含むバッファ、 BUF2は高電源電圧で動作す るインバータ INV3、 INV4を含むバッファ、 VDDH、 VDDLは各々高電圧電源、低 電圧電源、 VSSH、 VSSLは各々高電圧電源、低電圧電源に対するグランド（OV)、 Tnl、 Τη2は第 1、第 2Νチャネル (以下 Nchという) MOSトランジスタ、 Tpl、 Τρ2は 第 1、第 2Ρチャネル (以下 Pchという) MOSトランジスタ、 INは入力信号端子、 OUT は出力信号端子、 Aは前記 NchMOSトランジスタ Tnlのドレインと PchMOSトランジ スタ Tplのドレインと PchMOSトランジスタ Tp2のゲートとが接続されたノード、 Βは前 記 NchMOSトランジスタ Τη2のドレインと PchMOSトランジスタ Τρ2のドレインと Pch MOSトランジスタ Tplのゲートとが接続されたノードである。
[0004] 前記 NchMOSトランジスタ Tnl、 Tn2のソースと PchMOSトランジスタ Tpl、 Τρ2 のソースとは、各々、低電圧電源 VSSH及び高電圧電源 VDDHに接続される。 IN は前記バッファ BUF1への低電源電圧の入力信号用の入力端子であって、バッファ BUF1の 2個のインバータ INV1、 INV2からの逆相及び同相の入力信号 INは、各 々、前記 NchMOSトランジスタ Tnl、Tn2のゲートに入力される。出力側のバッファ BUF2の入力側は前記ノード Βに接続され、その出力側は出力信号端子 OUTに接 続される。
[0005] 以上のように構成された従来のレベルシフト回路につ!、て、以下、その動作につ！ヽ て説明する。
[0006] バッファ BUF1の入力信号端子 INの入力信号 INが低レベルから高レベルに変化 した時、バッファ BUF1のインバータ INV1、 INV2の出力力 入力信号 INと逆相及 び同相の信号が NchMOSトランジスタ Tnl、 Τη2のゲート電圧に各々入力される。 その時、入力信号と逆相の信号、即ち、高レベル力 低レベルに変化する信号がゲ 一トに印加された NchMOSトランジスタ Τη2は、徐々に ON抵抗が上昇し、 NchMO Sトランジスタ Tn2のドレイン一ソース間の電圧が上昇する。これとほぼ同時に、入力 信号 INと同相の信号がゲートに印加された NchMOSトランジスタ Tnlは導通し、徐 々にその ON抵抗が低くなり、 NchMOSトランジスタ Tnlのドレイン ソース間の電 圧が低下する。
[0007] 以上の 2個の NchMOSトランジスタ Tnl、 Τη2の動作に伴い、 PchMOSトランジス タ Tp2のゲート電圧が低下して、そのドレイン電圧が上昇する。これにより、 PchMO Sトランジスタ Tplのゲート電圧が上昇する。最終的にバッファ BUF1への入力信号 I Nが高レベルになると、 NchMOSトランジスタ Tnlのドレイン ソース間が完全に導 通し、ノード Aは 0Vとなる。また、 NchMOSトランジスタ Tn2のドレイン一ソース間が 完全に非導通となると共に、 PchMOSトランジスタ Τρ2のソース ドレイン間が導通 して、ノード Βの電圧が高電源電圧 VDDHと等しくなる。この際、高電源電圧 VDDH で動作するバッファ BUF2は、ノード Βの電圧が高電源電圧 VDDHへ移行するのに 伴い、出力信号端子 OUTからの出力信号の電位を高電源電圧 VDDHにして、この 出力信号を図示しな ヽ高電源電圧動作回路へ供給する。
[0008] 一方、入力信号端子 INの入力信号が高レベル力も低レベルに変化した際、ノ ッフ ァ BUF1のインバータ INV1、 INV2の出力からは、入力信号 INと逆相及び同相の信 号が NchMOSトランジスタ Tnl、 Τη2のゲートに各々入力される。その時、入力信号 と逆相の信号、即ち、低レベルから高レベルに変化する信号がゲートに印加された Ν chMOSトランジスタ Τη2は導通し、徐々に ON抵抗が低くなつて、そのドレイン—ソ ース間の電圧が低下する。これとほぼ同時に、入力信号 INと同相の信号がゲートに 印加された NchMOSトランジスタ Tnlは、徐々に ON抵抗が高くなつて、そのドレイ ン—ソース間の電圧が上昇する。
[0009] 以上の 2個の NchMOSトランジスタ Tnl、 Τη2の動作に伴い、 PchMOSトランジス タ Tplのゲート電圧が低下して、そのドレイン電圧が上昇する。これにより、 PchMO Sトランジスタ Tp2のゲート電圧が上昇する。最終的にバッファ BUF1への入力信号 I Νが高レベルになると、 NchMOSトランジスタ Τη2のドレイン ソース間が完全に導 通して、ノード Βの電圧は 0Vとなる。この時、高電源電圧 VDDHで動作するバッファ BUF2は、ノード Βの電圧が 0Vへ移行するのに伴い、出力信号端子 OUTからの出 力信号の電位を 0Vにして、この出力信号を図示しない高電源電圧動作回路へ供給 する。一方、 NchMOSトランジスタ Tnlのドレイン一ソース間が完全に非導通となる と共に、 PchMOSトランジスタ Tplのソース一ドレイン間が導通して、ノード Aの電圧 は高電源電圧 VDDHと等しくなる。
[0010] このように、従来のレベルシフト回路により、低電源電圧動作回路からの出力信号 を高電源電圧 VDDHの信号にレベルシフトして高電源電圧動作回路に入力するこ とが可能となった。
[0011] し力しながら、前記従来の構成では、例えば入力信号端子 INへの入力信号が高レ ベルから低レベルへと変化した際に、 NchMOSトランジスタ Tn2のソース ドレイン が導通し、これによりノード Βの電位が低下するのに 1ステップ、更にこの状態力も Pc hMOSトランジスタ Tplのソース一ドレインが導通して、ノード Aの電位が低レベルか ら高レベルに変化するのに更に 1ステップ必要であって、 NchMOSトランジスタ Tnl 、 Tn2及び PchMOSトランジスタ Tpl、 Τρ2の各端子の電位状態が変化して出力状 態が高レベル力低レベルかが決定されるのに 2ステップ必要であり、高速動作が難し いという課題があった。
[0012] そこで、従来、この問題の改善を図ったレベルシフト回路として、特許文献 1に記載 されるレベルシフト回路がある。この回路を図 6に示す。同図に示すレベルシフト回路 では、図 5に示したレベルシフト回路の 2個の PchMOSトランジスタ Tpl、 Τρ2に各 々 NchMOSトランジスタ Τη3、 Τη4を並列に接続して付カ卩し、それ等の PchMOSト ランジスタ Tpl、Tp2の各ゲートにバッファ BUF1からの相補の入力信号を与える構 成としている。
[0013] 前記の構成により、同図のレベルシフト回路では、低電源電圧動作するバッファ Β UF1からの相補入力信号が反転した際には、一対の NchMOSトランジスタ Tnl、 Τ η2の一方（例えば Tnl)の ON動作により、一方のノード Aが低レベルになると同時に 、追加した 2個の NchMOSトランジスタ Tn3、 Τη4の一方（Τη3)の ON動作により、 他方のノード Bを高電源電圧 VDDHの高レベルにして、出力状態を高レベルにする のに 1ステップで済むようにして 、る。
特許文献 1：特開平 5— 332593号公報
発明の開示
発明が解決しょうとする課題
[0014] し力しながら、前記図 6に示した従来のレベルシフト回路では、高速動作に必要とな る 2個の NchMOSトランジスタ Tn3、 Τη4を付加すること〖こより、面積が増大するとい う課題がある。更に、 NchMOSトランジスタ Τη3、 Τη4のドレインを高電圧電源 VDD Ηに直接接続すると、半導体素子の製造プロセスによっては、高電源電圧 VDDH分 の逆バイアスがそれ等 NchMOSトランジスタ Tn3、Tn4のバックゲートとドレインに印 カロされるため、それ等の信頼性が低下するという課題がある。
[0015] 更に、前記従来のレベルシフト回路では、入力信号 INの周波数に関係なぐ高速 化のために付カ卩した前述の 2個の NchMOSトランジスタ Tn3、 Τη4を動作させなけ ればならな 、ため、入力信号 INが低周波数で高速レベルシフト動作が不要な場合 には、それ等余剰な NchMOSトランジスタ Tn3、 Τη4の動作分、消費電力が増大す るという課題がある。
[0016] 本発明は、前記技術的課題に着目し、その第 1の目的は、従来よりも少ない素子数 で且つその素子の信頼性を高く確保しつつレベルシフト回路の動作の高速ィ匕を図る ことにある。
[0017] また、本発明の第 2の目的は、前記第 1の目的に加えて、低速なレベルシフト動作 で十分な場合には、付加する素子の動作を停止させて、低消費電力化を図ることに ある。
課題を解決するための手段
[0018] 前記第 1の目的を達成するために、本発明では、図 4に示した従来のレベルシフト 回路において、 2つのノード Α、 Β間を抵抗で接続する構成を採用する。
[0019] また、本発明では、前記第 2の目的を達成するために、前記別途付加する抵抗を 常時 ON状態の 1個のトランジスタで構成し、このトランジスタを必要に応じて OFF制 御する構成を採用する。
[0020] 具体的に、本発明のレベルシフト回路は、ソースが高電圧電源に接続された第 1及 び第 2の Pチャネルトランジスタと、ソースがグランドに接続された第 1及び第 2の Nチ ャネルトランジスタとを含み、低電源電圧動作回路からの入力信号と同位相及び逆 位相の相補の入力信号力 各々、前記第 1及び第 2の Nチャネルトランジスタのゲー トに接続され、前記第 1の Nチャネルトランジスタのドレインは、前記第 1の Pチャネル トランジスタのドレイン及び前記第 2の Pチャネルトランジスタのゲートに接続され、前 記第 2の Nチャネルトランジスタのドレインは、前記第 2の Pチャネルトランジスタのドレ イン及び前記第 1の Pチャネルトランジスタのゲートに接続され、更に、前記第 1の N チャネルトランジスタのドレインと前記第 2の Nチャネルトランジスタのドレインとを接続 する抵抗を有し、前記第 2の Nチャネルトランジスタのドレインは、高電源電圧動作回 路への出力端子となることを特徴とする。
[0021] 本発明は、前記レベルシフト回路において、前記抵抗は、 Pチャネルトランジスタで 構成され、前記 Pチャネルトランジスタは、ゲートがグランドに、ソースが前記第 1の N チャネルトランジスタのドレインに、ドレインが前記第 2の Nチャネルトランジスタのドレ インに各々接続されて、常時 ON状態となって ヽることを特徴とする。
[0022] 本発明は、前記レベルシフト回路において、前記抵抗は、 Nチャネルトランジスタで 構成され、前記 Nチャネルトランジスタは、ゲートが高電圧電源に、ソースが前記第 1 の Nチャネルトランジスタのドレインに、ドレインが前記第 2の Nチャネルトランジスタの ドレインに各々接続されて、常時 ON状態となって ヽることを特徴とする。
[0023] 本発明は、前記レベルシフト回路において、前記抵抗は、 Pチャネルトランジスタで 構成され、前記 Pチャネルトランジスタは、ゲートに ON/OFF動作切換信号が入力さ れ、ソースが前記第 1の Nチャネルトランジスタのドレインに、ドレインが前記第 2の N チャネルトランジスタのドレインに各々接続されることを特徴とする。
[0024] 本発明は、前記レベルシフト回路において、前記抵抗は、 Nチャネルトランジスタで 構成され、前記 Nチャネルトランジスタは、ゲートに ON/OFF動作切換信号が入力さ れ、ソースが前記第 1の Nチャネルトランジスタのドレインに、ドレインが前記第 2の N チャネルトランジスタのドレインに各々接続されることを特徴とする。 [0025] 本発明は、前記レベルシフト回路において、前記 ON/OFF動作切換信号は、外部 力も入力される動作モード切換信号であることを特徴とする。
[0026] 本発明は、前記レベルシフト回路において、前記第 1及び第 2の Nチャネルトランジ スタの両ドレインは、前記高電源電圧動作回路への差動出力端子となることを特徴と する。
[0027] 本発明の半導体集積回路は、前記レベルシフト回路を備えたことを特徴とする。
[0028] 以上により、本発明では、高速信号が入力された場合において、その入力信号が 反転すると、低電位側のノードと高電位側のノード A、 Bのうち、高電位側になろうとし ている低電位側のノードに対して高電位側のノードから電流が抵抗を通じて供給され るので、この低電位側のノードが素早く電位上昇して、高電位になる。従って、低電 位側のノードの高電位ィ匕への高速ィ匕が図られる。し力も、別途付加する抵抗は、 1個 のトランジスタ力 成る 1個の素子の抵抗で構成できるので、図 5に示した従来例と比 較して、素子数が 1個削減される。し力も、前記抵抗が 1個のトランジスタで構成され る場合に、そのバックゲートとドレインとの間には、高電源電圧分の逆ノ ィァスが印加 されることがないので、信頼性は高く確保される。
[0029] 特に、本発明では、低速入力信号が入力される場合には、抵抗を構成する 1個のト ランジスタが OFF (非導通）制御されて、高速動作が停止するので、この別途付加し たトランジスタ (抵抗)での余剰な消費電力が省かれる。
発明の効果
[0030] 以上説明したように、本発明のレベルシフト回路及び半導体集積回路によれば、 1 個の素子で且つその素子に高電源電圧が力かることを防止してその信頼性を高く確 保しつつ、高電位側になろうとして ヽる低電位側のノードに対して高電位側のノード 力も電流を抵抗を通じて供給することによってレベルシフト回路の高速ィ匕を図ること が可能である。
[0031] 特に、本発明のレベルシフト回路によれば、低速入力信号が入力される場合には、 別途付加したトランジスタ (抵抗)を OFF動作させて、その余剰な消費電力の削減を 図ることが可能である。
図面の簡単な説明 [0032] [図 1]図 1は本発明の実施形態 1のレベルシフト回路を示す図である。
[図 2]図 2は本発明の実施形態 2のレベルシフト回路を示す図である。
[図 3]図 3は本発明の実施形態 3のレベルシフト回路を示す図である。
[図 4]図 4は本発明の実施形態 4のレベルシフト回路を示す図である。
[図 5]図 5は従来のレベルシフト回路を示す図である。
[図 6]図 6は図 5のレベルシフト回路を改良した従来のレベルシフト回路を示す図であ る。
符号の説明
[0033] Tpl 第 1の PchMOSトランジスタ
Tp2 第 2の PchMOSトランジスタ
Tnl 第 1の NchMOSトランジスタ
Tn2 第 2の NchMOSトランジスタ
Τρ3、 Τρ4 PchMOSトランジスタ（抵抗)
Τη3 NchMOSトランジスタ（抵抗)
Τη4 NchMOSトランジスタ
BUF1、
BUF2、 BUF3 ノ ッファ
Aゝ B ノード
IN 入力端子
OUT 出力端子
OUTP、 OUTN 差動出力端子
VDDH VDDL
VSSH 高電源電圧側のグランド
VSSL 低電源電圧側のグランド
Stb 待機モード信号
(ON/OFF切換信号及び動作モード切換信号)
発明を実施するための最良の形態 [0034] 以下、本発明の実施形態のレベルシフト回路を図面に基づいて詳細に説明する。
[0035] (実施形態 1)
図 1は本発明の実施形態 1のレベルシフト回路の構成図を示す。
[0036] 同図において、 BUF1は低電源電圧 VDDL及びこの電圧に対するグランド（OV)V SSLで動作するインバータ INV1、 INV2を含む入力側のバッファ、 BUF2は高電源 電圧 VDDHで動作するインバータ INV3、 INV4を含む出力側のバッファである。こ れ等バッファ BUF1、 BUF2の回路構成は、ノ ッファ機能を有していれば良ぐ必ず しもインバータを多段接続した回路でなくても良い。
[0037] また、図 1において、 Tnl、 Τη2は第 1及び第 2の NchMOSトランジスタであって、 そのソースは前記高電圧電源 VSSHに対するグランド (OV)VSSHに接続される。 T pl、 Τρ2は第 1及び第 2の Ρチャネル PchMOSトランジスタであって、そのソースは 前記高電圧電源 VDDHに接続される。 INは入力側のバッファ BUF1への低電源電 圧の入力信号用の入力端子 (以下、入力信号も同符号 INで示す)であって、図示し な ヽ低電源電圧動作回路から入力信号 INが供給される。
[0038] 前記入力側のバッファ BUF1の前段のインバータ INV1の出力、即ち、入力信号 I Nと逆相の信号は前記第 2の NchMOSトランジスタ Tn2のゲートに入力され、後段 のインバータ INV2の出力、即ち、入力信号 INと同相の信号は前記第 1の NchMO Sトランジスタ Tnlのゲートに入力される。
[0039] 更に、前記 NchMOSトランジスタ Tnlのドレインは、前記 PchMOSトランジスタ Tp 1のドレインに接続され、この接続点をノード Αとする。前記ノード Aは、前記 PchMO Sトランジスタ Tp2のゲートに接続される。同様に、前記 NchMOSトランジスタ Τη2の ドレインは、前記 PchMOSトランジスタ Τρ2のドレインに接続され、この接続点をノー ド Βとする。このノード Βは、前記 PchMOSトランジスタ Tplのゲートに接続される。
[0040] 前記バッファ BUF2の前段のインバータ INV3には、前記ノード Bが接続され、一方 、後段のインバータ INV4力ゝらの高電源電圧 VDDHである出力信号は、出力端子 O UT (以下、出力信号も OUTで示す)から外部出力される。
[0041] そして、前記 2つのノード A、 Bは、抵抗としての PchMOSトランジスタ Tp3により接 続される。この PchMOSトランジスタ（抵抗) Τρ3は、具体的には、そのソースがノード Aに、ドレインがノード Bに各々接続され、そのゲートには高電圧電源 VSSHが接続 されて、常時 ON動作している。
[0042] 以下、本レベルシフト回路について、その動作を説明する。
[0043] 入力信号端子 INの入力信号が低レベル力ゝら高レベルに変化した際、低電源電圧 動作回路であるバッファ BUF1では、 2個のインバータ INV1、 INV2からは前記入力 信号と逆相及び同相の信号が各々 NchMOSトランジスタ Tnl、Tn2のゲート電圧に 入力される。この時、入力信号 INと逆相の信号、即ち、高レベル力 低レベルに変化 する信号がゲートに印加された NchMOSトランジスタ Tn2は、徐々に ON抵抗が増 大し、この NchMOSトランジスタ Tn2のドレイン一ソース間電圧が上昇して、ノード Β のレベルが高くなり始める。これとほぼ同時に、入力信号 INと同相の信号がゲートに 印加された NchMOSトランジスタ Tnlが導通し始めて、ノード Aから電流がこの Nch MOSトランジスタ Tnlを通じて接地 VSSHに流れ始め、徐々にこの NchMOSトラン ジスタ Tnlの ON抵抗が低下すると、 NchMOSトランジスタ Tnlのドレイン ソース 間の電圧が低下して、ノード Aのレベルが低くなる。
[0044] 更に、前記ノード Aの低レベルへの遷移に伴い、 PchMOSトランジスタ Tp2のゲー ト電圧が低下して、 ON動作し始め、 PchMOSトランジスタ Tp2のドレイン電圧、即ち 、ノード Βのレベルが上昇する。ここで、この高レベル側に遷移するノード Βでは、その レベルは、入力信号 INの変化前には低レベルにあり、一方、低レベル側に遷移する ノード Aのレベルは、入力信号 INの変化前には高レベルにあつたので、前記 PchM OSトランジスタ Tp2の ON動作し始めと同時又はその前段階から、高レベル側のノー ド Aから電流が抵抗（PchMOSトランジスタ） Tp3を通じて低レベル側のノード Bに流 れ込み、これにより、高レベル側に遷移するノード Βの電位上昇が促進される。
[0045] 前記高レベル側に遷移するノード Βでは、その電位上昇の促進により、高電源電圧 動作する出力側のバッファ BUF2の前段のインバータ INV3のスレショルド電圧を越 えるまでの時間が短縮されて、ノ ッファ BUF2の出力端子 OUTからの出力信号は早 期に高電源電圧 VDDHとなる。一方、前記ノード Bの電位上昇に伴い、 PchMOSト ランジスタ Tplは、そのゲート電圧が上昇して、 OFFし始め、高電源電圧 VDDHの 供給がされ難くなつて、ノード Aのレベル低下が継続される。ここで、高レベル側に遷 移するノード Bは、高電圧電源 VDDHから PchMOSトランジスタ Tp2、抵抗（PchM OSトランジスタ） Tp3及び NchMOSトランジスタ Tnlを通じて接地に至る接地経路 の途中に位置するものの、抵抗（PchMOSトランジスタ） Tp3の上流側に位置するの で、この抵抗 Τρ3の抵抗値を適宜設定すれば、高レベル側に遷移したノード Βの電 位レベルがー且出力側のバッファ BUF2の前段のインバータ INV3のスレショルド電 圧を越えた後に、そのスレショルド電圧未満に低下することを防止できる。
[0046] 一方、前記とは逆に、入力信号端子 INの入力信号が高レベル力 低レベルに変 化した際の動作については、既述の動作と逆の動作が行われる。即ち、入力信号 IN と逆相の信号、即ち、低レベルから高レベルに変化する信号がゲートに印加された N chMOSトランジスタ Tn2は、導通し始めて、ノード Βから電流がこの NchMOSトラン ジスタ Tn2を通じて接地 VSSHに流れ始め、徐々にこの NchMOSトランジスタ Τη2 の ON抵抗が低下すると、 NchMOSトランジスタ Τη2のドレイン ソース間の電圧が 低下して、ノード Βのレベルが低くなる。これとほぼ同時に、入力信号 INと同相の信 号がゲートに印加された他方の NchMOSトランジスタ Tnlは徐々に ON抵抗が増大 し、この NchMOSトランジスタ Tnlのドレイン一ソース間電圧が上昇して、ノード Aの レベルが高くなり始める。
[0047] 更に、前記ノード Bの低レベルへの遷移に伴い、 PchMOSトランジスタ Tplのゲー ト電圧が低下して、 ON動作し始め、 PchMOSトランジスタ Tplのドレイン電圧、即ち 、ノード Aのレベルが上昇する。ここで、この高レベル側に遷移するノード Aでは、そ のレベルは、入力信号 INの変化前には低レベルにあり、一方、低レベル側に遷移す るノード Bのレベルは、入力信号 INの変化前には高レベルにあつたので、前記 Pch MOSトランジスタ Tplの ON動作し始めと同時又はその前段階から、高レベル側のノ ード Bから電流が抵抗（PchMOSトランジスタ） Tp3を通じて低レベル側のノード Aに 流れ込み、これにより、高レベル側に遷移するノード Aの電位上昇が促進される。
[0048] 前記高レベル側に遷移するノード Aの電位上昇の促進により、 PchMOSトランジス タ Tp2は、そのゲート電圧が素早く上昇して、早期に OFFし始め、高電源電圧 VDD Hの供給がされ難くなつて、ノード Bのレベル低下が促進される。その結果、このノー ド Bのレベルが高電源電圧動作するバッファ BUF2の前段のインバータ INV3のスレ ショルド電圧未満になるまでの時間が短縮されて、ノ ッファ BUF2の出力端子 OUT 力もの出力信号は早期に接地電圧 VDDLとなる。
[0049] 図 1に示した本実施形態のレベルシフト回路では、高レベル側にあるノード A又は B では、その電位は、 ON状態にある 3つの直列接続のトランジスタ (Tpl、 Τρ3及び Τη 2)、 （Τρ2、 Τρ3及び Tnl)の抵抗分割で決定される電位であって、高電源電圧 VD DHにならないので、別途付カ卩したトランジスタ Tp3では、従来のように高電源電圧分 の逆バイアスがノックゲートとドレインに印加されることがなぐ信頼性が良好に確保 される。
[0050] (実施形態 2)
次に、本発明の実施形態 2のレベルシフト回路について説明する。
[0051] 図 2は本実施形態 2のレベルシフト回路の構成を示す。同図に示したレベルシフト 回路が図 1のレベルシフト回路と異なる点は、抵抗を構成するトランジスタ力 図 1で は PchMOSトランジスタ Τρ3であったのに対し、本実施形態では、 NchMOSトラン ジスタ Tn3で構成している。この NchMOSトランジスタ（抵抗) Τη3は、具体的には、 そのソースがノード Αに、そのドレインがノード Bに各々接続され、そのゲートは高電 圧電源 VDDHに接続されて 、て、常時 ON動作して 、る。
[0052] 従って、本実施形態においても、前記実施形態 1と同一の作用効果を奏する。
[0053] (実施形態 3)
次に、本発明の実施形態 3のレベルシフト回路について説明する。
[0054] 図 3は本実施形態 3のレベルシフト回路の構成を示す。同図に示したレベルシフト 回路は、出力信号を差動出力信号としたものであって、図 1のレベルシフト回路と異 なる点は、図 1のレベルシフト回路に対して、更に、出力側のバッファ BUF3を配置し たものである。
[0055] 前記出力側のバッファ BUF3は、高電源電圧 VDDH及びこれに対応する低電源 電圧 VSSHで動作する 2個のインバータ INV5、 INV6を含み、前段のインバータ IN V5はノード Aに接続される。出力側の 2個のバッファ BUF2及び BUF3の出力側は、 各々、入力信号 INと同相の信号を出力する出力端子 OUTP、及び入力信号 INと逆 相の信号が出力される出力端子 OUTNに接続されて、この両出力端子 OUTP、 O UTNにより一対の差動出力端子が構成される。
[0056] 尚、本実施形態では、図 1のレベルシフト回路に対して一対の差動出力端子 OUT P、 OUTNを設けた例を示したが、図 2に示したレベルシフト回路に対しても同様に 適用できるのは勿論である。
[0057] (実施形態 4)
図 4は、本発明の実施形態 4のレベルシフト回路を示す。
[0058] 同図に示したレベルシフト回路の構成は、図 1に示したレベルシフト回路の構成と 同様であり、異なる点は、 2つのノード A、 Bを接続する PchMOSトランジスタ Tp4に おいて、そのゲートに、 ON/OFF動作切換信号として待機モード信号 Stbが入力さ れる点である。この待機モード信号 (動作モード切換信号) Stbは、入力端子 INから 高周波数の高速信号が入力される通常動作モードには、低レベル VSSHとなって、 別途付加した PchMOSトランジスタ (抵抗) Tp4を常時 ON状態とする一方、入力端 子 IN力も低周波数の低速信号が入力される待機モードでは、高レベル VDDHとな つて、 PchMOSトランジスタ (抵抗) Tp4を常時 OFF状態とするものである。この待機 モード信号 Stbは、本レベルシフト回路が備えられる LSI (半導体集積回路)から供給 される。
[0059] 従って、本実施形態では、待機モードでは、入力端子 INから低周波数の低速信号 が入力されて、レベルシフト回路のレベルシフト動作は高速である必要はなぐ通常 速度で良い状況となる。この状況では、高レベル VDDHの待機モード信号 Stbが入 力されて、 PchMOSトランジスタ（抵抗) Tp4が常時 OFF状態となるので、高レベル 側のノードからの電流供給によって高レベルへ遷移するノードの電位上昇を促進さ せる動作が中止されて、本レベルシフト回路は通常速度のレベルシフト動作を行う。 従って、待機モードでは、従来のように余剰な動作がなぐ従来に比して低消費電力 化が図られる。
[0060] 尚、本実施形態では、 PchMOSトランジスタ (抵抗) Tp4に待機モード信号 Stbを 入力したが、スリープモード信号等であっても良い。また、本実施形態では、図 1のレ ベルシフト回路を変形した力 その他、図 2及び図 3のレベルシフト回路を変形しても 良いのは勿論である。この場合、 NchMOSトランジスタ（抵抗) Tn2では、待機モード 時には、低レベル VSSLの待機モード信号 Stbを入力すれば良い。
[0061] 以上、図 1〜図 4を用いて本発明のレベルシフト回路を説明した力 本発明は、この ようなレベルシフト回路と、低電源電圧動作回路と、高電源電圧動作回路とを備えて 、その低電源電圧動作回路からの出力信号を高電源電圧 VDDHにレベルシフトし て前記高電源電圧動作回路に出力する半導体集積回路も含まれる。
産業上の利用可能性
[0062] 本発明は、 1個の抵抗を付加するだけでその抵抗の信頼性を良好に確保しつつ高 速なレベルシフト動作が可能であるので、異なる電源電圧を持つ複数の回路部間で 信号を伝搬させる場合に、低電圧の信号を高速に高電圧の信号にレベルシフトする 小型なレベルシフト回路、及びそのようなレベルシフト回路や前記複数の回路部を備 えた半導体集積回路として有用である。

Claims

請求の範囲
[1] ソースが高電圧電源に接続された第 1及び第 2の Pチャネルトランジスタと、
ソースがグランドに接続された第 1及び第 2の Nチャネルトランジスタとを含み、 低電源電圧動作回路力 の入力信号と同位相及び逆位相の相補の入力信号が、 各々、前記第 1及び第 2の Nチャネルトランジスタのゲートに接続され、
前記第 1の Nチャネルトランジスタのドレインは、前記第 1の Pチャネルトランジスタの ドレイン及び前記第 2の Pチャネルトランジスタのゲートに接続され、
前記第 2の Nチャネルトランジスタのドレインは、前記第 2の Pチャネルトランジスタの ドレイン及び前記第 1の Pチャネルトランジスタのゲートに接続され、
更に、前記第 1の Nチャネルトランジスタのドレインと前記第 2の Nチャネルトランジス タのドレインとを接続する抵抗を有し、
前記第 2の Nチャネルトランジスタのドレインは、高電源電圧動作回路への出力端 子となる
ことを特徴とするレベルシフト回路。
[2] 前記請求項 1記載のレベルシフト回路において、
前記抵抗は、 Pチャネルトランジスタで構成され、
前記 Pチャネルトランジスタは、
ゲートがグランドに、ソースが前記第 1の Nチャネルトランジスタのドレインに、ドレイ ンが前記第 2の Nチャネルトランジスタのドレインに各々接続されて、常時 ON状態と なっている
ことを特徴とするレベルシフト回路。
[3] 前記請求項 1記載のレベルシフト回路において、
前記抵抗は、 Nチャネルトランジスタで構成され、
前記 Nチャネルトランジスタは、
ゲートが高電圧電源に、ソースが前記第 1の Nチャネルトランジスタのドレインに、ド レインが前記第 2の Nチャネルトランジスタのドレインに各々接続されて、常時 ON状 態となつている
ことを特徴とするレベルシフト回路。
[4] 前記請求項 1記載のレベルシフト回路において、
前記抵抗は、 Pチャネルトランジスタで構成され、
前記 Pチャネルトランジスタは、
ゲートに ON/OFF動作切換信号が入力され、ソースが前記第 1の Nチャネルトラン ジスタのドレインに、ドレインが前記第 2の Nチャネルトランジスタのドレインに各々接 続される
ことを特徴とするレベルシフト回路。
[5] 前記請求項 1記載のレベルシフト回路において、
前記抵抗は、 Nチャネルトランジスタで構成され、
前記 Nチャネルトランジスタは、
ゲートに ON/OFF動作切換信号が入力され、ソースが前記第 1の Nチャネルトラン ジスタのドレインに、ドレインが前記第 2の Nチャネルトランジスタのドレインに各々接 続される
ことを特徴とするレベルシフト回路。
[6] 前記請求項 4又は 5記載のレベルシフト回路において、
前記 ON/OFF動作切換信号は、外部から入力される動作モード切換信号である ことを特徴とするレベルシフト回路。
[7] 前記請求項 1〜6の何れか 1項に記載のレベルシフト回路において、
前記第 1及び第 2の Nチャネルトランジスタの両ドレインは、前記高電源電圧動作回 路への差動出力端子となる
ことを特徴とするレベルシフト回路。
[8] 前記請求項 1〜7の何れか 1項に記載のレベルシフト回路を備えた
ことを特徴とする半導体集積回路。
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