JP2000091898A - 出力回路 - Google Patents
出力回路Info
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Abstract
(57)【要約】
【課題】 低レベルｎビットの入力データ信号を高レベ
ルのデータ信号に変換して出力する出力回路で、イネー
ブル信号をリセットしたとき容量性負荷からリターンす
る放電電流の最大値を抑制する。 【解決手段】 出力部３０のＮ３を駆動する出力制御部
１０のインバータ７のＰＭＯＳトランジスタをＰ５とＰ
６とに２分し、Ｐ５のゲート幅をＰ６のゲート幅よりも
小さくする。そこで、通常運転時はＰ５とＰ６とをオン
として出力データ信号を立ち下げ、イネーブル信号でリ
セットして出力データ信号を立ち下げるときはＰ５のみ
をオンとすることで、特に後者の場合に多数出力回路の
合計放電電流の最大値を抑えてノイズの発生を防止す
る。
ルのデータ信号に変換して出力する出力回路で、イネー
ブル信号をリセットしたとき容量性負荷からリターンす
る放電電流の最大値を抑制する。 【解決手段】 出力部３０のＮ３を駆動する出力制御部
１０のインバータ７のＰＭＯＳトランジスタをＰ５とＰ
６とに２分し、Ｐ５のゲート幅をＰ６のゲート幅よりも
小さくする。そこで、通常運転時はＰ５とＰ６とをオン
として出力データ信号を立ち下げ、イネーブル信号でリ
セットして出力データ信号を立ち下げるときはＰ５のみ
をオンとすることで、特に後者の場合に多数出力回路の
合計放電電流の最大値を抑えてノイズの発生を防止す
る。
Description
【０００１】
【発明の属する技術分野】本発明の出力回路は容量性負
荷を出力電流で駆動する出力バッファに関し、特にｎビ
ット（ｎは２以上の整数）の並列入力データの電圧レベ
ルを変換して出力する出力回路に関する。
荷を出力電流で駆動する出力バッファに関し、特にｎビ
ット（ｎは２以上の整数）の並列入力データの電圧レベ
ルを変換して出力する出力回路に関する。
【０００２】
【従来の技術】図５はこの種の出力回路の従来例の構成
を示す回路図である。ｎ個（ｎは２以上の自然数）の単
位出力回路５００1 ないし５００n は入力される並列ｎ
ビットのデータ信号Ｄ1 ないしＤn の各ビットにそれぞ
れ対応しており、すべて同一の構成を有しているので以
下の説明では単位出力回路（以下、簡単のため出力回路
と称する）５００1 について記述する。
を示す回路図である。ｎ個（ｎは２以上の自然数）の単
位出力回路５００1 ないし５００n は入力される並列ｎ
ビットのデータ信号Ｄ1 ないしＤn の各ビットにそれぞ
れ対応しており、すべて同一の構成を有しているので以
下の説明では単位出力回路（以下、簡単のため出力回路
と称する）５００1 について記述する。
【０００３】出力制御部５０はデータ信号Ｄ1 と全出力
回路５００1 ないし５００n に共通のイネーブル信号Ｅ
Ｎとを入力して、所定のタイミングでデータ信号Ｄ1 を
転送する出力制御部５０と、出力制御部５０から低圧レ
ベルのデータ信号Ｄ1 に対応する制御信号を受けて対応
する高圧レベルの信号に変換するレベルシフト部２０
と、レベルシフト部２０からの高圧レベル信号および出
力制御部５０からの制御信号を受けて出力端子ＯＵＴ1
に接続された容量性負荷Ｃ1 を駆動する出力部３０とよ
りなる。
回路５００1 ないし５００n に共通のイネーブル信号Ｅ
Ｎとを入力して、所定のタイミングでデータ信号Ｄ1 を
転送する出力制御部５０と、出力制御部５０から低圧レ
ベルのデータ信号Ｄ1 に対応する制御信号を受けて対応
する高圧レベルの信号に変換するレベルシフト部２０
と、レベルシフト部２０からの高圧レベル信号および出
力制御部５０からの制御信号を受けて出力端子ＯＵＴ1
に接続された容量性負荷Ｃ1 を駆動する出力部３０とよ
りなる。
【０００４】レベルシフト部２０は２個のＰＭＯＳトラ
ンジスタＰ１，Ｐ２（以下、ＰＭＯＳトランジスタをＰ
と略記し、番号を添えて略称とする）と２個のＮＭＯＳ
トランジスタＮ１，Ｎ２（以下、ＮＭＯＳトランジスタ
をＮと略記し、番号を添えて略称とする）とを有し、Ｐ
１とＰ２とのソースは高電位のＶＤＤ２レベル側に、ま
たＮ１とＮ２とのソースは接地のＧＮＤレベル側に、そ
れぞれ接続され、Ｐ１とＮ１の各ドレインならびにＰ２
とＮ２の各ドレインがそれぞれ互いに接続されている。
また、Ｐ１とＰ２の各ゲートはＰ２およびＮ２のドレイ
ン接続ノードとＰ１およびＮ１のドレイン接続ノードに
それぞれ接続され、Ｎ１とＮ２の各ゲートは出力制御部
５０からデータ信号Ｄ１に対応する制御信号をそれぞれ
入力する。
ンジスタＰ１，Ｐ２（以下、ＰＭＯＳトランジスタをＰ
と略記し、番号を添えて略称とする）と２個のＮＭＯＳ
トランジスタＮ１，Ｎ２（以下、ＮＭＯＳトランジスタ
をＮと略記し、番号を添えて略称とする）とを有し、Ｐ
１とＰ２とのソースは高電位のＶＤＤ２レベル側に、ま
たＮ１とＮ２とのソースは接地のＧＮＤレベル側に、そ
れぞれ接続され、Ｐ１とＮ１の各ドレインならびにＰ２
とＮ２の各ドレインがそれぞれ互いに接続されている。
また、Ｐ１とＰ２の各ゲートはＰ２およびＮ２のドレイ
ン接続ノードとＰ１およびＮ１のドレイン接続ノードに
それぞれ接続され、Ｎ１とＮ２の各ゲートは出力制御部
５０からデータ信号Ｄ１に対応する制御信号をそれぞれ
入力する。
【０００５】出力部３０は同様にＰ３とＮ３とが縦続接
続されており、Ｐ３のソースはＶＤＤ２レベル側に、Ｎ
３のソースはＧＮＤレベル側に、また、Ｐ３とＮ３との
各ドレインの接続部は出力端子ＯＵＴ1 にそれぞれ接続
し、Ｐ３のゲートはＰ２とＮ２とのドレイン接続ノード
に接続している。出力端子ＯＵＴ1 には容量性負荷Ｃ 1
が接続して出力データを受ける。
続されており、Ｐ３のソースはＶＤＤ２レベル側に、Ｎ
３のソースはＧＮＤレベル側に、また、Ｐ３とＮ３との
各ドレインの接続部は出力端子ＯＵＴ1 にそれぞれ接続
し、Ｐ３のゲートはＰ２とＮ２とのドレイン接続ノード
に接続している。出力端子ＯＵＴ1 には容量性負荷Ｃ 1
が接続して出力データを受ける。
【０００６】出力制御部５０はデータ信号Ｄ１およびイ
ネーブル信号ＥＮをそれぞれの入力端子より入力するア
ンド回路５１と、アンド回路５１の出力を仲介してレベ
ルシフト部２０のＮ１とＮ２の各ゲートおよび出力部３
０のＮ３のゲートにそれぞれ伝達するインバータ５２、
バッファ５３およびインバータ回路５４よりなる。イン
バータ回路５４は低電位のＶＤＤ１レベル側と接地のＧ
ＮＤレベル側との間に縦続接続されたＰ４とＮ４とより
なり、Ｐ４とＮ４との接続部は出力部３０のＮ３のゲー
トに接続されている。
ネーブル信号ＥＮをそれぞれの入力端子より入力するア
ンド回路５１と、アンド回路５１の出力を仲介してレベ
ルシフト部２０のＮ１とＮ２の各ゲートおよび出力部３
０のＮ３のゲートにそれぞれ伝達するインバータ５２、
バッファ５３およびインバータ回路５４よりなる。イン
バータ回路５４は低電位のＶＤＤ１レベル側と接地のＧ
ＮＤレベル側との間に縦続接続されたＰ４とＮ４とより
なり、Ｐ４とＮ４との接続部は出力部３０のＮ３のゲー
トに接続されている。
【０００７】次に図６を参照して本従来例の動作を説明
する。
する。
【０００８】まず、時刻ｔ0 ではデータ信号Ｄ１および
イネーブル信号ＥＮはいずれもＶＤＤ２レベルよりも低
くＧＮＤレベルよりも高い電位のＶＤＤ１レベルにあ
り、したがって出力制御部５０の出力する各ゲート信号
によりレベルシフト部２０のＮ１と出力部３０のＮ３は
オフ状態、レベルシフト部２０のＮ２はオン状態にあ
り、したがってＰ１とＰ３とはオン状態、Ｐ２はオフ状
態にあるので、出力端子ＯＵＴ1 からＶＤＤ２レベルで
のデータ信号が出力している。
イネーブル信号ＥＮはいずれもＶＤＤ２レベルよりも低
くＧＮＤレベルよりも高い電位のＶＤＤ１レベルにあ
り、したがって出力制御部５０の出力する各ゲート信号
によりレベルシフト部２０のＮ１と出力部３０のＮ３は
オフ状態、レベルシフト部２０のＮ２はオン状態にあ
り、したがってＰ１とＰ３とはオン状態、Ｐ２はオフ状
態にあるので、出力端子ＯＵＴ1 からＶＤＤ２レベルで
のデータ信号が出力している。
【０００９】次に、時刻ｔ1 でデータ信号Ｄ１がＶＤＤ
１レベルからＧＮＤレベルと立ち下がり始めると、各ト
ランジスタの状態が反転して出力端子ＯＵＴ1 のデータ
信号もＶＤＤ２レベルからＧＮＤレベルへと立ち下が
る。このとき出力部３０のＮ３はオン状態にあり、出力
端子ＯＵＴ1 に接続された容量性負荷Ｃ1 が放電する放
電電流ｉＺ１がＮ３のソース・ドレイン間のオン抵抗に
より決まる値でＮ３を介して接地ＧＮＤへ流れる。時刻
ｔ2 でデータ信号Ｄ１がＧＮＤレベルからＶＤＤ１レベ
ルへ立ち上がると、出力端子ＯＵＴ1 の出力データは再
びＧＮＤレベルからＶＤＤ２レベルへ立ち上がる。
１レベルからＧＮＤレベルと立ち下がり始めると、各ト
ランジスタの状態が反転して出力端子ＯＵＴ1 のデータ
信号もＶＤＤ２レベルからＧＮＤレベルへと立ち下が
る。このとき出力部３０のＮ３はオン状態にあり、出力
端子ＯＵＴ1 に接続された容量性負荷Ｃ1 が放電する放
電電流ｉＺ１がＮ３のソース・ドレイン間のオン抵抗に
より決まる値でＮ３を介して接地ＧＮＤへ流れる。時刻
ｔ2 でデータ信号Ｄ１がＧＮＤレベルからＶＤＤ１レベ
ルへ立ち上がると、出力端子ＯＵＴ1 の出力データは再
びＧＮＤレベルからＶＤＤ２レベルへ立ち上がる。
【００１０】
【発明が解決しようとする課題】上述した従来例の出力
回路では、いま、図６の時刻ｔ3 でイネーブル信号ＥＮ
をＶＤＤ１レベルからＧＮＤレベルへ立ち下げて全出力
回路５００1 ないし５００n をリセットしたとき、すべ
ての出力回路５００1 ないし５００n の出力端子ＯＵＴ
1 ないしＯＵＴn の出力データが同時にＶＤＤ２レベル
からＧＮＤレベルに立ち下がるため、各出力端子ＯＵＴ
1 ないしＯＵＴn の放電電流の総和である大電流がシス
テムの接地ＧＮＤに流れ込み、ノイズ発生の原因となり
システムの誤動作を引き起こしてしまうという欠点があ
った。
回路では、いま、図６の時刻ｔ3 でイネーブル信号ＥＮ
をＶＤＤ１レベルからＧＮＤレベルへ立ち下げて全出力
回路５００1 ないし５００n をリセットしたとき、すべ
ての出力回路５００1 ないし５００n の出力端子ＯＵＴ
1 ないしＯＵＴn の出力データが同時にＶＤＤ２レベル
からＧＮＤレベルに立ち下がるため、各出力端子ＯＵＴ
1 ないしＯＵＴn の放電電流の総和である大電流がシス
テムの接地ＧＮＤに流れ込み、ノイズ発生の原因となり
システムの誤動作を引き起こしてしまうという欠点があ
った。
【００１１】本発明は上述した従来の出力回路の問題点
を、出力ＭＯＳトランジスタのソース・ドレイン間のオ
ン抵抗を大きくして放電電流を抑制するような対策を講
ずるようなことなく解決するためになされたもので、イ
ネーブル信号により全出力データが同時に変化するとき
も容量性負荷の放電電流によるノイズの発生を低減させ
ることが可能な出力回路を提供することを目的としてい
る。
を、出力ＭＯＳトランジスタのソース・ドレイン間のオ
ン抵抗を大きくして放電電流を抑制するような対策を講
ずるようなことなく解決するためになされたもので、イ
ネーブル信号により全出力データが同時に変化するとき
も容量性負荷の放電電流によるノイズの発生を低減させ
ることが可能な出力回路を提供することを目的としてい
る。
【００１２】
【課題を解決するための手段】上述した目的を達成する
ために、本発明ではｎビットの並列入力データ信号の各
ビットにそれぞれ対応するｎ個の単位出力回路がそれぞ
れに、入力データより高いレベルの出力データを生成
し、容量性負荷に供給するとともに、出力データが接地
レベルに転じるとき容量性負荷からの放電電流を接地に
放電する出力部と、入力された制御信号にしたがい出力
部を制御して前記出力データを生成させるレベルシフト
部と、すべての単位出力回路に共通のイネーブル信号な
らびにそれぞれ対応する低レベル１ビットのデータ信号
を入力し、これらのレベルシフト部と出力部とを制御し
て出力データを出力させる出力制御部とよりなる。
ために、本発明ではｎビットの並列入力データ信号の各
ビットにそれぞれ対応するｎ個の単位出力回路がそれぞ
れに、入力データより高いレベルの出力データを生成
し、容量性負荷に供給するとともに、出力データが接地
レベルに転じるとき容量性負荷からの放電電流を接地に
放電する出力部と、入力された制御信号にしたがい出力
部を制御して前記出力データを生成させるレベルシフト
部と、すべての単位出力回路に共通のイネーブル信号な
らびにそれぞれ対応する低レベル１ビットのデータ信号
を入力し、これらのレベルシフト部と出力部とを制御し
て出力データを出力させる出力制御部とよりなる。
【００１３】そこで本願の場合は、特にイネーブル信号
がオフとされて多数の出力データが立ち下がるとき、容
量性負荷より出力部に逆流する放電電流をそれぞれ抑制
して放電される大電流によるノイズを防止するための制
御手段を出力制御部が備えている。これは特にイネーブ
ル信号による多数出力の立下がり時にこの障害の頻度が
多いからである。
がオフとされて多数の出力データが立ち下がるとき、容
量性負荷より出力部に逆流する放電電流をそれぞれ抑制
して放電される大電流によるノイズを防止するための制
御手段を出力制御部が備えている。これは特にイネーブ
ル信号による多数出力の立下がり時にこの障害の頻度が
多いからである。
【００１４】すなわち、本発明の実施態様においてこの
制御手段としては、出力部の出力データが接地レベルに
立ち下がるとき容量性負荷からの放電電流を接地に放電
するＮＭＯＳトランジスタのゲートを駆動するために出
力制御部のインバータのＰＭＯＳトランジスタをゲート
幅の異なる２個のＰＭＯＳトランジスタに分割して並列
接続し、イネーブル信号によって出力を立ち下げるとき
はゲート幅の小さい方のＰＭＯＳトランジスタのみで出
力部のＮＭＯＳトランジスタのゲートを駆動することに
より、出力データの立下がり変化率を緩やかにし放電電
流の最大値を抑制することとしている。
制御手段としては、出力部の出力データが接地レベルに
立ち下がるとき容量性負荷からの放電電流を接地に放電
するＮＭＯＳトランジスタのゲートを駆動するために出
力制御部のインバータのＰＭＯＳトランジスタをゲート
幅の異なる２個のＰＭＯＳトランジスタに分割して並列
接続し、イネーブル信号によって出力を立ち下げるとき
はゲート幅の小さい方のＰＭＯＳトランジスタのみで出
力部のＮＭＯＳトランジスタのゲートを駆動することに
より、出力データの立下がり変化率を緩やかにし放電電
流の最大値を抑制することとしている。
【００１５】本発明のさらに他の実施態様として、この
インバータの幅の小さいＰＭＯＳトランジスタのドレイ
ンとＮＭＯＳトランジスタのドレインとの間にしきい値
電圧ＶＴＰを有するＰＭＯＳトランジスタを追加し、こ
のＰＭＯＳトランジスタのドレインを自身のゲートと出
力部のＮＭＯＳトランジスタのゲートに接続している。
したがって、イネーブル信号がオフとされ出力部のＮＭ
ＯＳトランジスタのゲート電圧が立ち上がっても低位電
源よりしきい値ＶＴＰだけ低い電位までしか上昇しない
のでゲート駆動能力は抑えられ、放電電流の最大値をさ
らに抑えることができる。
インバータの幅の小さいＰＭＯＳトランジスタのドレイ
ンとＮＭＯＳトランジスタのドレインとの間にしきい値
電圧ＶＴＰを有するＰＭＯＳトランジスタを追加し、こ
のＰＭＯＳトランジスタのドレインを自身のゲートと出
力部のＮＭＯＳトランジスタのゲートに接続している。
したがって、イネーブル信号がオフとされ出力部のＮＭ
ＯＳトランジスタのゲート電圧が立ち上がっても低位電
源よりしきい値ＶＴＰだけ低い電位までしか上昇しない
のでゲート駆動能力は抑えられ、放電電流の最大値をさ
らに抑えることができる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１７】図１は本発明の第１の実施の形態の構成を
示す回路図である。前述した従来例の構成と同様に、ｎ
個の出力回路１００1 ないし１００n は入力される並列
ｎビットのデータ信号Ｄ1 ないしＤn の各ビットにそれ
ぞれ対応しており、すべて同一の構成を有しているので
以下の説明では出力回路１００1 について記述する。
示す回路図である。前述した従来例の構成と同様に、ｎ
個の出力回路１００1 ないし１００n は入力される並列
ｎビットのデータ信号Ｄ1 ないしＤn の各ビットにそれ
ぞれ対応しており、すべて同一の構成を有しているので
以下の説明では出力回路１００1 について記述する。
【００１８】出力回路１００1 のレベルシフト部２０と
出力部３０とは従来例の出力回路の有するレベルシフト
部および出力部と全く同一の構成であり、各構成要素を
同一の符号で示す。
出力部３０とは従来例の出力回路の有するレベルシフト
部および出力部と全く同一の構成であり、各構成要素を
同一の符号で示す。
【００１９】出力制御部１０においては、アンド回路１
はデータ信号Ｄ1 と全出力回路１００1 ないし１００n
に共通のイネーブル信号ＥＮとを入力して、その出力は
インバータ２およびバッファ３それぞれを介してレベル
シフト部２０にＮ１およびＮ２それぞれのゲート信号と
して入力される。Ｐ５とＮ５とが縦続接続されたインバ
ータ回路７は、低位のＶＤＤ１レベルと接地のＧＮＤレ
ベルとの間に接続されている。また、Ｐ６がそのソース
ドレインとをＰ５のソースとドレインとにそれぞれ接続
されており、Ｐ５のゲート幅はＰ６のゲート幅よりも小
さくなるように作られている。Ｐ５とＮ５のゲートは共
通に接続されてインバータ４およびインバータ５を介し
てアンド回路１の出力により駆動され、Ｐ６のゲートは
インバータ４を介するアンド回路１の出力とデータ信号
Ｄ1 とを２入力とするナンド回路６の出力により駆動さ
れる。Ｐ５とＰ６とのドレインは共通に出力部３０のＮ
３のゲートに接続されている。
はデータ信号Ｄ1 と全出力回路１００1 ないし１００n
に共通のイネーブル信号ＥＮとを入力して、その出力は
インバータ２およびバッファ３それぞれを介してレベル
シフト部２０にＮ１およびＮ２それぞれのゲート信号と
して入力される。Ｐ５とＮ５とが縦続接続されたインバ
ータ回路７は、低位のＶＤＤ１レベルと接地のＧＮＤレ
ベルとの間に接続されている。また、Ｐ６がそのソース
ドレインとをＰ５のソースとドレインとにそれぞれ接続
されており、Ｐ５のゲート幅はＰ６のゲート幅よりも小
さくなるように作られている。Ｐ５とＮ５のゲートは共
通に接続されてインバータ４およびインバータ５を介し
てアンド回路１の出力により駆動され、Ｐ６のゲートは
インバータ４を介するアンド回路１の出力とデータ信号
Ｄ1 とを２入力とするナンド回路６の出力により駆動さ
れる。Ｐ５とＰ６とのドレインは共通に出力部３０のＮ
３のゲートに接続されている。
【００２０】次に、図２のタイミングチャートで図１の
出力回路１００1 の動作を説明する。
出力回路１００1 の動作を説明する。
【００２１】まず、時刻ｔ0 ではデータ信号Ｄ1 および
イネーブル信号ＥＮはいずれもＶＤＤ２レベルよりも低
くＧＮＤレベルよりも高い電位のＤＤ１レベルにあり、
したがって出力制御部１０のアンド回路１の出力はＶＤ
Ｄ１レベルで、インバータ２を介してレベルシフト部２
０のＮ１のゲートはＧＮＤレベルとなりＮ１はオフし、
また同様にバッファ３を介してＮ２のゲートはＶＤＤ１
レベルとなりＮ２はオンとなる。このときＰ１と出力部
３０のＰ３とのゲートはＧＮＤレベルとなるので、それ
ぞれはオンとなる。Ｐ１がオンとなるためＰ２のゲート
はＶＤＤ２レベルとなりＰ２はオフとなる。また、イン
バータ４とインバータ５とを介してＰ５とＮ５とのゲー
トはＶＤＤ１レベルとなり、Ｐ５はオフ、Ｎ５はオンと
なる。一方、ナンド回路６の出力はＶＤＤ１レベルとな
るためＰ６もオフとなる。したがって、出力部３０のＮ
３のゲート信号Ｘ1 はＧＮＤレベルとなりＮ３はオフと
なるので、出力端子ＯＵＴ1 はＶＤＤ２レベルとなり、
Ｐ３を介して容量性負荷Ｃ 1 はＶＤＤ２レベルの電位ま
で充電される。
イネーブル信号ＥＮはいずれもＶＤＤ２レベルよりも低
くＧＮＤレベルよりも高い電位のＤＤ１レベルにあり、
したがって出力制御部１０のアンド回路１の出力はＶＤ
Ｄ１レベルで、インバータ２を介してレベルシフト部２
０のＮ１のゲートはＧＮＤレベルとなりＮ１はオフし、
また同様にバッファ３を介してＮ２のゲートはＶＤＤ１
レベルとなりＮ２はオンとなる。このときＰ１と出力部
３０のＰ３とのゲートはＧＮＤレベルとなるので、それ
ぞれはオンとなる。Ｐ１がオンとなるためＰ２のゲート
はＶＤＤ２レベルとなりＰ２はオフとなる。また、イン
バータ４とインバータ５とを介してＰ５とＮ５とのゲー
トはＶＤＤ１レベルとなり、Ｐ５はオフ、Ｎ５はオンと
なる。一方、ナンド回路６の出力はＶＤＤ１レベルとな
るためＰ６もオフとなる。したがって、出力部３０のＮ
３のゲート信号Ｘ1 はＧＮＤレベルとなりＮ３はオフと
なるので、出力端子ＯＵＴ1 はＶＤＤ２レベルとなり、
Ｐ３を介して容量性負荷Ｃ 1 はＶＤＤ２レベルの電位ま
で充電される。
【００２２】次に、時刻ｔ1 でデータ信号Ｄ1 がＶＤＤ
１レベルからＧＮＤレベルへと立ち下がると、アンド回
路１の出力はＧＮＤレベルとなりインバータ２を介して
Ｎ１のゲートはＶＤＤ１になりＮ１はオンとなる。そこ
でＰ２のゲートがＧＮＤレベルとなるためＰ２がオンと
なり、Ｐ１とＰ３とのゲートにはＶＤＤ２レベルが入力
されるのでＰ１，Ｐ３はオフとなる。また、バッファ３
を介してＮ２のゲートはＧＮＤレベルが入力されてＮ２
はオフとなる。一方、インバータ４、インバータ５を介
してＰ５，Ｎ５のゲートではＧＮＤレベルとなり、Ｐ５
はオンしＮ５はオフとなる。一方ナンド回路６の出力は
ＧＮＤレベルになるためＰ６はオンとなる。したがっ
て、ゲート信号Ｘ1 としてはＰ５，Ｐ６によりＶＤＤ１
が出力され、出力端子ＯＵＴ1 はＧＮＤレベルへと立ち
下がる。このとき、出力端子ＯＵＴ 1 に接続された容量
性負荷Ｃ1 から放電される放電電流ｉＸ1 がＮ３を介し
て接地ＧＮＤへ流れる。
１レベルからＧＮＤレベルへと立ち下がると、アンド回
路１の出力はＧＮＤレベルとなりインバータ２を介して
Ｎ１のゲートはＶＤＤ１になりＮ１はオンとなる。そこ
でＰ２のゲートがＧＮＤレベルとなるためＰ２がオンと
なり、Ｐ１とＰ３とのゲートにはＶＤＤ２レベルが入力
されるのでＰ１，Ｐ３はオフとなる。また、バッファ３
を介してＮ２のゲートはＧＮＤレベルが入力されてＮ２
はオフとなる。一方、インバータ４、インバータ５を介
してＰ５，Ｎ５のゲートではＧＮＤレベルとなり、Ｐ５
はオンしＮ５はオフとなる。一方ナンド回路６の出力は
ＧＮＤレベルになるためＰ６はオンとなる。したがっ
て、ゲート信号Ｘ1 としてはＰ５，Ｐ６によりＶＤＤ１
が出力され、出力端子ＯＵＴ1 はＧＮＤレベルへと立ち
下がる。このとき、出力端子ＯＵＴ 1 に接続された容量
性負荷Ｃ1 から放電される放電電流ｉＸ1 がＮ３を介し
て接地ＧＮＤへ流れる。
【００２３】次に、時刻ｔ2 でデータ信号Ｄ1 がＧＮＤ
レベルから再びＶＤＤ１レベルへ立ち上がると、各ＰＭ
ＯＳトランジスタおよび各ＮＭＯＳトランジスタの状態
は反転して、出力端子ＯＵＴ1 の出力データは再びＧＮ
ＤレベルからＶＤＤ２レベルへ立ち上がる。
レベルから再びＶＤＤ１レベルへ立ち上がると、各ＰＭ
ＯＳトランジスタおよび各ＮＭＯＳトランジスタの状態
は反転して、出力端子ＯＵＴ1 の出力データは再びＧＮ
ＤレベルからＶＤＤ２レベルへ立ち上がる。
【００２４】いま、時刻ｔ3 で出力端子ＯＵＴ1 がＶＤ
Ｄ２レベルにあるときにイネーブル信号ＥＮをＶＤＤ１
レベルからＧＮＤレベルへ立ち下げて全出力回路１００
1 ないし１００n をリセットしたとき、全アンド回路の
出力が同時にＧＮＤレベルとなり、時刻ｔ1 の場合と同
様に全出力回路１００1 ないし１００n のそれぞれで、
Ｎ１はオン、Ｎ２はオフ、Ｐ３はオフ、Ｐ５はオン、Ｎ
５はオフとなる。しかし、この際はナンド回路８の出力
はＶＤＤ１レベルとなり、Ｐ６のゲートにＶＤＤ１レベ
ルが入力してＰ６はオフとなる。したがって、全出力回
路１００1 ないし１００n の出力部３０のＮ３のゲート
にはＶＤＤ１レベルゲート信号Ｘ1 ないしＸn がそれれ
入力されるが、時刻ｔ1 でのデータ信号Ｄ1 の立ち下が
りによる場合と異なりＰ５のみにより各ゲート信号Ｘ1
ないしＸn が出力されることとなる。しかし、前述した
ようにＰ５のゲート幅はＰ６のゲート幅より小さくつく
られていてソース・ドレイン間のオン抵抗が大きいの
で、ゲート信号Ｘ1 ないしＸ n の変化は緩やかなものと
なる。したがって、各出力端子ＯＵＴ1 ないしＯＵＴ n
の電位の立ち下がり変化も緩やかなものとなり、各出力
端子ＯＵＴ1 ないしＯＵＴn から流入する容量性負荷Ｃ
1 ないしＣn からの放電電流ｉＸ1 ないしｉＸ n の総和
ｉの最大値を低く抑えることができる。
Ｄ２レベルにあるときにイネーブル信号ＥＮをＶＤＤ１
レベルからＧＮＤレベルへ立ち下げて全出力回路１００
1 ないし１００n をリセットしたとき、全アンド回路の
出力が同時にＧＮＤレベルとなり、時刻ｔ1 の場合と同
様に全出力回路１００1 ないし１００n のそれぞれで、
Ｎ１はオン、Ｎ２はオフ、Ｐ３はオフ、Ｐ５はオン、Ｎ
５はオフとなる。しかし、この際はナンド回路８の出力
はＶＤＤ１レベルとなり、Ｐ６のゲートにＶＤＤ１レベ
ルが入力してＰ６はオフとなる。したがって、全出力回
路１００1 ないし１００n の出力部３０のＮ３のゲート
にはＶＤＤ１レベルゲート信号Ｘ1 ないしＸn がそれれ
入力されるが、時刻ｔ1 でのデータ信号Ｄ1 の立ち下が
りによる場合と異なりＰ５のみにより各ゲート信号Ｘ1
ないしＸn が出力されることとなる。しかし、前述した
ようにＰ５のゲート幅はＰ６のゲート幅より小さくつく
られていてソース・ドレイン間のオン抵抗が大きいの
で、ゲート信号Ｘ1 ないしＸ n の変化は緩やかなものと
なる。したがって、各出力端子ＯＵＴ1 ないしＯＵＴ n
の電位の立ち下がり変化も緩やかなものとなり、各出力
端子ＯＵＴ1 ないしＯＵＴn から流入する容量性負荷Ｃ
1 ないしＣn からの放電電流ｉＸ1 ないしｉＸ n の総和
ｉの最大値を低く抑えることができる。
【００２５】次に、本発明の第２の実施の形態を説明す
る。
る。
【００２６】図３は第２の実施の形態の出力回路２００
1 の回路構成を示しており、図１の第１の実施の形態の
場合と異なるところは、出力制御部４０のＰ５のドレイ
ンとＮ５のドレインにＰ７のソースとドレインをそれぞ
れ接続して挿入し、Ｐ７およびＮ５のドレインとＰ６の
ドレインとを出力部３０のＮ３のゲートに接続してお
り、かつＰ７のゲートはＰ７自身のドレインに接続され
ている点である。
1 の回路構成を示しており、図１の第１の実施の形態の
場合と異なるところは、出力制御部４０のＰ５のドレイ
ンとＮ５のドレインにＰ７のソースとドレインをそれぞ
れ接続して挿入し、Ｐ７およびＮ５のドレインとＰ６の
ドレインとを出力部３０のＮ３のゲートに接続してお
り、かつＰ７のゲートはＰ７自身のドレインに接続され
ている点である。
【００２７】そこで、時刻ｔ3 でイネーブル信号ＥＮを
ＶＤＤ１レベルからＧＮＤレベルに立ち下げると、Ｐ５
はオン、Ｎ５はオフ、Ｐ６はオフとなるので、Ｎ３のゲ
ート信号Ｙ1 はＰ７を介してＧＮＤレベルから立ち上が
っていき、ＶＤＤ１レベルよりＰ６のしきい値電圧ＶＴ
Ｐだけ低い電位（ＶＤＤ１−ＶＴＰ）まで変化する。こ
のため、Ｎ３の駆動能力はゲートにＶＤＤ１レベルの電
圧がかかったときよりも低く抑えられるので容量性負荷
Ｃ1 からの放電電流の最大値は低く抑えられ、ノイズの
発生を抑制することができる。したがって、複数の出力
回路２００1 ないし２００n がイネーブル信号ＥＮをＶ
ＤＤ１レベルからＧＮＤレベルへ立ち下げられて同時に
動作しても、出力部３０のＮ３のゲートにＶＤＤ１レベ
ルよりもＶＴＰだけ低い電圧しかかからないため、各Ｎ
３の駆動能力は確実に抑えられ各容量性負荷Ｃ1 ないし
Ｃn からの全放電電流ｉの最大値は低くなり、ノイズの
発生が抑制される。また、通常の動作時にはＰ６によっ
てゲート信号Ｙ1 はＶＤＤ１レベルまで上昇するのでＮ
３の駆動能力は損なわれない。
ＶＤＤ１レベルからＧＮＤレベルに立ち下げると、Ｐ５
はオン、Ｎ５はオフ、Ｐ６はオフとなるので、Ｎ３のゲ
ート信号Ｙ1 はＰ７を介してＧＮＤレベルから立ち上が
っていき、ＶＤＤ１レベルよりＰ６のしきい値電圧ＶＴ
Ｐだけ低い電位（ＶＤＤ１−ＶＴＰ）まで変化する。こ
のため、Ｎ３の駆動能力はゲートにＶＤＤ１レベルの電
圧がかかったときよりも低く抑えられるので容量性負荷
Ｃ1 からの放電電流の最大値は低く抑えられ、ノイズの
発生を抑制することができる。したがって、複数の出力
回路２００1 ないし２００n がイネーブル信号ＥＮをＶ
ＤＤ１レベルからＧＮＤレベルへ立ち下げられて同時に
動作しても、出力部３０のＮ３のゲートにＶＤＤ１レベ
ルよりもＶＴＰだけ低い電圧しかかからないため、各Ｎ
３の駆動能力は確実に抑えられ各容量性負荷Ｃ1 ないし
Ｃn からの全放電電流ｉの最大値は低くなり、ノイズの
発生が抑制される。また、通常の動作時にはＰ６によっ
てゲート信号Ｙ1 はＶＤＤ１レベルまで上昇するのでＮ
３の駆動能力は損なわれない。
【００２８】
【発明の効果】以上説明したように本願は、出力部の出
力ＭＯＳトランジスタのゲートを駆動する出力制御部の
インバータのＰＭＯＳトランジスタを、ゲート幅がそれ
ぞれ異なる２個のＰＭＯＳトランジスタに分割して、イ
ネーブル信号をオフとして出力データを下げるときはゲ
ート幅の小さい方のＰＭＯＳトランジスタのみを用いて
出力ＭＯＳトランジスタのゲートを駆動制御し、あるい
はさらに１個のＰＭＯＳトランジスタをゲート幅の小さ
い方のＰＭＯＳトランジスタに直列接続してそのゲート
とドレインとを接続し、出力ＭＯＳトランジスタにかか
るゲート電圧を制限することにより、イネーブル信号を
立ち下げて全出力回路の出力データを多数同時に立ち下
げたときにも、容量性負荷から流入する放電電流の変化
率を抑えてその最大値を低減させることが可能となり、
したがってノイズの発生を減少させることができる効果
がある。
力ＭＯＳトランジスタのゲートを駆動する出力制御部の
インバータのＰＭＯＳトランジスタを、ゲート幅がそれ
ぞれ異なる２個のＰＭＯＳトランジスタに分割して、イ
ネーブル信号をオフとして出力データを下げるときはゲ
ート幅の小さい方のＰＭＯＳトランジスタのみを用いて
出力ＭＯＳトランジスタのゲートを駆動制御し、あるい
はさらに１個のＰＭＯＳトランジスタをゲート幅の小さ
い方のＰＭＯＳトランジスタに直列接続してそのゲート
とドレインとを接続し、出力ＭＯＳトランジスタにかか
るゲート電圧を制限することにより、イネーブル信号を
立ち下げて全出力回路の出力データを多数同時に立ち下
げたときにも、容量性負荷から流入する放電電流の変化
率を抑えてその最大値を低減させることが可能となり、
したがってノイズの発生を減少させることができる効果
がある。
【図１】本発明の出力回路の実施形態例の構成を示す回
路図である。
路図である。
【図２】図１の出力回路の動作を示すタイミング図であ
る。
る。
【図３】本発明の出力回路の他の実施形態例の構成を示
す回路図である。
す回路図である。
【図４】図３の出力回路の動作を示すタイミング図であ
る。
る。
【図５】出力回路の従来例の構成を示す回路図である。
【図６】図５の出力回路の動作を示すタイミング図であ
る。
る。
１ アンド回路 ２ インバータ ３ バッファ ４ インバータ ５ インバータ ６ ナンド回路 ７ インバータ １０ 出力制御部 ２０ レベルシフト部 ３０ 出力部 ４０ 出力制御部 Ｐ１，Ｐ２，Ｐ３，Ｐ５，Ｐ６，Ｐ７ ＰＭＯＳトラ
ンジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ５ ＮＭＯＳトランジスタ １００1 ないし１００n 出力回路 ２００1 ないし２００n 出力回路 Ｄ1 ないしＤn データ信号 Ｃ1 ないしＣn 容量性負荷 ＯＵＴ1 ないしＯＵＴn 出力端子 ｉＸ1 ないしｉＸn 放電電流 ｉＹ1 ないしｉＹn 放電電流 Ｘ1 ，Ｙ1 ゲート信号
ンジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ５ ＮＭＯＳトランジスタ １００1 ないし１００n 出力回路 ２００1 ないし２００n 出力回路 Ｄ1 ないしＤn データ信号 Ｃ1 ないしＣn 容量性負荷 ＯＵＴ1 ないしＯＵＴn 出力端子 ｉＸ1 ないしｉＸn 放電電流 ｉＹ1 ないしｉＹn 放電電流 Ｘ1 ，Ｙ1 ゲート信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX25 AX64 BX16 CX12 DX13 DX14 DX22 DX44 DX56 DX73 EX07 EX11 EY10 EZ07 EZ20 EZ25 GX01 GX04 5J056 AA04 AA32 BB34 CC21 DD13 DD28 EE11 EE15 FF07 FF10 GG01 HH01
Claims (7)
- 【請求項１】 ｎビット（ｎは２以上の自然数）並列の
入力データ信号の信号レベルを高レベルに変換して対応
する大電流で容量性負荷を駆動する出力回路であって、
各ビットにそれぞれ対応するｎ個の同一構成の単位出力
回路よりなり、各単位出力回路は、 入力データより高いレベルの出力データを生成し、容量
性負荷に供給するとともに、出力データが接地レベルに
転じるとき容量性負荷からの放電電流を接地に放電する
出力部と、 入力された制御信号にしたがい出力部を制御して前記出
力データを生成させるレベルシフト部と、 すべての単位出力回路に共通のイネーブル信号ならびに
それぞれ対応する低レベル１ビットのデータ信号を入力
して、イネーブル信号オンのとき当該入力データに対応
する前記制御信号をレベルシフト部に供給するととも
に、前記入力データが高レベルより接地レベルに立ち下
がるとき前記放電電流を接地に放電させる出力制御部と
よりなる出力回路において、 前記出力制御部が、前記イネーブル信号がオンとされた
通常動作時に入力データ信号が立下がりしたがって対応
する出力データが立ち下がるときの変化率よりも、前記
イネーブル信号がオフとされしたがって出力データが立
ち下がるときの変化率を小さくする制御手段を有するこ
とを特徴とする出力回路。 - 【請求項２】 前記出力部は高レベルの電源にソースを
接続された第３のＰＭＯＳトランジスタと、第３のＰＭ
ＯＳトランジスタのドレインにドレインを接続されソー
スを接地に接続された第３のＮＭＯＳトランジスタと、
該ドレインノードに接続する出力端子とよりなり、第３
のＮＭＯＳトランジスタのゲートは前記入力制御部によ
り制御され、 前記レベルシフト部は高レベルの電源にそれぞれのソー
スを共通に接続された第１と第２のＰＭＯＳトランジス
タと、該ＰＭＯＳトランジスタそれぞれのドレインにド
レインをそれぞれ接続され、ソースを共通に接地に接続
された第１と第２のＮＭＯＳトランジスタとよりなり、
第１のＰＭＯＳトランジスタのドレインは第２のＰＭＯ
Ｓトランジスタのゲートに接続され、第２のＰＭＯＳト
ランジスタのドレインは第１のＰＭＯＳトランジスタと
前記出力部第３のＰＭＯＳトランジスタのゲートとに接
続されており、第１と第２のＮＭＯＳトランジスタのゲ
ートは前記出力制御部により制御される、請求項１記載
の出力回路。 - 【請求項３】 前記出力制御部は、入力データとイネー
ブルとを２入力とし、出力が第１のインバータとバッフ
ァをそれぞれ介してレベルシフト部の第１のＮＭＯＳト
ランジスタと第２のＮＭＯＳトランジスタとのゲートそ
れぞれに接続されたアンド回路と、低レベルの電源にソ
ースを共通に接続されドレインが共通に前記出力部の第
３のＮＭＯＳトランジスタのゲートに接続された第５と
第６のＰＭＯＳトランジスタ、ならびにドレインを第５
と第６のＰＭＯＳトランジスタのドレインに、またソー
スを接地に接続された第５のＮＭＯＳトランジスタと第
２および第３のインバータおよびナンド回路とよりなる
前記制御手段とを有し、第５のＰＭＯＳトランジスタと
第５のＮＭＯＳトランジスタとのゲートは第２と第３の
インバータを介して前記アンド回路により駆動され、第
６のＰＭＯＳトランジスタのゲートは入力データと第２
のインバータの出力とを２入力とするナンド回路の出力
により駆動される、請求項２記載の出力回路。 - 【請求項４】 前記第５のＰＭＯＳトランジスタのゲー
ト幅が前記第６のゲート幅よりも小さいようにつくられ
ている請求項３記載の出力回路。 - 【請求項５】 前記出力制御部は、入力データとイネー
ブルとを２入力とし、出力が第１のインバータとバッフ
ァをそれぞれ介してレベルシフト部の第１のＮＭＯＳト
ランジスタと第２のＮＭＯＳトランジスタとのゲートそ
れぞれに接続されたアンド回路と、低レベルの電源にソ
ースを共通に接続された第５と第６のＰＭＯＳトランジ
スタ、ならびに第５のＰＭＯＳトランジスタのドレイン
にソースを接続されドレインを自身のゲートと第６のＰ
ＭＯＳトランジスタのドレインに共通に接続され、当該
ドレイン出力で出力部の第３のＮＭＯＳトランジスタを
駆動する第７のＰＭＯＳトランジスタと、ドレインを第
７と第６のＰＭＯＳトランジスタのドレインに、またソ
ースを接地に接続された第５のＮＭＯＳトランジスタと
第２および第３のインバータおよびナンド回路とよりな
る前記制御手段とを有し、第５のＰＭＯＳトランジスタ
と第５のＮＭＯＳトランジスタとのゲートは第２と第３
のインバータを介して前記アンド回路により駆動され、
第６のＰＭＯＳトランジスタのゲートは入力データと第
２のインバータの出力とを２入力とするナンド回路の出
力により駆動される、請求項２記載の出力回路。 - 【請求項６】 前記第５のＰＭＯＳトランジスタのゲー
ト幅が前記第６のゲート幅よりも小さいようにつくられ
ている請求項５記載の出力回路。 - 【請求項７】 前記第７のＰＭＯＳトランジスタのしき
い値電圧をＶＴＰとすると、イネーブル信号が低レベル
電源電圧より接地レベルまで立ち下がったとき前記出力
部の第３のＮＭＯＳトランジスタのゲート電圧は接地レ
ベルから低レベル電源電圧よりしきい値電圧ＶＴＰだけ
低い電圧にまで変化する請求項５または６記載の出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26009898A JP3206651B2 (ja) | 1998-09-14 | 1998-09-14 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26009898A JP3206651B2 (ja) | 1998-09-14 | 1998-09-14 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091898A true JP2000091898A (ja) | 2000-03-31 |
| JP3206651B2 JP3206651B2 (ja) | 2001-09-10 |
Family
ID=17343275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26009898A Expired - Fee Related JP3206651B2 (ja) | 1998-09-14 | 1998-09-14 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206651B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005010629A1 (ja) * | 2003-07-28 | 2005-02-03 | Koninklijke Philips Electronics N.V. | 電圧変換装置 |
| CN102420519A (zh) * | 2011-12-22 | 2012-04-18 | 东南大学 | 一种自适应调整功率管栅宽的控制电路 |
| CN106230432A (zh) * | 2016-08-30 | 2016-12-14 | 成都紫微芯源科技有限公司 | 一种具有低功耗超宽带宽的高速信号电平转换电路 |
| JP2019110382A (ja) * | 2017-12-15 | 2019-07-04 | 旭化成エレクトロニクス株式会社 | 駆動回路 |
| CN110048711A (zh) * | 2019-05-15 | 2019-07-23 | 苏州锴威特半导体有限公司 | 一种抵抗地和电源反弹噪声的数字信号处理电路 |
| CN110429930A (zh) * | 2019-08-29 | 2019-11-08 | 广东华芯微特集成电路有限公司 | 下电复位电路及电源装置 |
| CN111600595A (zh) * | 2020-06-08 | 2020-08-28 | 苏州大学 | Sigmoid函数电路及神经元电路 |
| CN112787644A (zh) * | 2019-11-11 | 2021-05-11 | 圣邦微电子（北京）股份有限公司 | 一种带有上电复位功能的自举电路 |
-
1998
- 1998-09-14 JP JP26009898A patent/JP3206651B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005010629A1 (ja) * | 2003-07-28 | 2005-02-03 | Koninklijke Philips Electronics N.V. | 電圧変換装置 |
| EP1653314A1 (en) * | 2003-07-28 | 2006-05-03 | Koninklijke Philips Electronics N.V. | Voltage converter apparatus |
| EP1653314A4 (en) * | 2003-07-28 | 2008-01-30 | Tpo Hong Kong Holding Ltd | DC CONVERTER DEVICE |
| US7545172B2 (en) | 2003-07-28 | 2009-06-09 | Tpo Hong Kong Holding Limited | Voltage converter apparatus |
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| CN106230432B (zh) * | 2016-08-30 | 2023-04-28 | 成都紫微芯源科技有限公司 | 一种具有低功耗超宽带宽的高速信号电平转换电路 |
| CN106230432A (zh) * | 2016-08-30 | 2016-12-14 | 成都紫微芯源科技有限公司 | 一种具有低功耗超宽带宽的高速信号电平转换电路 |
| JP2019110382A (ja) * | 2017-12-15 | 2019-07-04 | 旭化成エレクトロニクス株式会社 | 駆動回路 |
| CN110048711A (zh) * | 2019-05-15 | 2019-07-23 | 苏州锴威特半导体有限公司 | 一种抵抗地和电源反弹噪声的数字信号处理电路 |
| CN110048711B (zh) * | 2019-05-15 | 2023-11-21 | 苏州锴威特半导体股份有限公司 | 一种抵抗地和电源反弹噪声的数字信号处理电路 |
| CN110429930A (zh) * | 2019-08-29 | 2019-11-08 | 广东华芯微特集成电路有限公司 | 下电复位电路及电源装置 |
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| CN112787644B (zh) * | 2019-11-11 | 2023-01-10 | 圣邦微电子（北京）股份有限公司 | 一种带有上电复位功能的自举电路 |
| CN111600595A (zh) * | 2020-06-08 | 2020-08-28 | 苏州大学 | Sigmoid函数电路及神经元电路 |
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