JP2003347924A - 電圧変換回路および半導体装置 - Google Patents

電圧変換回路および半導体装置

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JP2003347924A JP2002154705A JP2002154705A JP2003347924A JP 2003347924 A JP2003347924 A JP 2003347924A JP 2002154705 A JP2002154705 A JP 2002154705A JP 2002154705 A JP2002154705 A JP 2002154705A JP 2003347924 A JP2003347924 A JP 2003347924A
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Abstract

(57)【要約】 【課題】 入出力端子間の信号の遅延時間を短縮する。 【解決手段】 待機・動作制御信号であるバッファ回路
１０の出力信号を反転させた第１反転信号であるノード
Ｃにおける信号を出力する反転回路であるインバータ回
路１５と、バッファ回路１０の出力信号およびインバー
タ回路１５の出力信号に基づいて入力信号に応じた動作
用信号または待機用信号をノードＢに出力するトライス
テート回路２０と、待機用信号であるノードＢの信号の
入力により電圧変換出力レベルを所定の電圧レベルに固
定し、動作用信号であるノードＢの信号の入力により、
入力信号およびインバータ回路１５の出力信号に基づい
て、入力信号電圧を所定の電圧に変換して出力する電圧
出力回路２５と、を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電圧変換回路およ
びそれを用いた半導体装置に関し、特に、電源電圧の異
なる回路間における信号電圧レベルを変換する電圧変換
回路およびそれを用いた半導体装置に関する。
【０００２】
【従来の技術】従来、電源電圧の異なる回路間にて信号
の伝達を行う場合には、それらの回路間のインターフェ
イス回路として信号電圧の振幅レベルを変換する電圧変
換回路（レベルシフター回路）が使用されている。
【０００３】例えば、ＭＯＳトランジスタによって構成
され、異なる電源電圧にて駆動される複数の回路部を有
し、インターフェイス回路として動作する電圧変換回路
の回路構成およびその動作を以下に説明する。
【０００４】図７は、上記インターフェイス回路である
電圧変換回路Ａの回路図である。図７に示す電圧変換回
路Ａは、インバータ回路７０および電圧出力回路８０を
有している。
【０００５】電圧出力回路８０の電源電圧および基準電
圧（Ｌｏｗレベル）は、それぞれＶＤＤ１およびＶＳＳ
１である。また、インバータ回路７０の電源電圧および
基準電圧（Ｌｏｗレベル）は、それぞれＶＤＤ２および
ＶＳＳ１である。ここで、電圧条件としては、ＶＤＤ１
＞ＶＤＤ２およびＶＳＳ１＝ＶＳＳ２＝ＧＮＤレベルで
あり、この条件を電圧条件Ａとする。
【０００６】電圧出力回路８０は、Ｐ型ＭＯＳトランジ
スタ８０ｃおよび８０ｄが並列に接続されている。Ｐ型
ＭＯＳトランジスタ８０ｃおよび８０ｄの各ソース端子
は、それぞれ電源電圧ＶＤＤ１に接続され、Ｐ型ＭＯＳ
トランジスタ８０ｃおよび８０ｄの各ドレイン端子は、
それぞれＮ型ＭＯＳトランジスタ８０ａおよび８０ｂの
ドレイン端子にそれぞれ接続されている。Ｐ型ＭＯＳト
ランジスタ８０ｃおよび８０ｄの各ゲート端子は、それ
ぞれＮ型ＭＯＳトランジスタ８０ｂおよび８０ａのドレ
イン端子にそれぞれ接続されている。Ｐ型ＭＯＳトラン
ジスタ８０ｄおよびＮ型ＭＯＳトランジスタ８０ｂの各
ドレイン端子は、電圧変換回路Ａの出力端子である出力
ノードＢとなる。Ｎ型ＭＯＳトランジスタ８０ａおよび
８０ｂの各ソース端子は、それぞれＶＳＳ１＝ＧＮＤ
（アース）に接続される。Ｎ型ＭＯＳトランジスタ８０
ａのゲート端子は、インバータ回路７０の入力端子に接
続され、Ｎ型ＭＯＳトランジスタ８０ｂのゲート端子
は、インバータ回路７０の出力端子に接続される。
【０００７】インバータ回路７０は、Ｐ型ＭＯＳトラン
ジスタ７０ｂおよびＮ型ＭＯＳトランジスタ７０ａから
構成されている。Ｐ型ＭＯＳトランジスタ７０ｂのドレ
イン端子およびゲート端子は、それぞれＮ型ＭＯＳトラ
ンジスタ７０ａのドレイン端子およびゲート端子にそれ
ぞれ接続される。Ｐ型ＭＯＳトランジスタ７０ｂおよび
Ｎ型ＭＯＳトランジスタ７０ａの各ドレイン端子は、イ
ンバータ回路７０の出力端子となり、Ｐ型ＭＯＳトラン
ジスタ７０ｂおよびＮ型ＭＯＳトランジスタ７０ａの各
ゲート端子は、インバータ回路７０の入力端子となる。
インバータ回路７０の入力端子は、電圧変換回路Ａの入
力端子である入力ノードＡとなる。Ｐ型ＭＯＳトランジ
スタ７０ｂおよびＮ型ＭＯＳトランジスタ７０ａのソー
ス端子は、それぞれ電源電圧ＶＤＤ２およびＶＳＳ２＝
ＧＮＤ（アース）に接続される。
【０００８】図７の電圧変換回路Ａは、入力ノードＡに
信号電圧Ａ（Ｈｉｇｈレベル：ＶＤＤ２、Ｌｏｗレベ
ル：ＶＳＳ２）が入力されると、出力ノードＢから信号
電圧Ｂ（Ｈｉｇｈレベル：ＶＤＤ１、Ｌｏｗレベル：Ｖ
ＳＳ１）が出力され、信号電圧ＡのＨｉｇｈレベル：Ｖ
ＤＤ２を、信号電圧ＢのＨｉｇｈレベル：ＶＤＤ１に電
圧変換する。この動作を、以下に説明する。尚、Ｈｉｇ
ｈレベルはＨ状態、ＬｏｗレベルはＬ状態と明記する。
【０００９】入力ノードＡがＨ（ＶＤＤ２）状態の場合
を考える。入力ノードＡがＨ状態になると、インバータ
回路７０の入力端子および電圧出力回路８０のＮ型ＭＯ
Ｓトランジスタ８０ａのゲート端子がＨ状態となり、Ｎ
型ＭＯＳトランジスタ８０ａはＯＮ状態となる。この
時、インバータ回路７０の出力端子はＬ状態となり、Ｎ
型ＭＯＳトランジスタ８０ａのドレイン端子はＬ状態と
なる。インバータ回路７０の出力端子がＬ状態となる
と、Ｎ型ＭＯＳトランジスタ８０ｂのゲート端子もＬ状
態となり、Ｎ型ＭＯＳトランジスタ８０ｂは、ＯＦＦ状
態となりＮ型ＭＯＳトランジスタ８０ｂのドレイン端子
はＨ状態となる。
【００１０】Ｎ型ＭＯＳトランジスタ８０ｂのドレイン
端子がＨ状態となるとＰ型ＭＯＳトランジスタ８０ｃの
ゲート端子もＨ状態となり、Ｐ型ＭＯＳトランジスタ８
０ｃはＯＦＦ状態となり、電圧出力回路８０の電源電圧
ＶＤＤ１は、Ｎ型ＭＯＳトランジスタ８０ａのドレイン
端子に印加されず、Ｎ型ＭＯＳトランジスタ８０ａのド
レイン端子はＬ状態を保持する。
【００１１】Ｎ型ＭＯＳトランジスタ８０ａのドレイン
端子がＬ状態であると、Ｐ型ＭＯＳトランジスタ８０ｄ
のゲート端子もＬ状態となり、Ｐ型ＭＯＳトランジスタ
８０ｄがＯＮ状態となる。これにより、電圧出力回路８
０の電源電圧ＶＤＤ１は、Ｎ型ＭＯＳトランジスタ８０
ｂのドレイン端子に印加される。この時、Ｎ型ＭＯＳト
ランジスタ８０ｂは、ＯＦＦ状態であるので、Ｎ型ＭＯ
Ｓトランジスタ８０ｂのドレイン端子のＨ状態（ＶＤＤ
１）が出力端子である出力ノードＢより出力される。
【００１２】入力ノードＡがＬ（ＶＳＳ２）状態の場合
も同様に説明でき、出力ノードＢはＬ（ＶＳＳ１）状態
となる。ここで、ＶＳＳ１＝ＶＳＳ２＝ＧＮＤである。
【００１３】次に、電源電圧の異なる回路間に、図７に
示す電圧変換回路Ａではなく、インバータ回路のみが設
けられた場合の動作を図８を用いて説明する。
【００１４】図８に示すインバータ回路は、Ｐ型ＭＯＳ
トランジスタ９０ｂおよびＮ型ＭＯＳトランジスタ９０
ａから構成されている。Ｐ型ＭＯＳトランジスタ９０ｂ
のドレイン端子およびゲート端子は、それぞれＮ型ＭＯ
Ｓトランジスタ９０ａのドレイン端子およびゲート端子
に接続される。Ｐ型ＭＯＳトランジスタ９０ｂおよびＮ
型ＭＯＳトランジスタ９０ａのドレイン端子は、インバ
ータ回路の出力端子である出力ノードＢとなり、Ｐ型Ｍ
ＯＳトランジスタ９０ｂおよびＮ型ＭＯＳトランジスタ
９０ａのゲート端子は、インバータ回路の入力端子であ
る入力ノードＡとなる。Ｐ型ＭＯＳトランジスタ９０ｂ
およびＮ型ＭＯＳトランジスタ９０ａのソース端子は、
それぞれ電源電圧ＶＤＤ１およびＶＳＳ１＝ＧＮＤ（ア
ース）に接続される。
【００１５】このインバータ回路の入力ノードＡに、前
述の電圧条件Ａ（ＶＤＤ１＞ＶＤＤ２およびＶＳＳ１＝
ＶＳＳ２＝ＧＮＤレベル）を満足する信号電圧Ａ（Ｈ：
ＶＤＤ２、Ｌ：ＶＳＳ２）が印加される場合の動作を説
明する。
【００１６】ＶＤＤ１とＶＤＤ２との電位差（＝ＶＤＤ
１−ＶＤＤ２）が、図８のＰ型ＭＯＳトランジスタ９０
ｂの閾値電圧未満である場合、入力ノードＡにＨ状態
（ＶＤＤ２）の信号電圧Ａが入力されると、Ｐ型ＭＯＳ
トランジスタ９０ｂはＯＦＦ状態となり、Ｎ型ＭＯＳト
ランジスタ９０ａはＯＮ状態となるため、出力ノードＢ
はＬ状態（ＶＳＳ１）となる。また、入力ノードＡにＬ
状態（ＶＳＳ２）の信号電圧Ａが入力されると、Ｐ型Ｍ
ＯＳトランジスタ９０ｂはＯＮ状態となり、Ｎ型ＭＯＳ
トランジスタ９０ａはＯＦＦ状態となるため、出力ノー
ドＢはＨ状態（ＶＤＤ１）となる。これにより、インバ
ータ回路は正常に動作し、入力ノードＡおよび出力ノー
ドＢ間にて、電圧変換（ＶＤＤ２→ＶＤＤ１）が行われ
る。
【００１７】ところが、ＶＤＤ１とＶＤＤ２との電位差
が、図８のＰ型ＭＯＳトランジスタ９０ｂの閾値電圧以
上である場合、入力ノードＡにＨ状態（ＶＤＤ２）の信
号電圧Ａが入力されると、図８のインバータ回路のＰ型
ＭＯＳトランジスタ９０ｂおよびＮ型ＭＯＳトランジス
タ９０ａの両方がＯＮ状態となる。これにより、電源電
圧ＶＤＤ１およびＶＳＳ１（アース）間に、貫通電流が
発生し、Ｐ型ＭＯＳトランジスタ９０ｂおよびＮ型ＭＯ
Ｓトランジスタ９０ａから成るＣＭＯＳトランジスタの
インバータ回路は、信号電圧ＡがＨ状態では、貫通電流
が常に流れることになり、低消費電力での駆動が満足で
きなくなる。
【００１８】したがって、図７および８に示す回路にお
いて、入力ノードＡに電圧条件Ａを満足する信号電圧Ａ
（Ｈ：ＶＤＤ２、Ｌ：ＶＳＳ２）が入力されて、出力ノ
ードＡより信号電圧Ｂ（Ｈ：ＶＤＤ１、Ｌ：ＶＳＳ１）
が正常に出力されるには、図７に示すように電圧出力回
路８０が必要となる。
【００１９】また、近年、電源電圧の異なるＩＣチップ
を組み合わせてシステム機器を構築する方式、および、
動作電圧、機能等の異なる電圧変換回路ブロックを１チ
ップ化する方式において、前述の電圧条件Ａのような信
号入力条件にて動作する回路は、益々、多用される傾向
にあると考えられる。
【００２０】図７に示す電圧変換回路Ａは、入力電圧と
出力電圧との電圧変換を行う機能のみを持つ回路である
が、これ以外にインターフェイス回路は、スタンバイ
（待機）機能を有する場合、１チップ化された機能の異
なる電圧変換回路ブロック間に使用される場合等があ
る。図９は、スタンバイ（待機）機能を有する場合のイ
ンターフェイス回路である電圧変換回路Ｂの一例を示す
回路図である。
【００２１】図９に示す電圧変換回路Ｂは、バッファ回
路５０、ＮＯＲ回路６０、インバータ回路７０および電
圧出力回路８０を有している。この電圧変換回路Ｂは、
電圧変換回路Ｂの入力端子であるＮＯＲ回路６０のＡＤ
端子に入力される上記電圧条件Ａを満足するＡＤ（アド
レス）信号（Ｈ状態：ＶＤＤ２、Ｌ状態：ＶＳＳ２）
を、電圧変換回路Ｂの制御端子であるバッファ回路５０
のＣＥＢ端子に入力されるＣＥＢ信号に基づいて制御
し、電圧変換回路Ｂの出力端子である電圧出力回路８０
のＡＤＯＵＴＢ端子から、ＡＤ信号が電圧変換されたＡ
ＤＯＵＴＢ信号（Ｈ状態：ＶＤＤ１、Ｌ状態：ＶＳＳ
１）を出力する。ＣＥＢ信号は、電圧変換回路Ｂがスタ
ンバイ状態であるか動作状態であるかを切り換える制御
信号である。尚、インバータ回路７０および電圧出力回
路８０は、回路構成が図７と同様の回路である。
【００２２】バッファ回路５０は、ＣＭＯＳトランジス
タから成るインバータ回路が直列に２段接続されてい
る。１段目のインバータ回路は、Ｐ型ＭＯＳトランジス
タ５０ｂおよびＮ型ＭＯＳトランジスタ５０ａから構成
されている。Ｐ型ＭＯＳトランジスタ５０ｂのドレイン
端子およびゲート端子は、それぞれＮ型ＭＯＳトランジ
スタ５０ａのドレイン端子およびゲート端子に接続され
る。Ｐ型ＭＯＳトランジスタ５０ｂおよびＮ型ＭＯＳト
ランジスタ５０ａの各ドレイン端子は、１段目のインバ
ータ回路の出力端子であり、２段目のインバータ回路の
入力端子に接続されている。Ｐ型ＭＯＳトランジスタ５
０ｂおよびＮ型ＭＯＳトランジスタ５０ａの各ゲート端
子は、バッファ回路５０の入力端子であり、スタンバイ
状態と動作状態との切換信号であるＣＥＢ信号が入力さ
れるＣＥＢ端子となる。Ｐ型ＭＯＳトランジスタ５０ｂ
およびＮ型ＭＯＳトランジスタ５０ａの各ソース端子
は、それぞれ電源電圧ＶＤＤ２およびＶＳＳ２＝ＧＮＤ
（アース）に接続される。
【００２３】２段目のインバータ回路も、Ｐ型ＭＯＳト
ランジスタ５０ｄおよびＮ型ＭＯＳトランジスタ５０ｃ
から構成されており、１段目のインバータ回路と同様に
接続されている。Ｐ型ＭＯＳトランジスタ５０ｄおよび
Ｎ型ＭＯＳトランジスタ５０ｃの各ゲート端子は、２段
目のインバータ回路の入力端子であり、１段目のインバ
ータ回路の出力端子と接続されている。Ｐ型ＭＯＳトラ
ンジスタ５０ｄおよびＮ型ＭＯＳトランジスタ５０ｃの
各ドレイン端子は、バッファ回路５０の出力端子であ
り、ノードＡに接続されている。Ｐ型ＭＯＳトランジス
タ５０ｄおよびＮ型ＭＯＳトランジスタ５０ｃの各ソー
ス端子は、それぞれ電源電圧ＶＤＤ２およびＶＳＳ２＝
ＧＮＤ（アース）にそれぞれ接続される。
【００２４】ＮＯＲ回路６０は、直列接続されたＰ型Ｍ
ＯＳトランジスタ６０ｃおよび６０ｄ、および、並列接
続されたＮ型ＭＯＳトランジスタ６０ａおよび６０ｂを
有している。Ｐ型ＭＯＳトランジスタ６０ｄのソース端
子およびドレイン端子は、それぞれ電源電圧ＶＤＤ２お
よびＰ型ＭＯＳトランジスタ６０ｃのソース端子にそれ
ぞれ接続され、Ｐ型ＭＯＳトランジスタ６０ｃのドレイ
ン端子は、Ｎ型ＭＯＳトランジスタ６０ａおよび６０ｂ
の各ドレイン端子とそれぞれ接続される。Ｐ型ＭＯＳト
ランジスタ６０ｃのドレイン端子およびＮ型ＭＯＳトラ
ンジスタ６０ａおよび６０ｂのドレイン端子は、ＮＯＲ
回路６０の出力端子であり、ノードＢに接続されてい
る。Ｎ型ＭＯＳトランジスタ６０ａおよび６０ｂの各ソ
ース端子は、ＶＳＳ２＝ＧＮＤ（アース）に接続され
る。Ｎ型ＭＯＳトランジスタ６０ａのゲート端子は、ノ
ードＡを介してバッファ回路５０の出力端子に接続され
るとともに、Ｐ型ＭＯＳトランジスタ６０ｃのゲート端
子に接続される。Ｎ型ＭＯＳトランジスタ６０ｂのゲー
ト端子は、Ｐ型ＭＯＳトランジスタ６０ｄのゲート端子
に接続され、ＮＯＲ回路６０の入力端子であり、アドレ
ス信号であるＡＤ信号が入力されるＡＤ端子となる。
【００２５】ＮＯＲ回路６０の出力端子は、ノードＢを
介してインバータ回路７０の入力端子、および、電圧出
力回路８０のＮ型ＭＯＳトランジスタ８０ａのゲート端
子に接続されている。
【００２６】インバータ回路７０および電圧出力回路８
０は、図７に示す回路と同様の回路構成であり、インバ
ータ回路７０の出力端子が、ノードＣを介して電圧出力
回路８０のＮ型ＭＯＳトランジスタ８０ｂのゲート端子
に接続されている。
【００２７】次に、図９に示す電圧変換回路Ｂの動作を
説明する。電圧変換回路Ｂは、制御端子であるＣＥＢ端
子より入力されるＣＥＢ信号がＬ状態の場合に動作状
態、ＣＥＢ信号がＨ状態の場合にスタンバイ状態とな
る。
【００２８】ＣＥＢ信号がＨ状態（ＶＤＤ２）の場合、
バッファ回路５０の入力端子には、Ｈ状態のＣＥＢ信号
が入力され、バッファ回路５０の出力端子からＨ状態の
出力信号が出力される。このＨ状態の出力信号は、ノー
ドＡを介してＮＯＲ回路６０のＰ型ＭＯＳトランジスタ
６０ｃおよびＮ型ＭＯＳトランジスタ６０ａのゲート端
子に入力され、Ｐ型ＭＯＳトランジスタ６０ｃはＯＦＦ
状態となり、Ｎ型ＭＯＳトランジスタ６０ａはＯＮ状態
となり、Ｎ型ＭＯＳトランジスタ６０ａのドレイン端子
はＬ状態となる。
【００２９】この場合、ＮＯＲ回路６０のＡＤ端子に入
力されるＡＤ信号がＨ状態またはＬ状態のどちらので
も、Ｎ型ＭＯＳトランジスタ６０ａのドレイン端子に接
続されているＮＯＲ回路６０の出力端子はＬ状態となる
ため、Ｌ状態の出力信号がノードＢを介してインバータ
回路７０および電圧出力回路８０に出力される。インバ
ータ回路７０および電圧回路８０は、Ｌ状態の信号が入
力されると、図７の電圧変換回路Ａの動作にて説明した
ように、電圧出力回路８０の出力端子であるＡＤＯＵＴ
Ｂ端子はＬ状態となる。
【００３０】これにより、電圧変換回路Ｂは、制御端子
であるＣＥＢ端子に入力されるＣＥＢ信号がＨ状態であ
れば、入力端子であるＡＤ端子に入力されるＡＤ信号が
Ｈ状態またはＬ状態の信号状態にかかわらず、出力端子
であるＡＤＯＵＴＢ端子から出力されるＡＤＯＵＴＢ信
号は、常に、Ｌ状態となり電圧変換回路Ｂのスタンバイ
状態が保持される。
【００３１】次に、ＣＥＢ信号がＬ状態（ＶＳＳ２）の
場合、バッファ回路５０の入力端子には、Ｌ状態のＣＥ
Ｂ信号が入力され、バッファ回路５０の出力端子からＬ
状態の出力信号が出力される。このＬ状態の出力信号
は、ノードＡを介してＮＯＲ回路６０のＰ型ＭＯＳトラ
ンジスタ６０ｃおよびＮ型ＭＯＳトランジスタ６０ａの
ゲート端子に入力され、Ｐ型ＭＯＳトランジスタ６０ｃ
は、ＯＮ状態となり、Ｎ型ＭＯＳトランジスタ６０ａは
ＯＦＦ状態となる。
【００３２】この場合、ＮＯＲ回路６０のＡＤ端子に入
力されるＡＤ信号がＨ状態であれば、このＡＤ信号がＰ
型ＭＯＳトランジスタ６０ｄおよびＮ型ＭＯＳトランジ
スタ６０ｂのゲート端子に入力され、Ｐ型ＭＯＳトラン
ジスタ６０ｄはＯＦＦ状態となり、Ｎ型ＭＯＳトランジ
スタ６０ｂのドレイン端子はＬ状態となる。Ｎ型ＭＯＳ
トランジスタ６０ｂのドレイン端子がＬ状態となると、
Ｎ型ＭＯＳトランジスタ６０ｂのドレイン端子に接続さ
れているＮＯＲ回路６０の出力端子はＬ状態となるた
め、Ｌ状態の出力信号がノードＢを介してインバータ回
路７０および電圧出力回路８０に出力される。インバー
タ回路７０および電圧出力回路８０は、Ｌ状態の信号が
入力されると、電圧出力回路８０の出力端子であるＡＤ
ＯＵＴＢ端子はＬ状態となる。
【００３３】また、ＮＯＲ回路６０のＡＤ端子に入力さ
れるＡＤ信号がＬ状態であれば、Ｐ型ＭＯＳトランジス
タ６０ｄはＯＮ状態となり、Ｎ型ＭＯＳトランジスタ６
０ｂはＯＦＦ状態となる。この時、Ｎ型ＭＯＳトランジ
スタ６０ａおよびＮ型ＭＯＳトランジスタ６０ｂのドレ
イン端子はＨ状態であり、Ｐ型ＭＯＳトランジスタ６０
ｃおよびＰ型ＭＯＳトランジスタ６０ｄもＯＮ状態であ
るため、Ｐ型ＭＯＳトランジスタ６０ｃおよびＮ型ＭＯ
Ｓトランジスタ６０ｂのドレイン端子に接続されている
ＮＯＲ回路６０の出力端子は、電源電圧ＶＤＤ２は印加
されＨ状態（ＶＤＤ２）となり、Ｈ状態の出力信号がノ
ードＢを介してインバータ回路７０および電圧出力回路
８０に出力される。インバータ回路７０および電圧出力
回路８０は、Ｈ状態の信号が入力されると、図７の電圧
変換回路Ａの動作にて説明したように、電圧出力回路８
０の出力端子であるＡＤＯＵＴＢ端子はＨ状態となる。
【００３４】これにより、電圧変換回路Ｂは、制御端子
であるＣＥＢ端子に入力されるＣＥＢ信号がＬ状態であ
れば、入力端子であるＡＤ端子に入力されるＡＤ信号の
Ｈ状態またはＬ状態の信号状態に基づいて、出力端子で
あるＡＤＯＵＴＢ端子から出力されるＡＤＯＵＴＢ信号
は、それぞれＬ状態またはＨ状態の信号状態となり、電
圧変換回路Ｂの動作状態が保持される。
【００３５】図１０は、図９に示す電圧変換回路Ｂのス
タンバイ状態が解除された場合のＣＥＢ信号、ＡＤ信
号、ＡＤＯＵＴＢ信号および各ノードＡ、Ｂ、Ｃ、Ｄに
おける信号のタイミングチャートである。ここで、ＣＥ
Ｂ、ＡＤ、ＡＤＯＵＴＢおよびノードＡ、Ｂ、Ｃ、Ｄ
は、それぞれＣＥＢ信号、ＡＤ信号、ＡＤＯＵＴＢ信号
およびノードＡ、Ｂ、Ｃ、Ｄにおける信号の信号波形を
示す。
【００３６】図９の電圧変換回路Ｂにおいてスタンバイ
状態が解除される場合、バッファ回路５０に入力される
ＣＥＢ信号がＨ状態（ＶＤＤ２）からＬ状態（ＶＳＳ２
＝ＧＮＤ）に変化するので、バッファ回路５０の出力端
子に接続されているノードＡにおけるバッファ回路５０
の出力信号は、バッファ回路５０内の遅延時間（２Ｔ）
だけ遅れて、図１０のノードＡに示すＨ状態からＬ状態
に変化する信号波形（Ｈ状態：ＶＤＤ２、Ｌ状態：ＧＮ
Ｄ）になる。
【００３７】この場合、ＮＯＲ回路６０に入力されるＡ
Ｄ信号は、図１０のＡＤに示すようにＬ状態（ＶＳＳ２
＝ＧＮＤ）に固定されているとする。この時、図９に示
すＮＯＲ回路６０の出力端子に接続されているノードＢ
におけるＮＯＲ回路６０の出力信号は、ＮＯＲ回路６０
内の遅延時間（１Ｔ）だけ遅れて、図１０のノードＢに
示すＬ状態からＨ状態に変化する信号波形（Ｈ状態：Ｖ
ＤＤ２、Ｌ状態：ＧＮＤ）になる。
【００３８】インバータ回路７０の出力端子に接続され
ているノードＣにおけるインバータ回路７０の出力信号
は、インバーター回路７０内の遅延時間（１Ｔ）だけ遅
れて、図１０のノードＣに示すＨ状態からＬ状態に変化
する信号波形（Ｈ状態：ＶＤＤ２、Ｌ状態：ＧＮＤ）と
なる。
【００３９】Ｎ型ＭＯＳトランジスタ８０ａのドレイン
端子に接続されているノードＤにおける信号は、Ｎ型Ｍ
ＯＳトランジスタ８０ａのゲート端子に入力されるノー
ドＢの信号状態に基づいて変化し、図１０のノードＤに
示すＨ状態からＬ状態に変化する信号波形（Ｈ状態：Ｖ
ＤＤ１、Ｌ状態：ＧＮＤ）となる。
【００４０】電圧変換回路Ｂの出力端子であるＡＤＯＵ
ＴＢ端子から出力されるＡＤＯＵＴＢ信号は、図１０の
ノードＢおよびノードＣに示す信号波形のタイミングを
受けて、図１０のＡＤＯＵＴＢに示すＬ状態からＨ状態
に変化する信号波形（Ｈ状態：ＶＤＤ１、Ｌ状態：ＧＮ
Ｄ）となる。
【００４１】図１０に示すように、ノードＣにおける信
号は、ノードＢにおける信号よりも１Ｔだけ遅延する。
このため、図９の電圧出力回路８０内の動作は、まず始
めに図９に示すノードＢの信号状態が、ＮＯＲ回路６０
の出力信号に基づいて、Ｌ状態からＨ状態に変化するこ
とによって、Ｎ型ＭＯＳトランジスタ８０ａがＯＦＦ状
態からＯＮ状態になる。Ｎ型ＭＯＳトランジスタ８０ａ
がＯＮ状態になると、Ｎ型ＭＯＳトランジスタ８０ａの
ドレイン端子がＬ状態になり、電圧出力回路８０のノー
ドＤの信号状態がＨ状態（ＶＤＤ１）からＬ状態（ＧＮ
Ｄ）に変化する。その後、図９に示すノードＣの信号状
態が、インバータ回路７０の出力信号に基づいて、Ｈ状
態からＬ状態に変化することによって、Ｎ型ＭＯＳトラ
ンジスタ８０ｂがＯＮ状態からＯＦＦ状態になる。この
Ｎ型ＭＯＳトランジスタ８０ｂがＯＮ状態からＯＦＦ状
態になる動作時に、上記ノードＤの信号状態がＨ状態か
らＬ状態に変化することに伴うＰ型ＭＯＳトランジスタ
８０ｄがＯＦＦ状態からＯＮ状態へ変化し、電源電圧Ｖ
ＤＤ１がＮ型ＭＯＳトランジスタ８０ｂのドレイン端子
に印加され、このドレイン端子に接続されたＡＤＯＵＴ
Ｂ端子から出力されるＡＤＯＵＴＢ信号がＬ状態（ＧＮ
Ｄ）からＨ状態（ＶＤＤ１）に変化する。この場合、Ｐ
型ＭＯＳトランジスタ８０ｄがＯＦＦ状態からＯＮ状態
になるタイミングと、Ｎ型ＭＯＳトランジスタ８０ｂが
ＯＮ状態からＯＦＦ状態になるタイミングとは、ほぼ同
じタイミングということになる。
【００４２】電圧出力回路８０におけるＡＤＯＵＴＢ信
号のＬ状態からＨ状態への変化は、図１０に示すノード
Ｂの信号波形のＬ状態からＨ状態への変化点が起点にな
っているので、この起点からの経過時間を遅延時間（Ａ
Ｔ）とする。
【００４３】これにより、電圧変換回路Ｂのスタンバイ
状態を解除した場合に、出力端子であるＡＤＯＵＴＢ端
子からＡＤＯＵＴＢ信号が出力されるまでの遅延時間
は、図１０のＡＤＯＵＴＢの信号波形に示すように、２
Ｔ＋ＡＴとなる。この遅延時間は、ＣＥＢ信号がＨ状態
から（ＶＤＤ２）／２の電圧値になる時間を起点とし、
ＡＤＯＵＴＢ信号がＬ状態から（ＶＤＤ１）／２の電圧
値になる時間を終点とする。
【００４４】また、ＮＯＲ回路６０に入力されるＡＤ信
号が、Ｈ状態（ＶＤＤ２）に固定されている場合は、Ａ
ＤＯＵＴＢ信号は、常に、Ｌ状態となるので、この場合
には、電圧変換回路Ｂのスタンバイ状態が解除されてか
ら、出力端子であるＡＤＯＵＴＢ端子からＡＤＯＵＴＢ
信号が出力されるまでの遅延時間は存在しない。
【００４５】したがって、図９に示す電圧変換回路Ｂお
けるスタンバイ状態の解除時に、出力信号であるＡＤＯ
ＵＴＢ信号が出力されるまでの遅延時間は、２Ｔ＋ＡＴ
が最大（ワーストケース）となる。
【００４６】次に、図９に示す電圧変換回路Ｂにおい
て、スタンバイ状態を解除後、バッファ回路５０に入力
されるＣＥＢ信号がＬ状態を保持し、ＮＯＲ回路６０に
入力されるＡＤ信号がＬ状態からＨ状態に変化する場合
を考える。
【００４７】図１１は、電圧変換回路Ｂのスタンバイ状
態の解除後、ＡＤ信号がＬ状態からＨ状態に変化した場
合のＡＤＯＵＴＢ信号および各ノードＡ、Ｂ、Ｃ、Ｄの
おける信号のタイミングチャートである。ここで、ＣＥ
Ｂ、ＡＤ、ＡＤＯＵＴＢおよびノードＡ、Ｂ、Ｃ、Ｄ
は、それぞれＣＥＢ信号、ＡＤ信号、ＡＤＯＵＴＢ信号
およびノードＡ、Ｂ、Ｃ、Ｄにおける信号の信号波形を
示す。
【００４８】ＣＥＢ信号は、スタンバイ状態が解除され
ているので、図１１のＣＥＢに示すように、Ｌ状態（Ｇ
ＮＤ）に固定されている。
【００４９】ノードＡにおける信号は、ＣＥＢ信号がＬ
状態（ＧＮＤ）であるので、Ｌ状態となり遅延時間は存
在せず、図１１のノードＡに示すタイミングの信号波形
（Ｌ状態：ＧＮＤ）になる。
【００５０】ＡＤ信号は、図１１のＡＤに示すＬ状態か
らＨ状態に変化する信号波形（Ｈ状態：ＶＤＤ２、Ｌ状
態：ＧＮＤ）になる。
【００５１】ノードＢにおける信号は、ＡＤ信号が入力
されるＮＯＲ回路６０内の遅延時間（１Ｔ）だけ遅れ
て、図１１のノードＢに示すＨ状態からＬ状態に変化す
る信号波形（Ｈ状態：ＶＤＤ２、Ｌ状態：ＧＮＤ）にな
る。
【００５２】ノードＣにおける信号は、インバーター回
路７０内の遅延時間（１Ｔ）だけ遅れて、図１１のノー
ドＣに示すＬ状態からＨ状態に変化する信号波形（Ｈ状
態：ＶＤＤ２、Ｌ状態：ＧＮＤ）になる。
【００５３】ノードＤにおける信号は、Ｎ型ＭＯＳトラ
ンジスタ８０ａのスイッチングに基づいて変化し、図１
１のノードＤに示すＬ状態からＨ状態に変化する信号波
形（Ｈ状態：ＶＤＤ１、Ｌ状態：ＧＮＤ）となる。
【００５４】ＡＤＯＵＴＢ信号は、図１１のノードＢお
よびノードＣに示す信号波形のタイミングを受けて、図
１１のＡＤＯＵＴＢに示すＨ状態からＬ状態に変化する
信号波形（Ｈ状態：ＶＤＤ２、Ｌ状態：ＧＮＤ）とな
る。
【００５５】図１１に示すように、ノードＣにおける信
号は、ノードＢにおける信号よりも１Ｔだけ遅延する。
このため、図９の電圧出力回路８０内の動作は、まず始
めに図９に示すノードＢの信号状態が、ＮＯＲ回路６０
の出力信号に基づいて、Ｈ状態からＬ状態に変化するこ
とによって、Ｎ型ＭＯＳトランジスタ８０ａがＯＮ状態
からＯＦＦ状態になる。この時、電圧出力回路８０のＡ
ＤＯＵＴＢ端子から出力されるＡＤＯＵＴＢ信号は、Ｈ
状態であるため、Ｎ型ＭＯＳトランジスタ８０ａおよび
Ｐ型ＭＯＳトランジスタ８０ｃがＯＦＦ状態であり、電
圧出力回路８０内のノードＤの信号状態は、フローティ
ング状態になる。ただし、ノードＤには電流がどこから
も供給されないので、ノードＤの信号状態は、Ｌ状態を
維持する。 その後、図９に示すノードＣの信号状態
が、インバータ回路７０の出力信号に基づいて、Ｌ状態
からＨ状態に変化することによって、Ｎ型ＭＯＳトラン
ジスタ８０ｂがＯＦＦ状態からＯＮ状態となり、ここで
初めて、ＡＤＯＵＴＢ信号がＨ状態からＬ状態に変化す
る。ＡＤＯＵＴＢ信号がＨ状態からＬ状態に変化するこ
とによって、Ｐ型ＭＯＳトランジスタ８０ｃがＯＦＦ状
態からＯＮ状態に変化し、フローティング状態であった
ノードＤの信号状態がＬ状態からＨ状態に変化する。ノ
ードＤの信号状態がＬ状態からＨ状態に変化することに
よって、Ｐ型ＭＯＳトランジスタ８０ｄがＯＮ状態から
ＯＦＦ状態に変化し、ＡＤＯＵＴＢ信号のＨ状態からＬ
状態への遷移が加速される。
【００５６】電圧出力回路８０におけるＡＤＯＵＴＢ信
号のＨ状態からＬ状態への変化は、図１１に示すノード
Ｃの信号波形のＬ状態からＨ状態への変化点が起点にな
っているので、この起点からの経過時間を遅延時間（Ｂ
Ｔ）とする。
【００５７】これにより、電圧変換回路Ｂのスタンバイ
状態を解除後、入力端子であるＡＤ端子から入力される
ＡＤ信号のみがＬ状態からＨ状態に変化した場合に、出
力端子であるＡＤＯＵＴＢ端子からＡＤＯＵＴＢ信号が
出力されるまでの遅延時間は、図１１のＡＤＯＵＴＢの
信号波形に示すように、１Ｔ＋ＢＴとなる。この遅延時
間は、ノードＢの信号状態がＨ状態からＬ状態への変化
点を起点とし、ＡＤＯＵＴＢ信号がＨ状態から（ＶＤＤ
１）／２の電圧値になる時間を終点とする。
【００５８】次に、図９に示す電圧変換回路Ｂにおい
て、スタンバイ状態を解除後、バッファ回路５０に入力
されるＣＥＢ信号がＬ状態を保持し、ＮＯＲ回路６０に
入力されるＡＤ信号がＨ状態からＬ状態に変化する場合
を考える。
【００５９】図１２は、電圧変換回路Ｂのスタンバイ状
態の解除後、ＡＤ信号がＨ状態からＬ状態に変化した場
合のＡＤＯＵＴＢ信号および各ノードＡ、Ｂ、Ｃ、Ｄの
おける信号のタイミングチャートである。ここで、ＣＥ
Ｂ、ＡＤ、ＡＤＯＵＴＢおよびノードＡ、Ｂ、Ｃ、Ｄ
は、それぞれＣＥＢ信号、ＡＤ信号、ＡＤＯＵＴＢ信号
およびノードＡ、Ｂ、Ｃ、Ｄにおける信号の信号波形を
示す。
【００６０】ＣＥＢ信号は、スタンバイ状態が解除され
ているので、図１２のＣＥＢに示すように、Ｌ状態（Ｇ
ＮＤ）に固定されている。
【００６１】ノードＡにおける信号は、ＣＥＢ信号がＬ
状態（ＧＮＤ）であるので、Ｌ状態となり遅延時間は存
在せず、図１２のノードＡに示すタイミングの信号波形
（Ｌ状態：ＧＮＤ）になる。
【００６２】ＡＤ信号は、図１２のＡＤに示すＨ状態か
らＬ状態に変化する信号波形（Ｈ状態：ＶＤＤ２、Ｌ状
態：ＧＮＤ）になる。
【００６３】ノードＢにおける信号は、ＡＤ信号が入力
されるＮＯＲ回路６０内の遅延時間（１Ｔ）だけ遅れ
て、図１２のノードＢに示すＬ状態からＨ状態に変化す
る信号波形（Ｈ状態：ＶＤＤ２、Ｌ状態：ＧＮＤ）にな
る。
【００６４】ノードＣにおける信号は、インバーター回
路７０内の遅延時間（１Ｔ）だけ遅れて、図１２のノー
ドＣに示すＨ状態からＬ状態に変化する信号波形（Ｈ状
態：ＶＤＤ２、Ｌ状態：ＧＮＤ）になる。
【００６５】ノードＤにおける信号は、Ｎ型ＭＯＳトラ
ンジスタ８０ａのスイッチングに基づいて変化し、図１
２のノードＤに示すＨ状態からＬ状態に変化する信号波
形（Ｈ状態：ＶＤＤ１、Ｌ状態：ＧＮＤ）となる。
【００６６】ＡＤＯＵＴＢ信号は、図１２のノードＢお
よびノードＣに示す信号波形のタイミングを受けて、図
１２のＡＤＯＵＴＢに示すＬ状態からＨ状態に変化する
信号波形（Ｈ状態：ＶＤＤ１、Ｌ状態：ＧＮＤ）とな
る。
【００６７】図１２に示すように、ノードＣにおける信
号は、ノードＢにおける信号よりも１Ｔだけ遅延する。
このため、図９の電圧出力回路８０内の動作は、まず始
めに図９に示すノードＢの信号状態が、ＮＯＲ回路６０
の出力信号に基づいて、Ｌ状態からＨ状態に変化するこ
とによって、Ｎ型ＭＯＳトランジスタ８０ａがＯＦＦ状
態からＯＮ状態になる。Ｎ型ＭＯＳトランジスタ８０ａ
がＯＮ状態になると、Ｎ型ＭＯＳトランジスタ８０ａの
ドレイン端子がＬ状態になり、電圧出力回路８０のノー
ドＤの信号状態がＨ状態（ＶＤＤ１）からＬ状態（ＧＮ
Ｄ）に変化する。その後、図９に示すノードＣの信号状
態が、インバータ回路７０の出力信号に基づいて、Ｈ状
態からＬ状態に変化することによって、Ｎ型ＭＯＳトラ
ンジスタ８０ｂがＯＮ状態からＯＦＦ状態になる。この
Ｎ型ＭＯＳトランジスタ８０ｂがＯＮ状態からＯＦＦ状
態になる動作時に、上記ノードＤの信号状態がＨ状態か
らＬ状態に変化することに伴うＰ型ＭＯＳトランジスタ
８０ｄがＯＦＦ状態からＯＮ状態へ変化し、電源電圧Ｖ
ＤＤ１がＮ型ＭＯＳトランジスタ８０ｂのドレイン端子
に印加され、このドレイン端子に接続されたＡＤＯＵＴ
Ｂ端子から出力されるＡＤＯＵＴＢ信号がＬ状態（ＧＮ
Ｄ）からＨ状態（ＶＤＤ１）に変化する。Ｐ型ＭＯＳト
ランジスタ８０ｄがＯＦＦ状態からＯＮ状態になるタイ
ミングと、Ｎ型ＭＯＳトランジスタ８０ｂがＯＮ状態か
らＯＦＦ状態になるタイミングとは、図１０に示すスタ
ンバイ状態が解除された場合と同様に、ほぼ同じタイミ
ングということになる。
【００６８】図１２に示すように、ノードＢの信号波形
と、ノードＣの信号波形との関係は、ノードＢの信号波
形がＬ状態からＨ状態に変化をし、この変化に基づい
て、ノードＣの信号波形がＨ状態からＬ状態に変化す
る。このように、図９に示す電圧出力回路８０に対する
信号の入力状態は、図１０に示すスタンバイ状態が解除
された場合と同様であるため、ＡＤＯＵＴＢ信号はＬ状
態からＨ状態に変化するまでの遅延時間は、ＡＴとな
る。
【００６９】これにより、電圧変換回路Ｂのスタンバイ
状態を解除後、入力端子であるＡＤ端子から入力される
ＡＤ信号のみがＨ状態からＬ状態に変化した場合に、出
力端子であるＡＤＯＵＴＢ端子からＡＤＯＵＴＢ信号が
出力されるまでの遅延時間は、図１２のＡＤＯＵＴＢの
信号波形に示すように、１Ｔ＋ＡＴとなる。この遅延時
間は、ノードＢの信号状態がＬ状態からＨ状態への変化
点を起点とし、ＡＤＯＵＴＢ信号がＬ状態から（ＶＤＤ
１）／２の電圧値になる時間を終点とする。
【００７０】図１０、１１および１２のＡＤＯＵＴＢお
よびノードＤに示すＡＤＯＵＴＢ信号およびノードＤの
信号は、それぞれの電圧極性が反転している関係にあ
る。図９に示す電圧出力回路８０内のノードＤにおける
信号を、電圧変換回路Ｂの出力信号とした場合、図１１
および１２に示すようにノードＤからの信号が出力され
るまでの遅延時間の差が大きくなる。このため、ノード
Ｄからの信号を電圧変換回路Ｂの出力信号とすることは
好ましくない。これにより、電圧変換回路Ｂの出力信号
は、スタンバイ状態の解除、スタンバイ状態解除後のＡ
Ｄ信号のＬ状態からＨ状態およびＨ状態からＬ状態のそ
れぞれの動作における遅延時間の差が小さいＡＤＯＵＴ
Ｂ端子から出力されるＡＤＯＵＴＢ信号を用いる。
【００７１】
【発明が解決しようとする課題】図９に示す電圧変換回
路Ｂでは、スタンバイ状態を解除する場合、および、ス
タンバイ状態解除後のアドレス信号であるＡＤ信号のみ
がＨ状態、Ｌ状態に変化する場合でも、前述のように、
電圧変換回路Ｂの出力信号に遅延時間が生じ、この遅延
時間を短縮することが強く要求される。例えば、一般的
な半導体記憶装置のように、アドレス信号を入力して出
力信号としてデータを出力する場合、半導体記憶装置内
のアクセスタイムを短縮することにより、高速にデータ
の読み出しが可能となる。
【００７２】しかしながら、図９に示す電圧変換回路Ｂ
では、スタンバイ状態を解除するアクセス、および、ス
タンバイ状態解除後のアドレス信号のみがＨ状態または
Ｌ状態に変化するアクセスでも、電圧変換回路Ｂの出力
信号に長い遅延時間が生じ、電圧変換回路Ｂを半導体記
憶装置等の半導体装置に用いると、高速にデータの読み
出しが行なえないおそれがある。
【００７３】本発明は、このような課題を解決するもの
であり、その目的は、入出力端子間における信号の遅延
時間を短縮する電圧変換回路およびそれを用いた半導体
装置を提供することにある。
【００７４】
【課題を解決するための手段】本発明の電圧変換回路
は、入力信号電圧を所定の電圧に変換する電圧変換回路
において、待機・動作制御信号を反転させた第１反転信
号を出力する反転回路と、該待機・動作制御信号および
該第１反転信号に基づいて、入力信号に応じた動作用信
号または待機用信号を出力する論理回路と、該待機用信
号の入力により電圧変換出力レベルを所定の電圧レベル
に固定し、該動作用信号の入力により、該入力信号およ
び該第１反転信号に基づいて、該入力信号電圧を所定の
電圧に変換して出力する電圧出力回路と、を有するもの
であり、そのことにより上記目的が達成される。
【００７５】また、本発明の電圧変換回路は、入力信号
電圧を所定の電圧に変換する電圧変換回路において、第
１反転信号を出力する第１反転制御回路および該第１反
転信号を反転させた待機・動作制御信号を出力する第２
反転制御回路が設けられた制御回路と、該待機・動作制
御信号および該第１反転信号に基づいて、入力信号に応
じた動作用信号または待機用信号を出力する論理回路
と、該待機用信号の入力により電圧変換出力レベルを所
定の電圧レベルに固定し、該動作用信号の入力により、
該入力信号および該第１反転信号に基づいて、該入力信
号電圧を所定の電圧に変換して出力する電圧出力回路
と、を有するものであり、そのことにより上記目的が達
成される。
【００７６】また、好ましくは、本発明の電圧変換回路
は、前記待機・動作制御信号を生成する制御回路をさら
に有する。
【００７７】さらに、好ましくは、本発明の電圧変換回
路において、前記論理回路は３値論理回路であり、該３
値論理回路の出力端と電源との間にプルアップ回路が設
けられ、該プルアップ回路は、前記第１反転信号により
制御可能に構成されている。
【００７８】さらに、好ましくは、本発明の電圧変換回
路において、前記３値論理回路は、Ｐ型ＭＯＳトランジ
スタおよびＮ型ＭＯＳトランジスタから成るＣＭＯＳイ
ンバータを有し、該Ｐ型ＭＯＳトランジスタのソース端
子には、さらに他のＰ型ＭＯＳトランジスタのドレイン
端子が接続され、該Ｎ型ＭＯＳトランジスタのソース端
子には、さらに他のＮ型ＭＯＳトランジスタのドレイン
端子が接続され、該他のＰ型ＭＯＳトランジスタのソー
ス端子は電源電圧に接続され、該他のＮ型ＭＯＳトラン
ジスタのソース端子は、アース（接地）に接続され、該
他のＮ型ＭＯＳトランジスタのゲート端子には前記第１
反転信号が入力され、該他のＰ型ＭＯＳトランジスタの
ゲート端子には、前記待機・動作制御信号が入力され、
該ＣＭＯＳインバータの該Ｐ型ＭＯＳトランジスタおよ
びＮ型ＭＯＳトランジスタの各ゲート端子には、前記入
力信号が入力されるように構成されている。
【００７９】さらに、好ましくは、本発明の電圧変換回
路において、前記電圧出力回路は、各ソース端子が電源
に接続され並列に設けられた各Ｐ型ＭＯＳトランジスタ
を有し、一方の該Ｐ型ＭＯＳトランジスタのゲート端子
は他方の該Ｐ型ＭＯＳトランジスタのドレイン端子に接
続され、他方の該Ｐ型ＭＯＳトランジスタのゲート端子
は一方の該Ｐ型ＭＯＳトランジスタのドレイン端子に接
続され、一方の該Ｐ型ＭＯＳトランジスタのドレイン端
子は第１Ｎ型ＭＯＳトランジスタおよび第２Ｎ型ＭＯＳ
トランジスタを介して接地され、他方の該Ｐ型ＭＯＳト
ランジスタのドレイン端子は、第３Ｎ型ＭＯＳトランジ
スタを介して接地されており、該第３Ｎ型ＭＯＳトラン
ジスタのゲート端子には前記動作用信号または待機用信
号が入力され、該第２Ｎ型ＭＯＳトランジスタのゲート
端子には前記入力信号が入力され、該第１Ｎ型ＭＯＳト
ランジスタのゲート端子には前記第１反転信号が入力さ
れるように構成されている。
【００８０】さらに、好ましくは、本発明の電圧変換回
路は、前記電圧出力回路が少なくとも二つの出力端子を
有しており、一方の該出力端子と他方の該出力端子とか
ら互いに極性を反転した電圧変換出力信号が出力され
る。
【００８１】本発明の半導体装置は、請求項１〜７のい
ずれかに記載の電圧変換回路を集積したものであり、そ
のことにより上記目的が達成される。
【００８２】上記構成により、以下、その作用を説明す
る。
【００８３】本発明の電圧変換回路は、まず、入力信号
であるＡＤ（アドレス）信号が、電圧出力回路に入力さ
れる。次に、待機・動作制御信号が反転回路に入力さ
れ、反転回路から待機・動作制御信号を反転させた第１
反転信号が出力されて、電圧出力回路に入力される。ま
た、待機・動作制御信号および第１反転信号が入力信号
とともに論理回路に入力され、論理回路から入力信号に
応じた極性の動作用信号または待機用信号が出力されて
電圧出力回路に入力される。
【００８４】このように、電圧出力回路は、電圧出力回
路の出力側の所定の入力端子に入力信号、第１反転信号
が入力され、電圧出力回路の入力側の所定に入力端子に
動作用信号または待機用信号が入力され、動作用信号ま
たは待機用信号が入力されるよりも先に、入力信号およ
び第１反転信号が入力されることによって、入力信号お
よび第１反転信号の信号波形の変化を受けて、電圧変換
回路の出力信号である電圧変換出力信号の信号波形が変
化を開始するので、信号の遅延時間の短縮が実現でき
る。
【００８５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
【００８６】図１は、本発明の実施形態である電圧変換
回路１の回路図である。
【００８７】図１に示す本発明の電圧変換回路１は、ス
タンバイ機能を備えており、制御回路であるバッファ回
路１０、反転回路であるインバータ回路１５、出力状態
がＨ状態、Ｌ状態、ＨＩＧＨインピーダンスの３つの状
態を取る３値論理回路であるトライステート回路２０、
入力信号電圧を所定の電圧に変換する電圧出力回路２５
およびプルアップ回路であるプルアップ用Ｐ型ＭＯＳト
ランジスタ３０ａを有する。
【００８８】本発明の電圧変換回路１は、電圧変換回路
１の入力端子であるトライステート回路２０のＡＤ端子
に入力される前述の電圧条件Ａを満足するＡＤ（アドレ
ス）信号（Ｈ状態：ＶＤＤ２、Ｌ状態：ＶＳＳ２）を、
電圧変換回路１の制御端子であるバッファ回路１０のＣ
ＥＢ端子に入力されるＣＥＢ信号に基づいて制御し、電
圧変換回路１の出力端子である電圧出力回路２５のＡＤ
ＯＵＴＢ端子から、ＡＤ信号が電圧変換されたＡＤＯＵ
ＴＢ信号（Ｈ状態：ＶＤＤ１、Ｌ状態：ＶＳＳ１）が最
小の遅延時間にて出力される。ＣＥＢ信号は、電圧変換
回路１がスタンバイ状態であるか動作状態であるかを切
り換える制御信号である。
【００８９】バッファ回路１０は、ＣＭＯＳトランジス
タから成るインバータ回路が直列に２段接続されてい
る。１段目のインバータ回路は、Ｐ型ＭＯＳトランジス
タ１０ｂおよびＮ型ＭＯＳトランジスタ１０ａから構成
されている。Ｐ型ＭＯＳトランジスタ１０ｂのドレイン
端子およびゲート端子は、それぞれＮ型ＭＯＳトランジ
スタ１０ａのドレイン端子およびゲート端子にそれぞれ
接続される。Ｐ型ＭＯＳトランジスタ１０ｂおよびＮ型
ＭＯＳトランジスタ１０ａの各ドレイン端子は、１段目
のインバータ回路の出力端子であり、２段目のインバー
タ回路の入力端子に接続されている。Ｐ型ＭＯＳトラン
ジスタ１０ｂおよびＮ型ＭＯＳトランジスタ１０ａの各
ゲート端子は、バッファ回路１０の入力端子であり、ス
タンバイ状態と動作状態との切換信号であるＣＥＢ信号
が入力されるＣＥＢ端子となる。Ｐ型ＭＯＳトランジス
タ１０ｂおよびＮ型ＭＯＳトランジスタ１０ａの各ソー
ス端子は、それぞれ電源電圧ＶＤＤ２およびＶＳＳ２＝
ＧＮＤ（アース）に接続される。
【００９０】２段目のインバータ回路も、Ｐ型ＭＯＳト
ランジスタ１０ｄおよびＮ型ＭＯＳトランジスタ１０ｃ
から構成されており、１段目のインバータ回路と同様に
接続されている。Ｐ型ＭＯＳトランジスタ１０ｄおよび
Ｎ型ＭＯＳトランジスタ１０ｃの各ゲート端子は、２段
目のインバータ回路の入力端子であり、１段目のインバ
ータ回路の出力端子と接続されている。Ｐ型ＭＯＳトラ
ンジスタ１０ｄおよびＮ型ＭＯＳトランジスタ１０ｃの
各ドレイン端子は、バッファ回路１０の出力端子であ
り、ノードＡに接続されている。Ｐ型ＭＯＳトランジス
タ１０ｄおよびＮ型ＭＯＳトランジスタ１０ｃの各ソー
ス端子は、それぞれ電源電圧ＶＤＤ２およびＶＳＳ２＝
ＧＮＤ（アース）にそれぞれ接続される。
【００９１】インバータ回路１５は、Ｐ型ＭＯＳトラン
ジスタ１５ｂおよびＮ型ＭＯＳトランジスタ１５ａから
構成されている。Ｐ型ＭＯＳトランジスタ１５ｂのドレ
イン端子およびゲート端子は、それぞれＮ型ＭＯＳトラ
ンジスタ１５ａのドレイン端子およびゲート端子にそれ
ぞれ接続される。Ｐ型ＭＯＳトランジスタ１５ｂおよび
Ｎ型ＭＯＳトランジスタ１５ａの各ドレイン端子は、イ
ンバータ回路１５の出力端子となり、Ｐ型ＭＯＳトラン
ジスタ１５ｂおよびＮ型ＭＯＳトランジスタ１５ａの各
ゲート端子は、インバータ回路１５の入力端子となる。
インバータ回路１５の出力端子は、ノードＣを介してト
ライステート回路２０のＮ型ＭＯＳトランジスタ２０ａ
のゲート端子、プルアップ用Ｐ型ＭＯＳトランジスタ３
０ａのゲート端子および電圧出力回路２５のＮ型ＭＯＳ
トランジスタ２５ｃのゲート端子に接続されている。イ
ンバータ回路１５の入力端子は、ノードＡを介してバッ
ファ回路１０の出力端子に接続されているとともに、ト
ライステート回路２０のＰ型ＭＯＳトランジスタ２０ｄ
のゲート端子に接続される。Ｐ型ＭＯＳトランジスタ１
５ｂおよびＮ型ＭＯＳトランジスタ１５ａの各ソース端
子は、それぞれ電源電圧ＶＤＤ２およびＶＳＳ２（ＧＮ
Ｄ：アース）にそれぞれ接続される。
【００９２】トライステート回路２０は、ＣＭＯＳトラ
ンジスタを構成するＰ型ＭＯＳトランジスタ２０ｃおよ
びＮ型ＭＯＳトランジスタ２０ｂ、および、Ｐ型ＭＯＳ
トランジスタ２０ｃおよびＮ型ＭＯＳトランジスタ２０
ｂの各ソース端子にそれぞれ接続されたＰ型ＭＯＳトラ
ンジスタ２０ｄおよびＮ型ＭＯＳトランジスタ２０ａを
有している。
【００９３】Ｐ型ＭＯＳトランジスタ２０ｃおよびＮ型
ＭＯＳトランジスタ２０ｂは、それぞれドレイン端子同
士およびゲート端子同士が接続され、ドレイン端子側が
トライステート回路２０の出力端子、ゲート端子側がト
ライステート回路２０の入力端子となる。トライステー
ト回路２０の出力端子は、ノードＢを介してプルアップ
用Ｐ型ＭＯＳトランジスタ３０ａのドレイン端子および
電圧出力回路２５のＮ型ＭＯＳトランジスタ２５ａの各
ゲート端子に接続されている。トライステート回路２０
の入力端子は、アドレス信号であるＡＤ信号が入力され
るＡＤ端子であり、電圧出力回路２５のＮ型ＭＯＳトラ
ンジスタ２５ｂのゲート端子に接続されている。
【００９４】Ｐ型ＭＯＳトランジスタ２０ｃおよびＮ型
ＭＯＳトランジスタ２０ｂの各ソース端子は、それぞれ
Ｐ型ＭＯＳトランジスタ２０ｄおよびＮ型ＭＯＳトラン
ジスタ２０ａのドレイン端子にそれぞれ接続される。Ｐ
型ＭＯＳトランジスタ２０ｄのソース端子およびゲート
端子は、それぞれ電源電圧ＶＤＤ２およびインバータ回
路１５の入力端子にそれぞれ接続され、Ｎ型ＭＯＳトラ
ンジスタ２０ａのソース端子およびゲート端子は、それ
ぞれＶＳＳ２（ＧＮＤ：アース）およびインバータ回路
１５の出力端子にそれぞれ接続される。
【００９５】ノードＢを電源電圧ＶＤＤ２にプルアップ
するプルアップ用Ｐ型ＭＯＳトランジスタ３０ａは、ソ
ース端子が電源電圧ＶＤＤ２に接続され、ドレイン端子
およびゲート端子がそれぞれノードＢおよびノードＣに
それぞれ接続されている。
【００９６】電圧出力回路２５は、Ｐ型ＭＯＳトランジ
スタ２５ｄおよび２５ｅが並列に接続されている。Ｐ型
ＭＯＳトランジスタ２５ｄおよび２５ｅの各ソース端子
は、それぞれ電源電圧ＶＤＤ１に接続され、Ｐ型ＭＯＳ
トランジスタ２５ｄおよび２５ｅの各ドレイン端子は、
それぞれＮ型ＭＯＳトランジスタ２５ａおよび２５ｃの
ドレイン端子にそれぞれ接続されている。Ｐ型ＭＯＳト
ランジスタ２５ｄおよび２５ｅの各ゲート端子は、それ
ぞれＮ型ＭＯＳトランジスタ２５ｃおよび２５ａのドレ
イン端子にそれぞれ接続されている。Ｎ型ＭＯＳトラン
ジスタ２５ｃのソース端子は、Ｎ型ＭＯＳトランジスタ
２５ｂのドレイン端子に接続されている。Ｐ型ＭＯＳト
ランジスタ２５ｅおよびＮ型ＭＯＳトランジスタ２５ｃ
の各ドレイン端子は、電圧変換回路１の出力端子である
ＡＤＯＵＴＢ端子となる。Ｎ型ＭＯＳトランジスタ２５
ａおよび２５ｂの各ソース端子は、それぞれＶＳＳ１
（ＧＮＤ：アース）に接続される。Ｎ型ＭＯＳトランジ
スタ２５ａおよび２５ｃの各ゲート端子は、それぞれノ
ードＢおよびノードＣを介してトライステート回路２０
およびインバータ回路１５の出力端子にそれぞれ接続さ
れ、Ｎ型ＭＯＳトランジスタ２５ｂのゲート端子は、ト
ライステート回路２０の入力端子であるＡＤ端子に接続
される。
【００９７】次に、図１に示す本発明の電圧変換回路１
の動作を説明する。電圧変換回路１は、制御端子である
ＣＥＢ端子より入力されるＣＥＢ信号がＬ状態の場合に
動作状態、ＣＥＢ信号がＨ状態の場合にスタンバイ状態
となる。
【００９８】ＣＥＢ信号がＨ状態（ＶＤＤ２）の場合、
バッファ回路１０の入力端子には、Ｈ状態のＣＥＢ信号
が入力され、ＣＭＯＳトランジスタが２段接続されたバ
ッファ回路１０の出力端子からＨ状態の出力信号（待機
・動作制御信号）が出力される。このＨ状態の出力信号
は、ノードＡを介してインバータ回路１５の入力端子、
および、トライステート回路２０ののＰ型ＭＯＳトラン
ジスタ２０ｄのゲート端子に入力される。このため、Ｐ
型ＭＯＳトランジスタ２０ｄは、ＯＦＦ状態となる。ま
た、Ｈ状態の信号が入力されたインバータ回路１５の出
力端子からは、Ｌ状態の出力信号（第１反転信号）が出
力され、そのＬ状態の出力信号は、トライステート回路
２０のＮ型ＭＯＳトランジスタ２０ａ、電圧出力回路２
５のＮ型ＭＯＳトランジスタ２５ｃおよびプルアップ用
Ｐ型ＭＯＳトランジスタ３０ａの各ゲート端子に入力さ
れ、Ｎ型ＭＯＳトランジスタ２０ａおよびＮ型ＭＯＳト
ランジスタ２５ｃはＯＦＦ状態となり、プルアップ用Ｐ
型ＭＯＳトランジスタ３０ａはＯＮ状態となり、ノード
ＢをＨ状態に保持する。
【００９９】この場合、トライステート回路２０のＡＤ
端子に入力されるＡＤ信号がＨ状態またはＬ状態のどち
らでも、Ｐ型ＭＯＳトランジスタ２０ｄおよびＮ型ＭＯ
Ｓトランジスタ２０ａは、ＯＦＦ状態であるので、Ｐ型
ＭＯＳトランジスタ２０ｃおよびＮ型ＭＯＳトランジス
タ２０ｂのドレイン端子に接続されているトライステー
ト回路２０の出力端子はＨＩＧＨインピーダンスとな
る。このため、トライステート回路２０の出力状態は、
ＨＩＧＨインピーダンスに固定される。ところが、ノー
ドＢは、Ｐ型ＭＯＳトランジスタ３０ａによりＨ状態に
保持されているので、電圧出力回路２５のＮ型ＭＯＳト
ランジスタ２５ａのゲート端子には、Ｈ状態の信号（待
機用信号）が入力される。
【０１００】Ｎ型ＭＯＳトランジスタ２５ａのゲート端
子がＨ状態になると、Ｎ型ＭＯＳトランジスタ２５ａは
ＯＮ状態となり、Ｎ型ＭＯＳトランジスタ２５ａのドレ
イン端子はＬ状態になる。この時、Ｎ型ＭＯＳトランジ
スタ２５ｃのゲート端子には、インバータ回路１５から
のＬ状態の出力信号がノードＣを介して入力され、Ｎ型
ＭＯＳトランジスタ２５ｂのゲート端子には、ＡＤ端子
からＨ状態またはＬ状態のＡＤ信号が入力される。この
ため、Ｎ型ＭＯＳトランジスタ２５ｃは、ＯＦＦ状態と
なり、Ｎ型ＭＯＳトランジスタ２５ｂは、ＡＤ信号に基
づいてＯＮ状態またはＯＦＦ状態となる。これにより、
Ｎ型ＭＯＳトランジスタ２５ｃのドレイン端子は、Ｎ型
ＭＯＳトランジスタ２５ｂのＯＮ状態またはＯＦＦ状態
に影響を受けず、Ｈ状態を保持する。
【０１０１】Ｎ型ＭＯＳトランジスタ２５ｃのドレイン
端子がＨ状態となるとＰ型ＭＯＳトランジスタ２５ｄの
ゲート端子もＨ状態となり、Ｐ型ＭＯＳトランジスタ２
５ｄはＯＦＦ状態となる。このため、電圧出力回路２５
の電源電圧ＶＤＤ１は、Ｎ型ＭＯＳトランジスタ２５ａ
のドレイン端子に印加されず、Ｎ型ＭＯＳトランジスタ
２５ａのドレイン端子はＬ状態を保持する。
【０１０２】Ｎ型ＭＯＳトランジスタ２５ａのドレイン
端子がＬ状態であると、ノードＤを介してＰ型ＭＯＳト
ランジスタ２５ｅのゲート端子もＬ状態となり、Ｐ型Ｍ
ＯＳトランジスタ２５ｅがＯＮ状態となる。これによ
り、電圧出力回路２５の電源電圧ＶＤＤ１は、Ｎ型ＭＯ
Ｓトランジスタ２５ｃのドレイン端子に印加される。こ
の時、Ｎ型ＭＯＳトランジスタ２５ｃは、ＯＦＦ状態で
あるので、Ｎ型ＭＯＳトランジスタ２５ｃのドレイン端
子に接続された電圧出力回路２５のＡＤＯＵＴＢ端子よ
りＨ状態（ＶＤＤ１）の信号が出力される。
【０１０３】これにより、電圧変換回路１は、制御端子
であるＣＥＢ端子に入力されるＣＥＢ信号がＨ状態であ
れば、入力端子であるＡＤ端子に入力されるＡＤ信号が
Ｈ状態またはＬ状態の信号状態にかかわらず、出力端子
であるＡＤＯＵＴＢ端子から出力されるＡＤＯＵＴＢ信
号は、常に、Ｈ状態となり電圧変換回路１のスタンバイ
状態が保持される。
【０１０４】次に、ＣＥＢ信号がＬ状態（ＶＳＳ２）の
場合、バッファ回路１０の入力端子であるＣＥＢ端子に
は、Ｌ状態のＣＥＢ信号が入力され、バッファ回路１０
の出力端子からＬ状態の出力信号が出力される。このＬ
状態の出力信号は、ノードＡを介してインバータ回路１
５の入力端子およびトライステート回路２０のＰ型ＭＯ
Ｓトランジスタ２０ｄのゲート端子に入力される。この
時、インバータ回路１５の出力端子からは、Ｈ状態の出
力信号が出力され、このＨ状態の出力信号は、ノードＣ
を介してトライステート回路２０のＮ型ＭＯＳトランジ
スタ２０ａ、電圧出力回路２５のＮ型ＭＯＳトランジス
タ２５ｃおよびプルアップ用Ｐ型ＭＯＳトランジスタ３
０ａの各ゲート端子に入力され、Ｎ型ＭＯＳトランジス
タ２０ａおよびＮ型ＭＯＳトランジスタ２５ｃはＯＮ状
態となり、プルアップ用Ｐ型ＭＯＳトランジスタ３０ａ
はＯＦＦ状態となる。
【０１０５】また、Ｌ状態の信号がゲート端子に入力さ
れたＰ型ＭＯＳトランジスタ２０ｄは、ＯＮ状態とな
る。このため、トライステート回路２０のＮ型ＭＯＳト
ランジスタ２０ａおよびＰ型ＭＯＳトランジスタ２０ｄ
のどちらもＯＮ状態となり、トライステート回路２０
は、入力端子であるＡＤ端子に入力されるＨ状態または
Ｌ状態のＡＤ信号に基づいてノードＢに出力信号（動作
用信号）を出力する。
【０１０６】この場合、トライステート回路２０のＡＤ
端子に入力されるＡＤ信号がＨ状態であれば、Ｈ状態の
ＡＤ信号がＰ型ＭＯＳトランジスタ２０ｃおよびＮ型Ｍ
ＯＳトランジスタ２０ｂのゲート端子、および、電圧出
力回路２５のＮ型ＭＯＳトランジスタ２５ｂのゲート端
子に入力される。Ｐ型ＭＯＳトランジスタ２０ｄおよび
Ｎ型ＭＯＳトランジスタ２０ａは、どちらもＯＮ状態と
なるので、Ｐ型ＭＯＳトランジスタ２０ｃおよびＮ型Ｍ
ＯＳトランジスタ２０ｂは、ＣＭＯＳトランジスタとし
て動作し、Ｎ型ＭＯＳトランジスタ２５ｂもＯＮ状態と
なる。このため、Ｐ型ＭＯＳトランジスタ２０ｃおよび
Ｎ型ＭＯＳトランジスタ２０ｂのドレイン端子に接続さ
れているトライステート回路２０の出力端子からは、Ｌ
状態の出力信号が出力される。このＬ状態の出力信号
は、ノードＢを介して電圧出力回路２５のＮ型ＭＯＳト
ランジスタ２５ａのゲート端子に入力される。
【０１０７】Ｎ型ＭＯＳトランジスタ２５ａのゲート端
子がＬ状態になると、Ｎ型ＭＯＳトランジスタ２５ａは
ＯＦＦ状態となり、Ｎ型ＭＯＳトランジスタ２５ａのド
レイン端子はＨ状態になる。この時、Ｎ型ＭＯＳトラン
ジスタ２５ｃのゲート端子には、インバータ回路１５か
らのＨ状態の出力信号がノードＣを介して入力される。
このため、Ｎ型ＭＯＳトランジスタ２５ｃおよびＮ型Ｍ
ＯＳトランジスタ２５ｂは、共にＯＮ状態となり、Ｎ型
ＭＯＳトランジスタ２５ｃのドレイン端子はＬ状態とな
る。
【０１０８】Ｎ型ＭＯＳトランジスタ２５ｃのドレイン
端子がＬ状態となるとＰ型ＭＯＳトランジスタ２５ｄの
ゲート端子もＬ状態となり、Ｐ型ＭＯＳトランジスタ２
５ｄはＯＮ状態となる。このため、電圧出力回路２５の
電源電圧ＶＤＤ１が、Ｎ型ＭＯＳトランジスタ２５ａの
ドレイン端子に印加され、ノードＤがＨ状態に保持され
る。Ｎ型ＭＯＳトランジスタ２５ａのドレイン端子がＨ
状態となると、ノードＤを介してＰ型ＭＯＳトランジス
タ２５ｅのゲート端子もＨ状態となり、Ｐ型ＭＯＳトラ
ンジスタ２５ｅはＯＦＦ状態となる。このため、電圧出
力回路２５の電源電圧ＶＤＤ１は、Ｎ型ＭＯＳトランジ
スタ２５ｃのドレイン端子に印加されず、Ｎ型ＭＯＳト
ランジスタ２５ｃのドレイン端子はＬ状態を保持され、
Ｎ型ＭＯＳトランジスタ２５ｃのドレイン端子に接続さ
れた電圧出力回路２５のＡＤＯＵＴＢ端子よりＬ状態
（ＶＳＳ１）の信号が出力される。
【０１０９】また、ＣＥＢ信号がＬ状態（ＶＳＳ２）に
おいて、トライステート回路２０のＡＤ端子に入力され
るＡＤ信号がＬ状態であれば、Ｌ状態のＡＤ信号がＰ型
ＭＯＳトランジスタ２０ｃおよびＮ型ＭＯＳトランジス
タ２０ｂのゲート端子、および、電圧出力回路２５のＮ
型ＭＯＳトランジスタ２５ｂのゲート端子に入力され
る。Ｐ型ＭＯＳトランジスタ２０ｄおよびＮ型ＭＯＳト
ランジスタ２０ａは、どちらもＯＮ状態であるので、Ｐ
型ＭＯＳトランジスタ２０ｃおよびＮ型ＭＯＳトランジ
スタ２０ｂは、ＣＭＯＳトランジスタとして動作し、Ｎ
型ＭＯＳトランジスタ２５ｂは、ＯＦＦ状態となる。こ
のため、Ｐ型ＭＯＳトランジスタ２０ｃおよびＮ型ＭＯ
Ｓトランジスタ２０ｂのドレイン端子に接続されている
トライステート回路２０の出力端子からは、Ｈ状態の出
力信号が出力される。このＨ状態の出力信号は、ノード
Ｂを介して電圧出力回路２５のＮ型ＭＯＳトランジスタ
２５ａのゲート端子に入力される。
【０１１０】Ｎ型ＭＯＳトランジスタ２５ａのゲート端
子がＨ状態になると、Ｎ型ＭＯＳトランジスタ２５ａは
ＯＮ状態となり、Ｎ型ＭＯＳトランジスタ２５ａのドレ
イン端子はＬ状態になる。この時、Ｎ型ＭＯＳトランジ
スタ２５ｃのゲート端子には、インバータ回路１５から
のＨ状態の出力信号がノードＣを介して入力される。こ
のため、Ｎ型ＭＯＳトランジスタ２５ｃは、ＯＮ状態と
なるが、Ｎ型ＭＯＳトランジスタ２５ｂは、ＯＦＦ状態
となり、Ｎ型ＭＯＳトランジスタ２５ｃのドレイン端子
は、Ｎ型ＭＯＳトランジスタ２５ｂのドレイン端子のＨ
状態と同電位になる。
【０１１１】Ｎ型ＭＯＳトランジスタ２５ｃのドレイン
端子がＨ状態になるとＰ型ＭＯＳトランジスタ２５ｄの
ゲート端子もＨ状態となり、Ｐ型ＭＯＳトランジスタ２
５ｄはＯＦＦ状態となる。このため、電圧出力回路２５
の電源電圧ＶＤＤ１は、Ｎ型ＭＯＳトランジスタ２５ａ
のドレイン端子に印加されず、Ｎ型ＭＯＳトランジスタ
２５ａのドレイン端子のＬ状態が保持される。Ｎ型ＭＯ
Ｓトランジスタ２５ａのドレイン端子がＬ状態である
と、ノードＤを介してＰ型ＭＯＳトランジスタ２５ｅの
ゲート端子もＬ状態となり、Ｐ型ＭＯＳトランジスタ２
５ｅはＯＮ状態となる。このため、電圧出力回路２５の
電源電圧ＶＤＤ１は、Ｎ型ＭＯＳトランジスタ２５ｃの
ドレイン端子に印加され、Ｎ型ＭＯＳトランジスタ２５
ｃのドレイン端子に接続された電圧出力回路２５のＡＤ
ＯＵＴＢ端子よりＨ状態（ＶＤＤ１）の信号が出力され
る。
【０１１２】これにより、電圧変換回路１は、制御端子
であるＣＥＢ端子に入力されるＣＥＢ信号がＬ状態であ
れば、入力端子であるＡＤ端子に入力されるＡＤ信号が
Ｈ状態またはＬ状態の信号状態に基づいて、出力端子で
あるＡＤＯＵＴＢ端子から出力されるＡＤＯＵＴＢ信号
は、それぞれＬ状態またはＨ状態となり電圧変換回路１
の動作状態が保持される。
【０１１３】図２は、図１に示す電圧変換回路１のスタ
ンバイ状態が解除された場合のＣＥＢ信号、ＡＤ信号、
ＡＤＯＵＴＢ信号および各ノードＡ、Ｂ、Ｃ、Ｄにおけ
る信号のタイミングチャートである。ここで、ＣＥＢ、
ＡＤ、ＡＤＯＵＴＢおよびノードＡ、Ｂ、Ｃ、Ｄは、そ
れぞれＣＥＢ信号、ＡＤ信号、ＡＤＯＵＴＢ信号および
ノードＡ、Ｂ、Ｃ、Ｄにおける信号の信号波形を示し、
ノードＡにおける信号は待機・動作制御信号、ノードＢ
における信号は待機用信号または動作用信号、ノードＣ
における信号は第１反転信号、ＡＤＯＵＴＢ信号は電圧
変換出力信号である。
【０１１４】図１の電圧変換回路１においてスタンバイ
状態が解除される場合、バッファ回路１０に入力される
ＣＥＢ信号がＨ状態（ＶＤＤ２）からＬ状態（ＶＳＳ２
＝ＧＮＤ）に変化するので、バッファ回路１０の出力端
子に接続されているノードＡにおけるバッファ回路１０
の出力信号は、バッファ回路１０内の遅延時間（２Ｔ）
だけ遅れて、図１のノードＡに示すＨ状態からＬ状態に
変化する信号波形（Ｈ状態：ＶＤＤ２、Ｌ状態：ＧＮ
Ｄ）になる。
【０１１５】この場合、トライステート回路２０に入力
されるＡＤ信号は、図２のＡＤに示すようにＨ状態（Ｖ
ＤＤ２）に固定されているとする。
【０１１６】この時、図１に示すノードＡの信号が入力
されるインバータ回路１５の出力端子に接続されている
ノードＣにおける出力信号は、インバーター回路１５内
の遅延時間（１Ｔ）だけ遅れて、図２のノードＣに示す
Ｌ状態からＨ状態に変化する信号波形（Ｈ状態：ＶＤＤ
２、Ｌ状態：ＧＮＤ）となる。
【０１１７】ノードＣの信号波形がＬ状態からＨ状態へ
の変化を受けて、図１に示すトライステート回路２０の
出力端子に接続されているノードＢにおける出力信号
は、ノードＣの信号よりトライステート回路２０内の遅
延時間（１Ｔ）だけ遅れて、図２のノードＢに示すＨ状
態からＬ状態に変化する信号波形（Ｈ状態：ＶＤＤ２、
Ｌ状態：ＧＮＤ）になる。
【０１１８】Ｎ型ＭＯＳトランジスタ２５ａのドレイン
端子に接続されているノードＤにおける信号は、ノード
Ｂの信号波形がＨ状態からＬ状態への変化を受けて、図
２のノードＤに示すＬ状態からＨ状態に変化する信号波
形（Ｈ状態：ＶＤＤ１、Ｌ状態：ＧＮＤ）となる。
【０１１９】電圧変換回路１の出力端子であるＡＤＯＵ
ＴＢ端子から出力されるＡＤＯＵＴＢ信号は、図２のノ
ードＢおよびノードＣに示す信号波形のタイミングを受
けて、図２のＡＤＯＵＴＢに示すＨ状態からＬ状態に変
化する信号波形（Ｈ状態：ＶＤＤ１、Ｌ状態：ＧＮＤ）
となる。
【０１２０】図２に示すように、ノードＢにおける信号
は、ノードＣにおける信号よりも１Ｔだけ遅延する。図
１の電圧出力回路２５内の動作は、まず始めに、Ｈ状態
のＡＤ信号がＮ型ＭＯＳトランジスタ２５ｂのゲート端
子に入力され、Ｎ型ＭＯＳトランジスタ２５ｂはＯＮ状
態となる。次に、ノードＣの信号状態が、インバータ回
路１５の出力信号に基づいて、Ｌ状態からＨ状態に変化
することによって、Ｎ型ＭＯＳトランジスタ２５ｃがＯ
ＦＦ状態からＯＮ状態になり、Ｐ型ＭＯＳトランジスタ
３０ａがＯＮ状態からＯＦＦ状態になる。Ｐ型ＭＯＳト
ランジスタ３０ａは、ＯＦＦ状態となりトライステート
回路２０の出力信号であるノードＢにおける信号の変化
に影響しない。Ｎ型ＭＯＳトランジスタ２５ｂおよびＮ
型ＭＯＳトランジスタ２５ｃがＯＮ状態になると、Ｎ型
ＭＯＳトランジスタ２５ｂおよびＮ型ＭＯＳトランジス
タ２５ｃのドレイン端子がＨ状態からＬ状態に変化し、
電圧出力回路２５のＡＤＯＵＴＢ端子から出力されるＡ
ＤＯＵＴＢ信号もＨ状態（ＶＤＤ１）からＬ状態（ＧＮ
Ｄ）に変化し始める。そうすると、Ｐ型ＭＯＳトランジ
スタ２５ｄがＯＦＦ状態からＯＮ状態に変化する。その
変化中に、トライステート回路２０の出力信号であるノ
ードＢにおける信号は、Ｈ状態からＬ状態に変化し、こ
れに伴ないＮ型ＭＯＳトランジスタ２５ａがＯＮ状態か
らＯＦＦ状態に変化し、Ｎ型ＭＯＳトランジスタ２５ａ
のドレイン端子に接続されているノードＤの信号状態が
Ｌ状態からＨ状態に変化する。この結果、ノードＤのＨ
状態の信号がＰ型ＭＯＳトランジスタ２５ｅのゲート端
子に入力され、Ｐ型ＭＯＳトランジスタ２５ｅは、ＯＮ
状態からＯＦＦ状態に変化し、電源電圧ＶＤＤ１および
ＧＮＤ（ＶＳＳ１）間のＰ型ＭＯＳトランジスタ２５
ｅ、Ｎ型ＭＯＳトランジスタ２５ｃおよびＮ型ＭＯＳト
ランジスタ２５ｂを流れる貫通電流は、無くなる。
【０１２１】このように、電圧出力回路２５におけるＡ
ＤＯＵＴＢ信号のＨ状態からＬ状態への変化は、ノード
Ｂにおける信号の遅延時間に関係なく、図２に示すノー
ドＣの信号波形のＬ状態からＨ状態への変化点が起点に
なっているので、この起点からの経過時間を遅延時間
（ＣＴ）とする。
【０１２２】これにより、電圧変換回路１のスタンバイ
状態を解除した場合に、出力端子であるＡＤＯＵＴＢ端
子からＡＤＯＵＴＢ信号が出力されるまでの遅延時間
は、図２のＡＤＯＵＴＢの信号波形に示すように、２Ｔ
＋ＣＴとなる。この遅延時間は、ＣＥＢ信号がＨ状態か
ら（ＶＤＤ２）／２の電圧値になる時間を起点とし、Ａ
ＤＯＵＴＢ信号がＨ状態から（ＶＤＤ１）／２の電圧値
になる時間を終点とする。
【０１２３】また、トライステート回路２０に入力され
るＡＤ信号が、Ｌ状態（ＶＳＳ２）に固定されている場
合は、ＡＤＯＵＴＢ信号は、常に、Ｈ状態となるので、
この場合には、電圧変換回路１のスタンバイ状態が解除
されてから、出力端子であるＡＤＯＵＴＢ端子からＡＤ
ＯＵＴＢ信号が出力されるまでの遅延時間は存在しな
い。
【０１２４】したがって、図１に示す電圧変換回路１お
けるスタンバイ状態の解除時に、出力信号であるＡＤＯ
ＵＴＢ信号が出力されるまでの遅延時間は、２Ｔ＋ＣＴ
が最大（ワーストケース）となる。
【０１２５】本発明の電圧変換回路１および従来例であ
る図９に示す電圧変換回路Ｂのスタンバイ状態を解除し
た場合の電圧出力回路２５および８０におけるＡＤＯＵ
ＴＢ信号の電圧変化が生じるまでのそれぞれの遅延時間
ＣＴおよび遅延時間ＡＴを、図２および図１０のタイミ
ングチャートを用いて比較すると、以下の改善が図れ
る。従来例における遅延時間ＡＴは、図１０に示すノー
ドＢの信号波形の変化を受けて、ノードＤの信号波形が
変化し、さらに、そのノードＤの信号波形の変化を受け
て、ＡＤＯＵＴＢの信号波形が変化するまでの時間であ
る。一方、本発明における遅延時間ＣＴは、図２に示す
ノードＣの信号波形の変化を受けて、ＡＤＯＵＴＢ信号
波形が変化するまでの時間である。
【０１２６】この結果、遅延時間ＣＴは、ノードＣ→Ａ
ＤＯＵＴＢに対する信号変化の時間となり、遅延時間Ａ
ＴのようなノードＢ→ノードＤ→ＡＤＯＵＴＢに対する
信号変化の時間に対して、明確に時間短縮が図れる。
【０１２７】次に、図１に示す電圧変換回路１におい
て、スタンバイ状態を解除後、バッファ回路５０に入力
されるＣＥＢ信号がＬ状態を保持し、トライステート回
路２０に入力されるＡＤ信号がＬ状態からＨ状態に変化
する場合を考える。
【０１２８】図３は、本発明の電圧変換回路１のスタン
バイ状態の解除後、ＡＤ信号がＬ状態からＨ状態に変化
した場合のＡＤＯＵＴＢ信号および各ノードＡ、Ｂ、
Ｃ、Ｄのおける信号のタイミングチャートである。ここ
で、ＣＥＢ、ＡＤ、ＡＤＯＵＴＢおよびノードＡ、Ｂ、
Ｃ、Ｄは、それぞれＣＥＢ信号、ＡＤ信号、ＡＤＯＵＴ
Ｂ信号およびノードＡ、Ｂ、Ｃ、Ｄにおける信号の信号
波形を示す。
【０１２９】ＣＥＢ信号は、スタンバイ状態が解除され
ているので、図３のＣＥＢに示すように、Ｌ状態（ＧＮ
Ｄ）に固定されている。
【０１３０】ノードＡにおける信号は、ＣＥＢ信号がＬ
状態（ＧＮＤ）であるので、Ｌ状態となり遅延時間は存
在せず、図３のノードＡに示すＬ状態の信号波形（Ｌ状
態：ＧＮＤ）になる。
【０１３１】ＡＤ信号は、図３のＡＤに示すＬ状態から
Ｈ状態に変化する信号波形（Ｈ状態：ＶＤＤ２、Ｌ状
態：ＧＮＤ）になる。
【０１３２】ノードＢにおける信号は、ＡＤ信号が入力
されるトライステート回路２０内の遅延時間（１Ｔ）だ
け遅れて、図３のノードＢに示すＨ状態からＬ状態に変
化する信号波形（Ｈ状態：ＶＤＤ２、Ｌ状態：ＧＮＤ）
になる。
【０１３３】ノードＣにおける信号は、インバーター回
路１５の入力信号であるノードＡの信号がＬ状態である
ので、Ｈ状態となり遅延時間は存在せず、図３のノード
Ｃに示すＨ状態の信号波形（Ｈ状態：ＶＤＤ２）にな
る。
【０１３４】Ｎ型ＭＯＳトランジスタ２５ａのドレイン
端子に接続されているノードＤにおける信号は、ノード
Ｂの信号波形がＨ状態からＬ状態への変化を受けて、図
３のノードＤに示すＬ状態からＨ状態に変化する信号波
形（Ｈ状態：ＶＤＤ１、Ｌ状態：ＧＮＤ）となる。
【０１３５】ＡＤＯＵＴＢ信号は、図３のノードＢおよ
びノードＣに示す信号波形のタイミングを受けて、図３
のＡＤＯＵＴＢに示すＨ状態からＬ状態に変化する信号
波形（Ｈ状態：ＶＤＤ２、Ｌ状態：ＧＮＤ）となる。
【０１３６】図３に示すように、ノードＣにおける信号
は、Ｈ状態となり遅延時間が存在しない。図１の電圧出
力回路２５内の動作は、まずＬ状態からＨ状態に変化す
るＡＤ信号がＮ型ＭＯＳトランジスタ２５ｂのゲート端
子に入力され、Ｎ型ＭＯＳトランジスタ２５ｂはＯＦＦ
状態からＯＮ状態となる。次に、Ｈ状態のノードＣにお
ける信号によって、Ｎ型ＭＯＳトランジスタ２５ｃおよ
びＰ型ＭＯＳトランジスタ３０ａがそれぞれＯＮ状態お
よびＯＦＦ状態となる。Ｐ型ＭＯＳトランジスタ３０ａ
は、ＯＦＦ状態であるので、トライステート回路２０の
出力信号であるノードＢにおける信号の変化に影響しな
い。Ｎ型ＭＯＳトランジスタ２５ｂおよびＮ型ＭＯＳト
ランジスタ２５ｃがＯＮ状態になると、Ｎ型ＭＯＳトラ
ンジスタ２５ｂおよびＮ型ＭＯＳトランジスタ２５ｃの
ドレイン端子がＨ状態からＬ状態に変化し、電圧出力回
路２５のＡＤＯＵＴＢ端子から出力されるＡＤＯＵＴＢ
信号もＨ状態（ＶＤＤ１）からＬ状態（ＧＮＤ）に変化
し始める。そうすると、Ｐ型ＭＯＳトランジスタ２５ｄ
がＯＦＦ状態からＯＮ状態に変化する。その変化中に、
Ｌ状態からＨ状態に変化するＡＤ信号が入力されるトラ
イステート回路２０の出力信号であるノードＢにおける
信号は、Ｈ状態からＬ状態に変化し、これに伴ないＮ型
ＭＯＳトランジスタ２５ａがＯＮ状態からＯＦＦ状態に
変化し、Ｎ型ＭＯＳトランジスタ２５ａのドレイン端子
に接続されているノードＤの信号状態がＬ状態からＨ状
態に変化する。その後、前述の電圧変換回路１のスタン
バイ状態が解除される場合と同様の動作となる。
【０１３７】このように、電圧出力回路２５におけるＡ
ＤＯＵＴＢ信号のＨ状態からＬ状態への変化は、図３に
示すＡＤの信号波形のＬ状態からＨ状態への変化点が起
点になっているので、この起点からの経過時間を遅延時
間（ＣＴ）とする。
【０１３８】これにより、電圧変換回路１のスタンバイ
状態を解除後、入力端子であるＡＤ端子から入力される
ＡＤ信号がＬ状態からＨ状態に変化した場合に、出力端
子であるＡＤＯＵＴＢ端子からＡＤＯＵＴＢ信号が出力
されるまでの遅延時間は、上記ＡＤの信号波形のＬ状態
からＨ状態への変化点が起点になるため、図３のＡＤＯ
ＵＴＢの信号波形に示すように、ＣＴとなる。この遅延
時間は、ＡＤの信号波形のＬ状態からＨ状態への変化点
を起点とし、ＡＤＯＵＴＢ信号がＨ状態から（ＶＤＤ
１）／２の電圧値になる時間を終点とする。
【０１３９】本発明の電圧変換回路１および従来例であ
る図９に示す電圧変換回路Ｂのスタンバイ状態を解除
後、トライステート回路２０に入力されるＡＤ信号がＬ
状態からＨ状態に変化する場合の電圧出力回路２５およ
び８０におけるＡＤＯＵＴＢ信号の電圧変化が生じるま
でのそれぞれの遅延時間ＣＴおよび遅延時間１Ｔ＋ＢＴ
を、図３および図１１のタイミングチャートを用いて比
較すると、以下の改善が図れる。従来例における遅延時
間ＡＴは、図１１に示すようにＡＤ信号が入力された後
に、ノードＣの信号波形の変化を受けて、ＡＤＯＵＴＢ
の信号波形が変化するまでの時間である。一方、本発明
における遅延時間ＣＴは、図３に示す入力信号であるＡ
Ｄの信号波形の変化を受けて、直ちにＡＤＯＵＴＢ信号
波形が変化するまでの時間である。
【０１４０】この結果、遅延時間ＣＴは、ＡＤ→ＡＤＯ
ＵＴＢに対する信号変化の時間となり、遅延時間１Ｔ＋
ＢＴのようなＡＤ→ノードＣ→ＡＤＯＵＴＢに対する信
号変化の時間に対して、明確に時間短縮が図れる。
【０１４１】次に、図１に示す電圧変換回路１におい
て、スタンバイ状態を解除後、バッファ回路５０に入力
されるＣＥＢ信号がＬ状態を保持し、トライステート回
路２０に入力されるＡＤ信号がＨ状態からＬ状態に変化
する場合を考える。
【０１４２】図４は、本発明の電圧変換回路１のスタン
バイ状態の解除後、ＡＤ信号がＨ状態からＬ状態に変化
した場合のＡＤＯＵＴＢ信号および各ノードＡ、Ｂ、
Ｃ、Ｄのおける信号のタイミングチャートである。ここ
で、ＣＥＢ、ＡＤ、ＡＤＯＵＴＢおよびノードＡ、Ｂ、
Ｃ、Ｄは、それぞれＣＥＢ信号、ＡＤ信号、ＡＤＯＵＴ
Ｂ信号およびノードＡ、Ｂ、Ｃ、Ｄにおける信号の信号
波形を示す。
【０１４３】ＣＥＢ信号は、スタンバイ状態が解除され
ているので、図１１のＣＥＢに示すように、Ｌ状態（Ｇ
ＮＤ）に固定されている。
【０１４４】ノードＡにおける信号は、ＣＥＢ信号がＬ
状態（ＧＮＤ）であるので、Ｌ状態となり遅延時間は存
在せず、図４のノードＡに示すＬ状態の信号波形（Ｌ状
態：ＧＮＤ）になる。
【０１４５】ＡＤ信号は、図４のＡＤに示すＨ状態から
Ｌ状態に変化する信号波形（Ｈ状態：ＶＤＤ２、Ｌ状
態：ＧＮＤ）になる。
【０１４６】ノードＢにおける信号は、ＡＤ信号が入力
されるトライステート回路２０内の遅延時間（１Ｔ）だ
け遅れて、図４のノードＢに示すＬ状態からＨ状態に変
化する信号波形（Ｈ状態：ＶＤＤ２、Ｌ状態：ＧＮＤ）
になる。
【０１４７】ノードＣにおける信号は、インバーター回
路１５の入力信号であるノードＡの信号がＬ状態である
ので、Ｈ状態となり遅延時間は存在せず、図４のノード
Ｃに示すＨ状態の信号波形（Ｈ状態：ＶＤＤ２）にな
る。
【０１４８】Ｎ型ＭＯＳトランジスタ２５ａのドレイン
端子に接続されているノードＤにおける信号は、ノード
Ｂの信号波形がＬ状態からＨ状態への変化を受けて、図
４のノードＤに示すＨ状態からＬ状態に変化する信号波
形（Ｈ状態：ＶＤＤ１、Ｌ状態：ＧＮＤ）となる。
【０１４９】ＡＤＯＵＴＢ信号は、図４のノードＢおよ
びノードＣに示す信号波形のタイミングを受けて、図４
のＡＤＯＵＴＢに示すＬ状態からＨ状態に変化する信号
波形（Ｈ状態：ＶＤＤ２、Ｌ状態：ＧＮＤ）となる。
【０１５０】図４に示すように、ノードＣにおける信号
は、Ｈ状態を保持し、遅延時間が存在しない。図１の電
圧出力回路２５内の動作は、まずＨ状態からＬ状態に変
化するＡＤ信号がＮ型ＭＯＳトランジスタ２５ｂのゲー
ト端子に入力され、Ｎ型ＭＯＳトランジスタ２５ｂはＯ
Ｎ状態からＯＦＦ状態になる。次に、Ｈ状態のノードＣ
における信号によって、Ｎ型ＭＯＳトランジスタ２５ｃ
およびＰ型ＭＯＳトランジスタ３０ａがそれぞれＯＮ状
態およびＯＦＦ状態となる。Ｐ型ＭＯＳトランジスタ３
０ａは、ＯＦＦ状態であるので、トライステート回路２
０の出力信号であるノードＢにおける信号の変化に影響
しない。
【０１５１】ＡＤ信号がＨ状態からＬ状態に変化する
と、ＡＤ信号が入力されるトライステート回路２０の出
力信号であるノードＢにおける信号は、Ｌ状態からＨ状
態に変化し、これに伴ないＮ型ＭＯＳトランジスタ２５
ａがＯＦＦ状態からＯＮ状態に変化し、Ｎ型ＭＯＳトラ
ンジスタ２５ａのドレイン端子に接続されているノード
Ｄの信号状態がＨ状態からＬ状態に変化する。また、Ｎ
型ＭＯＳトランジスタ２５ｃのドレイン端子は、Ｎ型Ｍ
ＯＳトランジスタ２５ｂのドレイン端子と同電位にな
る。
【０１５２】ノードＤの信号状態がＬ状態になると、Ｐ
型ＭＯＳトランジスタ２５ｅがＯＮ状態となり、電源電
圧ＶＤＤ１がＮ型ＭＯＳトランジスタ２５ｃのドレイン
端子に印加され、ＡＤＯＵＴＢ端子から出力されるＡＤ
ＯＵＴＢ信号もＬ状態（ＧＮＤ）からＨ状態（ＶＤＤ
１）に変化し始める。そうすると、Ｐ型ＭＯＳトランジ
スタ２５ｄがＯＮ状態からＯＦＦ状態に変化する。
【０１５３】このように、電圧出力回路２５におけるＡ
ＤＯＵＴＢ信号のＬ状態からＨ状態への変化は、図４に
示すＡＤの信号波形がＨ状態からＬ状態になった時間を
起点としているので、この起点からの経過時間を遅延時
間（ＤＴ）とする。
【０１５４】これにより、電圧変換回路１のスタンバイ
状態を解除後、入力端子であるＡＤ端子から入力される
ＡＤ信号がＨ状態からＬ状態に変化した場合に、出力端
子であるＡＤＯＵＴＢ端子からＡＤＯＵＴＢ信号が出力
されるまでの遅延時間は、図４のＡＤＯＵＴＢの信号波
形に示すように、１Ｔ＋ＤＴとなる。この遅延時間は、
ＡＤ信号がＨ状態から（ＶＤＤ２）／２の電圧値になる
時間を起点とし、ＡＤＯＵＴＢ信号がＬ状態（ＧＮＤ）
から（ＶＤＤ１）／２の電圧値になる時間を終点とす
る。
【０１５５】本発明の電圧変換回路１および従来例であ
る図９に示す電圧変換回路Ｂのスタンバイ状態を解除
後、トライステート回路２０に入力されるＡＤ信号がＨ
状態からＬ状態に変化する場合の電圧出力回路２５およ
び８０におけるＡＤＯＵＴＢ信号の電圧変化が生じるま
でのそれぞれの遅延時間１Ｔ＋ＤＴおよび遅延時間１Ｔ
＋ＡＴを、図４および図１２のタイミングチャートを用
いて比較すると、以下の改善が図れる。従来例における
遅延時間ＡＴは、図１２に示すようにＡＤ信号が入力さ
れた後に、ノードＣの信号波形の変化を受けて、ＡＤＯ
ＵＴＢの信号波形が変化するまでの時間である。一方、
本発明における遅延時間１Ｔ＋ＤＴは、図４に示す入力
信号であるＡＤの信号波形の変化を受けて、Ｎ型ＭＯＳ
トランジスタ２５ｂが完全にＯＦＦ状態となり、その
後、ＡＤＯＵＴＢ信号波形が変化するまでの時間であ
る。このため、この結果、遅延時間１Ｔ＋ＤＴは、ＡＤ
→ＡＤＯＵＴＢに対する信号変化の時間となり、遅延時
間１Ｔ＋ＡＴのようなＡＤ→ノードＣ→ＡＤＯＵＴＢに
対する信号変化の時間に対して、明確に時間短縮が図れ
る。
【０１５６】このような構成により、図１に示す本発明
の電圧変換回路１は、図９に示す従来の電圧変換回路Ｂ
と比較して、入力信号が出力信号として出力されるまで
の遅延時間が短縮され、信号伝送におけるアクセスの高
速化が図れる。
【０１５７】尚、実際の電圧変換回路内において、入力
信号が出力信号として出力されるまでの遅延時間は、ト
ランジスタのサイズ、回路素子と回路素子との接続によ
って生じる配線等によって決定されるが、本発明の実施
形態の内容により、本質的に本発明の図１の電圧変換回
路１は、従来例の図９の電圧変換回路Ｂと比較して、遅
延時間が短縮できる。
【０１５８】図５は、本発明の他の実施形態である電圧
変換回路２の回路図である。図５の電圧変換回路図２
は、図１の電圧変換回路１のインバータ回路１５が設け
られていない以外、図１の電圧変換回路１と同様の構成
である。
【０１５９】図５の電圧変換回路２は、バッファ回路１
０のＰ型ＭＯＳトランジスタ１０ｂおよびＮ型ＭＯＳタ
ランジスタ１０ａから構成された１段目のインバータ回
路の出力端子とノードＣとが接続されている。バッファ
回路１０の１段目のインバータ回路は、電圧変換回路２
において、図１の電圧変換回路１のインバータ回路１５
と同様の作用を有し、バッファ回路１０の１段目のイン
バータ回路の出力信号は、ノードＣを介してトライステ
ート回路２０のＮ型ＭＯＳトランジスタ２０ａのゲート
端子、プルアップ用Ｐ型ＭＯＳトランジスタ３０ａのゲ
ート端子および電圧出力回路２５のＮ型ＭＯＳトランジ
スタ２５ｃのゲート端子に供給される。
【０１６０】このような構成により、図５の電圧変換回
路２は、図１の電圧変換回路１と同様の効果が得られ、
回路規模の設定および配線の設計によっては、図１の電
圧変換回路１より、さらに、入力信号が出力信号として
出力されるまでの遅延時間が短縮され、信号伝送におけ
るアクセスの高速化が図れる。
【０１６１】図６は、本発明の電圧変換回路１および２
の電圧出力回路２５のＡＤＯＵＴＢ端子、および、ノー
ドＤ側のＰ型ＭＯＳトランジスタ２５ｄおよびＮ型ＭＯ
Ｓトランジスタ２５ａのドレイン端子に、それぞれイン
バータ回路が接続された回路図である。２つのインバー
タ回路は、反転電圧を調整することによって、それぞれ
極性の異なる信号を出力する。
【０１６２】電圧出力回路２５のＡＤＯＵＴＢ端子に接
続されているインバータ回路は、Ｐ型ＭＯＳトランジス
タ３５ｂおよびＮ型ＭＯＳトランジスタ３５ａから構成
されており、ノードＤ側のＰ型ＭＯＳトランジスタ２５
ｄおよびＮ型ＭＯＳトランジスタ２５ａのドレイン端子
に接続されているインバータ回路は、Ｐ型ＭＯＳトラン
ジスタ３５ｄおよびＮ型ＭＯＳトランジスタ３５ｃから
構成されている。
【０１６３】これにより、図６に示す電圧出力回路２５
を備えた電圧変換回路１および２は、２つの出力端子を
有し、２つの極性の異なる出力信号を同時に出力するこ
とが可能となる。この結果、電圧変換回路１および２
は、入力信号を複数の回路ブロックに出力でき、多機能
化が図れる。
【０１６４】また、このような本発明の電圧変換回路１
および２が複数のＬＳＩ等の回路ブロック間に設けられ
ることによって、多機能化された半導体装置が得られ
る。
【０１６５】
【発明の効果】本発明の電圧変換回路は、入力信号と、
待機・動作制御信号を反転させた第１反転信号と、待機
・動作制御信号および第１反転信号に基づいて入力信号
に応じて生成された動作用信号または待機用信号とが入
力される電圧出力回路において、入力信号および第１反
転信号が動作用信号または待機用信号よりも先に電圧出
力回路に入力されるために、入力信号および第１反転信
号に基づいて、入力信号電圧を所定の電圧に変換して出
力することができ、これにより、入出力端子間における
信号の遅延時間が短縮できる。
【図面の簡単な説明】
【図１】本発明の実施形態である電圧変換回路の回路図
である。
【図２】図１に示す電圧変換回路のスタンバイ状態が解
除された場合の各信号のタイミングチャートである。
【図３】図１に示す電圧変換回路のスタンバイ状態の解
除後、入力信号がＬ状態からＨ状態に変化する場合の各
信号のタイミングチャートである。
【図４】図１に示す電圧変換回路のスタンバイ状態の解
除後、入力信号がＨ状態からＬ状態に変化する場合の各
信号のタイミングチャートである。
【図５】本発明の他の実施形態である電圧変換回路の回
路図である。
【図６】図１および５に示す電圧変換回路の出力端子が
２つの場合の回路図である。
【図７】従来の電圧変換回路の回路図である。
【図８】インバータ回路の回路図である。
【図９】従来の他の例である電圧変換回路の回路図であ
る。
【図１０】図９に示す電圧変換回路のスタンバイ状態が
解除された場合の各信号のタイミングチャートである。
【図１１】図９に示す電圧変換回路のスタンバイ状態の
解除後、入力信号がＬ状態からＨ状態に変化する場合の
各信号のタイミングチャートである。
【図１２】図９に示す電圧変換回路のスタンバイ状態の
解除後、入力信号がＨ状態からＬ状態に変化する場合の
各信号のタイミングチャートである。
【符号の説明】
１ 電圧変換回路 ２ 電圧変換回路 １０ バッファ回路 １０ａ Ｎ型ＭＯＳトランジスタ １０ｂ Ｐ型ＭＯＳトランジスタ １０ｃ Ｎ型ＭＯＳトランジスタ １０ｄ Ｐ型ＭＯＳトランジスタ １５ インバータ回路 １５ａ Ｎ型ＭＯＳトランジスタ １５ｂ Ｐ型ＭＯＳトランジスタ ２０ トライステート回路 ２０ａ Ｎ型ＭＯＳトランジスタ ２０ｂ Ｎ型ＭＯＳトランジスタ ２０ｃ Ｐ型ＭＯＳトランジスタ ２０ｄ Ｐ型ＭＯＳトランジスタ ２５ 電圧出力回路 ２５ａ Ｎ型ＭＯＳトランジスタ ２５ｂ Ｎ型ＭＯＳトランジスタ ２５ｃ Ｎ型ＭＯＳトランジスタ ２５ｄ Ｐ型ＭＯＳトランジスタ ２５ｅ Ｐ型ＭＯＳトランジスタ ３０ａ プッシュプル用Ｐ型ＭＯＳトランジスタ ３５ａ Ｎ型ＭＯＳトランジスタ ３５ｂ Ｐ型ＭＯＳトランジスタ ３５ｃ Ｎ型ＭＯＳトランジスタ ３５ｄ Ｐ型ＭＯＳトランジスタ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 入力信号電圧を所定の電圧に変換する電
    圧変換回路において、 待機・動作制御信号を反転させた第１反転信号を出力す
    る反転回路と、 該待機・動作制御信号および該第１反転信号に基づい
    て、入力信号に応じた動作用信号または待機用信号を出
    力する論理回路と、 該待機用信号の入力により電圧変換出力レベルを所定の
    電圧レベルに固定し、該動作用信号の入力により、該入
    力信号および該第１反転信号に基づいて、該入力信号電
    圧を所定の電圧に変換して出力する電圧出力回路と、を
    有する電圧変換回路。
  2. 【請求項２】 入力信号電圧を所定の電圧に変換する電
    圧変換回路において、 第１反転信号を出力する第１反転制御回路および該第１
    反転信号を反転させた待機・動作制御信号を出力する第
    ２反転制御回路が設けられた制御回路と、 該待機・動作制御信号および該第１反転信号に基づい
    て、入力信号に応じた動作用信号または待機用信号を出
    力する論理回路と、 該待機用信号の入力により電圧変換出力レベルを所定の
    電圧レベルに固定し、該動作用信号の入力により、該入
    力信号および該第１反転信号に基づいて、該入力信号電
    圧を所定の電圧に変換して出力する電圧出力回路と、を
    有する電圧変換回路。
  3. 【請求項３】 前記待機・動作制御信号を生成する制御
    回路をさらに有する請求項１に記載の電圧変換回路。
  4. 【請求項４】 前記論理回路は３値論理回路であり、該
    ３値論理回路の出力端と電源との間にプルアップ回路が
    設けられ、該プルアップ回路は、前記第１反転信号によ
    り制御可能に構成されている請求項１または２に記載の
    電圧変換回路。
  5. 【請求項５】 前記３値論理回路は、Ｐ型ＭＯＳトラン
    ジスタおよびＮ型ＭＯＳトランジスタから成るＣＭＯＳ
    インバータを有し、該Ｐ型ＭＯＳトランジスタのソース
    端子には、さらに他のＰ型ＭＯＳトランジスタのドレイ
    ン端子が接続され、該Ｎ型ＭＯＳトランジスタのソース
    端子には、さらに他のＮ型ＭＯＳトランジスタのドレイ
    ン端子が接続され、該他のＰ型ＭＯＳトランジスタのソ
    ース端子は電源電圧に接続され、該他のＮ型ＭＯＳトラ
    ンジスタのソース端子は、アース（接地）に接続され、
    該他のＮ型ＭＯＳトランジスタのゲート端子には前記第
    １反転信号が入力され、該他のＰ型ＭＯＳトランジスタ
    のゲート端子には、前記待機・動作制御信号が入力さ
    れ、該ＣＭＯＳインバータの該Ｐ型ＭＯＳトランジスタ
    およびＮ型ＭＯＳトランジスタの各ゲート端子には、前
    記入力信号が入力されるように構成されている請求項４
    に記載の電圧変換回路。
  6. 【請求項６】 前記電圧出力回路は、各ソース端子が電
    源に接続され並列に設けられた各Ｐ型ＭＯＳトランジス
    タを有し、一方の該Ｐ型ＭＯＳトランジスタのゲート端
    子は他方の該Ｐ型ＭＯＳトランジスタのドレイン端子に
    接続され、他方の該Ｐ型ＭＯＳトランジスタのゲート端
    子は一方の該Ｐ型ＭＯＳトランジスタのドレイン端子に
    接続され、一方の該Ｐ型ＭＯＳトランジスタのドレイン
    端子は第１Ｎ型ＭＯＳトランジスタおよび第２Ｎ型ＭＯ
    Ｓトランジスタを介して接地され、他方の該Ｐ型ＭＯＳ
    トランジスタのドレイン端子は、第３Ｎ型ＭＯＳトラン
    ジスタを介して接地されており、該第３Ｎ型ＭＯＳトラ
    ンジスタのゲート端子には前記動作用信号または待機用
    信号が入力され、該第２Ｎ型ＭＯＳトランジスタのゲー
    ト端子には前記入力信号が入力され、該第１Ｎ型ＭＯＳ
    トランジスタのゲート端子には前記第１反転信号が入力
    されるように構成されている請求項１または２に記載の
    電圧変換回路。
  7. 【請求項７】 前記電圧出力回路が少なくとも二つの出
    力端子を有しており、一方の該出力端子と他方の該出力
    端子とから互いに極性を反転した電圧変換出力信号が出
    力される請求項６に記載の電圧変換回路。
  8. 【請求項８】 請求項１〜７のいずれかに記載の電圧変
    換回路を集積した半導体装置。
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