CN1320755C - 电压变换电路和半导体器件 - Google Patents

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Abstract

本发明提供了一种用于将输入信号的电压变换为输出信号的电压的电压变换电路。该电路包括用于输出一个通过根据备用/操作控制信号倒置和延迟输入信号得到的操作信号，和具有与备用/操作控制信号相反的极性的反信号，或通过根据反信号相对于反信号延迟输入信号得到的备用信号的逻辑电路，和用于在接收到逻辑电路输出的操作信号或备用信号之前，根据输入信号和反相信号开始产生输出信号的电压输出电路。

Description

电压变换电路和半导体器件
技术领域
本发明涉及一种电压变换电路和利用该电压变换电路的半导体器件。更具体地讲，本发明涉及一种用于变换具有不同电源电压的电路之间的信号电压电平的电压变换电路，和利用该电压变换电路的半导体器件。
背景技术
在具有不同电源电压的电路之间传送信号时，通常用一个变换这些电路之间的信号电压的幅度电平的电压变换电路(电平移动器电路)作为接口电路。
例如，下面说明一个电压变换电路电路配置和操作，这个电路具有多个包括MOS晶体管并由不同的电源电压驱动的电路部分，并且起到一个接口电路的作用。
图7是显示起到上述接口电路作用的电压变换电路100的电路图。电压变换电路100包括一个反相电路70和一个电压输出电路80。
电压输出电路80的电源电压和参考电压(低电平)分别是VDD1和VSS1。反相电路70的电源电压和参考电压(低电平)分别是VDD2和VSS2。在此，电压条件是VDD1＞VDD2和VSS1＝VSS2＝GND电平。将这些条件称为电压条件A。
在电压输出电路80中，P-型MOS晶体管80c和80d并联连接。P-型MOS晶体管80c和80d的源极端都连接到电源电压VDD1。P-型MOS晶体管80c和80d的漏极端分别连接到N-型MOS晶体管80a和80b的漏极端。P-型MOS晶体管80c和80d的栅极端分别连接到N-型MOS晶体管80b和80a的漏极端。P-型MOS晶体管80d和N-型MOS晶体管80b的漏极端是电压变换电路100的输出端(输出节点B)。N-型MOS晶体管80a和80b的源极端都连接到VSS1＝GND(接地)。N-型MOS晶体管80a的栅极端连接到反相电路70的输入端。N-型MOS晶体管80b的栅极端连接到反相电路70的输出端。
反相电路70包括一个P-型MOS晶体管70b和一个N-型MOS晶体管70a。P-型MOS晶体管70b的漏极和栅极端分别连接到N-型MOS晶体管70a的漏极和栅极端。P-型MOS晶体管70b和N-型MOS晶体管70a的漏极端都是反相电路70的输出端，而P-型MOS晶体管70b和N-型MOS晶体管70a的栅极端都是反相电路70的输入端。反相电路70的输入端是电压变换电路100的输入端(输入节点A)。P-型MOS晶体管70b和N-型MOS晶体管70a的源极端分别连接到电源电压VDD2和VSS2＝GND(接地)。
在图7的电压变换电路100中，当把信号电压A(高电平：VDD2，低电平VSS2)输入到输入节点A时，通过输出节点B输出一个信号电压B(高电平：VDD1，低电平VSS1)，从而将信号电压A的高电平(VDD2)变换成信号电压B的高电平(VDD1)(电压变换)。以下将更详细说明这种操作。应当注意，高电平和低电平分别称为H状态和L状态。
现在假设输入节点A在H(VDD2)状态。在这种情况下，反相电路70的输入端和电压输出电路80的N-型MOS晶体管80a的栅极端是H状态，并且N-型MOS晶体管80a在ON状态。在这种情况下，反相电路70的输出端是L状态，而N-型MOS晶体管80a的漏极端是L状态。当反相电路70的输出端处在L状态时，N-型MOS晶体管80b的栅极端处在L状态，从而N-型MOS晶体管80b处在OFF状态，并且N-型MOS晶体管80b的漏极端处在H状态。
当N-型MOS晶体管80b的漏极端处在H状态时，P-型MOS晶体管80c的栅极端也处在H状态，并且P-型MOS晶体管80c处在OFF状态。在这种情况下，电压输出电路80的电源电压VDD1不施加到N-型MOS晶体管80a的漏极端，从而使N-型MOS晶体管80a的漏极端能够保持在L状态。
当N-型MOS晶体管80a的漏极在L状态时，P-型MOS晶体管80d的栅极端也在L状态，从而使P-型MOS晶体管80d在ON状态。在这种情况下，电压输出电路80的电源电压VDD1施加到N-型MOS晶体管80b的漏极端。在这种情况下，N-型MOS晶体管80b在OFF状态，而使N-型MOS晶体管80b的漏极的H状态(VDD1)通过输出端(输出节点B)输出。
输入节点A在L(VSS2)状态的情况下，电路的操作相同。在这种情况下，输出节点B处在L(VSS1)状态，其中VSS1＝VSS2＝GND。
接下来，考虑仅在具有不同电源电压的电路之间提供一个反相电路来取代电压变换电路100的情况。下面参考图8说明电路110配置的操作。
图8的反相电路110包括一个P-型MOS晶体管90b和一个N-型MOS晶体管90a。P-型MOS晶体管90b的漏极和栅极端分别连接到N-型MOS晶体管90a的漏极和栅极端。P-型MOS晶体管90b和N-型MOS晶体管90a的漏极端是反相电路110的输出端(输出节点B)。P-型MOS晶体管90b和N-型MOS晶体管90a的栅极端是反相电路110的输入端(输入节点A)。P-型MOS晶体管90b和N-型MOS晶体管90a的源极端分别连接到电源电压VDD1和VSS1＝GND(接地)。
现在假设将满足上述电压条件A(VDD1＞VDD2和VSS1＝VSS2＝GND电平)的信号电压A(H：VDD2，L：VSS2)施加到反相电路110的输入节点A。以下说明在这种情况下的反相电路的操作。
当VDD1和VDD2之间的电位差(＝VDD1-VDD2)小于图8的P-型MOS晶体管90b的阈值电压时，如果将一个H状态(VDD2)信号电压A输入到输入节点A，那么P-型MOS晶体管90b处在OFF状态。在这种情况下，N-型MOS晶体管90a处在ON状态，并且输出节点B处在L状态(VSS1)。而当把一个L状态(VSS2)信号电压A输入到输入节点A时，P-型MOS晶体管90b处在ON状态，并且N-型MOS晶体管90a处在OFF状态，从而使输出节点B处在H状态(VDD1)。在这种情况下，反相电路正常地操作，以执行输入节点A与输出节点B之间的电压变换(VDD2 VDD1)。
但是，当VDD1与VDD2之间的电位差大于或等于图8中的反相电路110中的P-型MOS晶体管90b的阈值电压时，如果将H状态(VDD2)信号电压A输入到输入节点A，那么图8的反相电路110中的P-型MOS晶体管90b和N-型MOS晶体管90a都处在ON状态。在这种情况下，电流在电源电压VDD1和VSS1(接地)之间流动。因此，在包括P-型MOS晶体管90b和N-型MOS晶体管90a的CMOS晶体管反相电路110中，当信号电压A处在H状态时，电流持续地在电源电压VDD1和VSS1(接地)之间流动，因而不能获得低功率消耗驱动。
因此，在图7和8中的电路中，需要图7的电压输出电路80来获得当满足电压条件A的信号电压A(H：VDD2，L：VSS2)输入到输入节点A时，通过输出节点B正常输出信号电压B(H：VDD1，L：VSS1)的操作。
近年来，经常倾向于使用一种能够在诸如上述电压条件A的信号输入条件下操作的电路，以便在包括具有不同电源电压的IC芯片的组合的系统装置，和包括在一个芯片上的具有不同操作电压或不同功能等的电压变换电路的系统装置中使用。
图7中的电压变换电路100是一个仅具有执行输入电压与输出电压之间的电压变换功能的电路。此外，接口电路可以具有备用功能，并且可以在一个芯片上的具有不同功能等的电压变换电路块之间提供这种接口电路。图9是显示一个示例的具有备用功能的接口电路(电压变换电路120)的电路图。
图9的电压变换电路120具有一个缓冲电路50，一个NOR电路60，一个反相电路70，和一个电压输出电路80。
NOR电路60的AD端是电压变换电路120的输入端。缓冲电路50的CEB端是电压变换电路120的控制端。电压输出电路80的ADOUTB端是电压变换电路120的输出端。
电压变换电路120根据输入到缓冲电路50的CEB端的CEB信号，控制输入到NOR电路60的AD端(即，电压变换电路120的输入端)并且满足上述电压条件A的AD(地址)信号(H状态：VDD2，L状态：VSS2)。电压变换电路120通过电压输出电路80的ADOUTB端(即，电压变换电路120的输出端)，输出AD信号经过电压变换获得的ADOUTB信号(H状态：VDD1，L状态：VSS1)。CEB信号是用于在备用状态与操作状态之间切换电压变换电路120的状态的控制信号。应当指出，反相电路70和电压输出电路80具有与图7相同的电路配置。
在缓冲电路50中，包括CMOS晶体管的两个反相电路串联连接。第一级的反相电路包括一个P-型MOS晶体管50b，和一个N-型MOS晶体管50a。P-型MOS晶体管50b的漏极和栅极端连接到N-型MOS晶体管50a的漏极和栅极端。P-型MOS晶体管50b和N-型MOS晶体管50a的漏极端都是第一级反相电路的输出端，并且连接到第二级反相电路的输入端。P-型MOS晶体管50b和N-型MOS晶体管50a的栅极端都连接到缓冲电路50的输入端，并且起到CEB端的功能，通过这个CEB端输入用于在备用状态与操作状态之间切换的转换信号(CEB信号)。P-型MOS晶体管50b和N-型MOS晶体管50a的源极端分别连接到电源电压VDD2和VSS2＝GND(接地)。
第二级反相电路也包括一个P-型MOS晶体管50d和一个N-型MOS晶体管50c，并且具有与第一级反相电路中类似的连接。P-型MOS晶体管50d和N-型MOS晶体管50c的栅极端都是第二级反相电路的输入端，并且连接到第一级反相电路的输出端。P-型MOS晶体管50d和N-型MOS晶体管50c的漏极端都是缓冲电路50的输出端，并且都连接到节点A。P-型MOS晶体管50d和N-型MOS晶体管50c的源极端分别连接到电源电压VDD2和VSS2＝GND(接地)。
NOR电路60具有相互串联连接的P-型MOS晶体管60c和60d，和相互并联连接的N-型MOS晶体管60a和60b。P-型MOS晶体管60d的源极和漏极端分别连接到电源电压VDD2和P-型MOS晶体管60c的源极端。P-型MOS晶体管60c的漏极端连接到N-型MOS晶体管60a和60b的漏极端。P-型MOS晶体管60c的漏极端和N-型MOS晶体管60a和60b的漏极端是NOR电路60的输出端，并且连接到节点B。N-型MOS晶体管60a和60b的源极端都连接到VSS2＝GND(接地)。N-型MOS晶体管60a的栅极端经过节点A连接到缓冲电路50的输出端，并且连接到P-型MOS晶体管60c的栅极端。N-型MOS晶体管60b的栅极端连接到P-型MOS晶体管60d的栅极端，并且是NOR电路60的输入端，这个输入端是一个AD端，通过这个AD端将AD信号(地址信号)作为输入信号输入。
NOR电路60的输出端经过节点B连接到反相电路70的输入端，和电压输出电路80中N-型MOS晶体管80a的栅极端。
反相电路70和电压输出电路80具有类似于图7中所示电路的电路配置。反相电路70的输出端经过节点C连接到电压输出电路80中的N-型MOS晶体管80b的栅极端。
接下来，说明图9的电压变换电路120的操作。当通过CEB端(控制端)输入的CEB信号处在L状态时，电压变换电路120处在操作状态；并且当CEB信号处在H状态时，处于备用状态。
当CEB信号处在H状态(VDD2)时，将H状态CEB信号输入到缓冲电路50的输入端，并且将H状态输出信号通过缓冲电路50的输出端输出。H状态输出信号经过节点A输入到NOR电路60中的P-型MOS晶体管60c和N-型MOS晶体管60a的栅极端。在这种情况下，P-型MOS晶体管60转到OFF状态，N-型MOS晶体管60a转到ON状态，并且N-型MOS晶体管60a的漏极端转到L状态。
在这种情况下，无论输入到NOR电路60的AD端的AD信号是H状态或是L状态，连接到N-型MOS晶体管60a的漏极端的NOR电路60的输出端都处在L状态。因此，经过节点B，将L状态输出信号输出到反相电路70和电压输出电路80。当反相电路70和电压输出电路80接收到L状态信号时，如同图7的电压变换电路100的操作的说明一样，电压输出电路80的输出端处于L状态。
因此，在电压变换电路120中，如果输入到CEB端(控制端)的CEB信号处在H状态，那么无论输入到AD端(输入端)的AD信号是在H状态还是在L状态，通过ADOUTB端(输出端)输出的ADOUTB信号始终是L状态，从而保持了电压变换电路120的备用状态。
接下来，当CEB信号在L状态(VSS2)时，L状态CEB信号输入到缓冲电路50的输入端，并且通过缓冲电路50的输出端输出L状态输出信号。这个L状态的输出信号经过节点A输入到NOR电路60中的P-型MOS晶体管60c和N-型MOS晶体管60a的栅极端。在这种情况下，P-型MOS晶体管60c转到ON状态，并且N-型MOS晶体管60a转到OFF状态。
在这种情况下，如果输入到NOR电路60的AD端的AD信号是H状态，那么AD信号输入到P-型MOS晶体管60d和N-型MOS晶体管60b的栅极端。在这种情况下，P-型MOS晶体管60d转到OFF状态，并且N-型MOS晶体管60b的漏极端转到L状态。当N-型MOS晶体管60b的漏极端处于L状态时，连接到N-型MOS晶体管60b的漏极端的NOR电路60的输出端在L状态。在这种情况下，一个L状态输出信号经过节点B输入到反相电路70和电压输出电路80。当反相电路70和电压输出电路80接收到L状态信号时，电压输出电路80的ADOUTB端(输出端)转到L状态。
当输入到NOR电路60的AD端的AD信号是L状态时，P-型MOS晶体管60d处于ON状态，并且N-型MOS晶体管60b处于OFF状态。在这种情况下，N-型MOS晶体管60a和N-型MOS晶体管60b的漏极端在H状态，并且P-型MOS晶体管60c和P-型MOS晶体管60d处于ON状态。因此，给连接到P-型MOS晶体管60c和N-型MOS晶体管60b的漏极端的NOR电路60的输出端提供了处于H状态(VDD2)的电源电压VDD2，并且经过节点B将H状态输出信号输出到反相电路70和电压输出电路80。当把H状态信号输入到反相电路70和电压输出电路80时，如同对图7的电压变换电路100的操作的说明一样，电压输出电路80的ADOUTB端(输出端)转到H状态。
因此，如果输入到电压变换电路120的CEB端(控制端)的CEB信号是L状态，那么根据通过AD端(输入端)输入的AD信号是H状态还是L状态，通过ADOUTB端(输出端)输出的ADOUTB信号是L状态或H状态，并且保持了电压变换电路120的操作状态。
图10是显示当图9的电压变换电路120从备用状态释放时(即，电路120转到操作状态时)，CEB信号，AD信号，ADOUTB信号，和节点A，B，C和D上的信号的时序图。在此，CEB、AD、ADOUTB、和节点A、B、C和D分别指示CEB信号、AD信号、ADOUTB信号、和节点A、B、C和D上的信号(也分别称为节点A信号、节点B信号、节点C信号、和节点D信号)的信号波形。
当图9的电压变换电路120从备用状态释放时，输入到缓冲电路50的CEB信号从H状态(VDD2)转到L状态(VSS2＝GND)。在这种情况下，连接到缓冲电路50的输出端的节点A上的缓冲电路50的输出信号从H状态转到L状态，其中由于缓冲电路50使转变延迟了一个延迟时间(2T)，导致由图10中节点A指示的信号波形(H状态：VDD2，L状态：GND)。
在这种情况下，假设输入到NOR电路60的AD信号被固定到如图10中AD指示的L状态(VSS2＝GND)。在这种情况下，连接到图9的NOR电路60的输出端的节点B上的NOR电路60的输出信号从L状态转到H状态，其中由于NOR电路60，使转变延迟了一个延迟时间(1T)，导致图10中节点B指示的信号波形(H状态：VDD2，L状态：GND)。
连接到反相电路70的输出端的节点C上的反相电路70的输出信号从H状态转到L状态，其中由于反相电路70使转变延迟了一个延迟时间(1T)，导致了图10中节点C指示的信号波形(H状态：VDD2，L状态：GND)。
连接到N-型MOS晶体管80a的漏极的节点D上的信号根据输入到N-型MOS晶体管80a的栅极端的节点B上的信号状态而改变，导致了图10中节点D指示的从H状态改变到L状态的信号波形(H状态：VDD1，L状态：GND)。
根据图10中节点B和节点C指示的信号波形的定时，通过电压变换电路120的ADOUTB端(输出端)输出的ADOUTB信号从L状态转到H状态，导致了图10中ADOUTB指示的信号波形(H状态：VDD1，L状态：GND)。
如图10中所示，节点C上的信号相对于节点B上的信号延迟了1T。因此，在电压输出电路80的操作中(图9)，根据NOR电路60的输出信号，节点B上的信号(图9)从L状态转到H状态，从而使N-型MOS晶体管80a从OFF状态转到ON状态。当N-型MOS晶体管80a转到ON状态时，N-型MOS晶体管80a的漏极端转到L状态，从而使电压输出电路80的节点D上的信号从H状态(VDD1)转到L状态(GND)。此后，当节点C上的信号(图9)根据反相电路70的输出信号，从H状态转到L状态时，N-型MOS晶体管80b从ON状态转到OFF状态。当N-型MOS晶体管80b从ON状态转到OFF状态时，结合上述节点D上的信号从H状态到L状态的转变，P-型MOS晶体管80d从OFF状态转到ON状态。在这种情况下，电源电压VDD1施加到N-型MOS晶体管80b的漏极端，从连接到漏极端的ADOUTB端输出的ADOUTB信号从L状态(GND)转到H状态(VDD1)。在这种情况下，P-型MOS晶体管80d从OFF状态到ON状态的转变的定时实际上与N-型MOS晶体管80b从ON状态到OFF状态的转变的定时相同。
电压输出电路80中的ADOUTB信号从L状态到H状态的转变是从图10中节点B上的信号波形从L状态到H状态的转变开始点开始的。因此，从开始点流逝的时间就是延迟时间(AT)。
因此，当电压变换电路120从备用状态释放时，如图10中信号波形(ADOUTB)指示的，释放与ADOUTB信号通过ADOUTB端(输出端)输出之间的延迟时间是2T+AT。这个延迟时间在CEB信号从H状态到达(VDD2)/2的电压值时开始，并且在ADOUTB信号从L状态到达(VDD1)/2的电压值的时间结束。
当输入到NOR电路60的AD信号固定到H状态(VDD2)时，ADOUTB信号始终处在L状态。在这种情况下，电压变换电路120从备用状态释放与ADOUTB信号通过ADOUTB端(输出端)的输出之间不存在延迟时间。
因此，电压变换电路120从备用状态的释放与ADOUTB信号通过ADOUTB端(输出端)的输出之间的延迟时间最多是2T+AT(最坏的情况)。
接下来，假设在图9的电压变换电路120中，在电压变换电路120从备用状态释放之后，输入到缓冲电路50的CEB信号保持在L状态，并且输入到NOR电路60的AD信号从L状态转到H状态。
图11是显示在电压变换电路120从备用状态释放之后，当AD信号从L状态转到H状态时，CEB信号，AD信号，ADOUTB信号，和节点A，B，C和D上的信号的时序图。在此，CEB、AD、ADOUTB和节点A、B、C和D分别指示CEB信号、AD信号、ADOUTB信号、和节点A、B、C和D上的信号的信号波形。
如图11中CEB所示，由于电压变换电路120已经从备用状态释放，因而CEB信号固定到L状态(GND)。
由于L状态(GND)CEB信号，节点A上的信号在L状态，并且因此没有延迟时间，导致了图11中节点A指示的信号波形(L状态：GND)。
AD信号具有如图11中AD指示的从L状态转变到H状态的信号波形(H状态：VDD2，L状态：GND)。
节点B上的信号从H状态转到L状态，其中转变由于接收AD信号的NOR电路60被延迟了延迟时间(1T)，导致了图11中节点B指示的信号波形(H状态：VDD2，L状态：GND)。
节点C上的信号从L状态转到H状态，其中转变由于反相电路70延迟了一个延迟时间(1T)，导致了图11中节点C指示的信号波形(H状态：VDD2，L状态：GND)。
节点D上的信号根据N-型MOS晶体管80a的切换转变，导致了图11中节点D指示的从L状态转变到H状态的信号波形(H状态：VDD1，L状态：GND)。
ADOUTB信号根据图11中节点B和节点D指示的信号波形的定时转变，导致了图11中ADOUTB指示的从H状态转变到L状态的信号波形(H状态：VDD1，L状态：GND)。
如图11中所示，节点C上的信号相对于节点B上的信号延迟了1T。因此，在图9的电压输出电路80的操作中，节点B(图9)上的信号首先根据NOR电路60的输出信号从H状态转变到L状态，从而使N-型MOS晶体管80a从ON状态转到OFF状态。在这种情况下，通过电压输出电路80的ADOUTB端输出的ADOUTB信号在H状态，因此，N-型MOS晶体管80a和P-型MOS晶体管80c处在OFF状态。结果，电压输出电路80中节点D上的信号处于浮动状态。应当指出，由于没有从任何地方向节点D提供电流，因而节点D上的信号保持在L状态。
此后，当节点C(图9)上的信号根据反相电路70的输出信号从L状态转到H状态时，N-型MOS晶体管80b从OFF状态转到ON状态。在此，第一次，ADOUTB信号从H状态转到L状态。当ADOUTB信号从H状态转到L状态时，P-型MOS晶体管80c从OFF状态转到ON状态，并且已经处于浮动状态的节点D上的信号从L状态转到H状态。当节点D上的信号从L状态转到H状态时，P-型MOS晶体管80d从ON状态转到OFF状态，导致了ADOUTB信号加速从H状态转变到L状态。
电压输出电路80中的ADOUTB信号从H状态到L状态的转变是从图11中节点C指示的信号波形从L状态到H状态的转变开始点开始的。因此，从这个开始点流逝的时间是延迟时间(BT)。
因此，当电压变换电路120已经从备用状态释放之后仅有通过AD端(输入端)输入的AD信号从L状态转到H状态时，如图11中信号波形(ADOUTB)指示的，释放与ADOUTB信号通过ADOUTB端(输出端)的输出之间的延迟时间是1T+BT。这个延迟时间在节点B上的信号开始从H状态向L状态转变的时间开始，并且在ADOUTB信号从H状态到达(VDD1)/2的电压值的时间结束。
接下来，假设在电压变换电路120(图9)中，在电压变换电路120从备用状态释放之后，输入到缓冲电路50的CEB信号保持在L状态，并且输入到NOR电路60的AD信号从H状态转到L状态。
图12是显示在电压变换电路120已经从备用状态释放之后，当AD信号从H状态转到L状态时的CEB信号、AD信号、ADOUTB信号、和节点A、B、C和D上的信号的时序图。在此，CEB、AD、ADOUTB和节点A、B、C和D分别指示CEB信号、AD信号、ADOUTB信号、和节点A、B、C和D上的信号的信号波形。
如图12中CEB所示，由于电压变换电路120从备用状态释放，使CEB信号固定到L状态(GND)。
由于CEB保持在处在L状态的信号中，节点A上的信号处于L状态，因此不存在延迟时间，导致了图12中节点A指示的信号波形(L状态：GND)。
AD信号具有一种如图12中AD指示的从H状态转变到L状态的信号波形(H状态：VDD2，L状态：GND)。
节点B上的信号具有一种如图12中节点B指示的信号从L状态转到H状态的信号波形，其中由于接收AD信号的NOR电路60造成该转变延迟了一个延迟时间(1T)(H状态：VDD2，L状态：GND)。
节点C上的信号具有一种如图12中节点C指示的信号从H状态转到L状态的信号波形，其中转变由于反相电路70延迟了一个延迟时间(1T)(H状态：VDD2，L状态：GND)。
节点D上的信号根据N-型MOS晶体管80a的切换而改变，导致了一种如图12中节点D指示的从H状态到L状态转变的信号波形(H状态：VDD1，L状态：GND)。
ADOUTB信号根据图12中节点B和节点C指示的信号波形的定时改变，导致了一种图12中ADOUTB指示的从L状态转变到H状态的信号波形(H状态：VDD1，L状态：GND)。
如图12中所示，节点C上的信号相对于节点B上的信号延迟了1T。因此，在电压输出电路80(图9)的操作中，当根据NOR电路60的输出信号，节点B上的信号首先从L状态转变到H状态时，N-型MOS晶体管80a从OFF状态转到ON状态。当N-型MOS晶体管80a转到ON状态时，N-型MOS晶体管80a的漏极端转到L状态，从而使电压输出电80中的节点D上的信号从H状态(VDD1)转到L状态(GND)。此后，当根据反相电路70的输出信号，节点C(图9)上的信号从H状态转到L状态时，N-型MOS晶体管80b从ON状态转到OFF状态。当N-型MOS晶体管80b从ON状态转到OFF状态时，P-型MOS晶体管80d，结合节点D上的信号的从H状态到L状态的转变，从OFF状态转到ON状态。在这种情况下，将电源电压VDD1施加到N-型MOS晶体管80b的漏极端，并且通过连接到漏极端的ADOUTB端输出的ADOUTB信号从L状态(GND)转到H状态(VDD1)。如电压变换电路120从备用状态释放的情况(图10)一样，P-型MOS晶体管80d从OFF状态到ON状态的转变的定时实际上与N-型MOS晶体管80b从ON状态到OFF状态的转变定时相同。
如图12中所示，节点B的信号波形与节点C的信号波形之间的关系是这样的，当节点B的信号波形从L状态转到H状态时，节点C的信号波形根据节点B的信号波形的转变，从H状态转到L状态。因此，对电压输出电路80(图9)的信号输入状态与电压变换电路120从备用状态释放时一样(图10)，因此，ADOUTB信号从L状态到H状态的转变的延迟时间是AT。
因此，如图12的信号波形(ADOUTB)所示，在电压变换电路120已经从备用状态释放之后，当仅有通过AD端(输入端)输入的AD信号从H状态转到L状态时，释放与ADOUTB信号通过ADOUTB端(输出端)的输出之间的延迟时间是1T+AT。这个延迟时间是在节点B上的信号从L状态到H状态的转变开始点开始的，并且在ADOUTB信号从L状态到达(VDD1)/2的电压时结束。
在图10、11和12中，ADOUTB和节点D各自指示的ADOUTB信号和节点D信号具有相反的电压极性。如果假设电压输出电路80中的节点D上的信号是电压变换电路120的输出信号，那么如图11和12中所示，节点D信号的延迟时间大于ADOUTB信号的延迟时间。这是由于ADOUTB信号从H状态转到L状态的延迟时间(1T+BT)实际上与ADOUTB信号从L状态转到H状态的延迟时间(1T+AT)相同(图12)，因此，节点D信号从L状态转到H状态的延迟时间最长。同时参考图11和12，节点D信号的延迟时间比ADOUTB信号的延迟时间长。因此，并不优选使用节点D信号作为电压变换电路120的输出信号。由于当考虑到电压变换电路120从备用状态的释放中发生的延迟时间、电压变换电路120从备用状态释放之后，AD信号从L状态到H状态的转变中发生的延迟时间、以及AD信号从H状态到L状态的转变中发生的延迟时间所有这些延迟时间时，ADOUTB信号的延迟时间比节点D信号的延迟时间短，因此，使用通过ADOUTB端输出的ADOUTB信号作为电压变换电路120的输出信号。
在电压变换电路120(图9)中，当电压变换电路120从备用状态释放时，并且当电压变换电路120从备用状态释放之后仅有AD信号(地址信号)转变到H或L状态时，在电压变换电路120的输出信号中产生上述的延迟时间。因而，十分需要减小这个延迟时间。例如，在输入地址信号并且输出作为输出信号的数据的一般半导体存储器件中，通过减小半导体存储器件中的存取时间，可以高速地读出数据。
但是，在图9中所示的电压变换电路120中，在电压变换电路120从备用状态释放的存取中，和电压变换电路120从备用状态释放后仅有地址信号转变到H或L状态的存取中，电压变换电路120的输出信号中发生大的延迟时间。因此，当在半导体存储器之类的半导体器件中使用电压变换电路120时，不能获得高速数据读取。
发明内容
根据本发明的一个方面，提供了一种用于把输入信号的电压变换为输出信号的电压的电压变换电路。该电路包括逻辑电路，用于输出通过根据备用/操作控制信号反相和延迟输入信号而获得的操作信号，和具有与备用/操作控制信号相反极性的反相信号，或通过根据反相信号相对于反相信号延迟该输入信号而获得的备用信号；和电压输出电路，用于在接收到逻辑电路输出的操作信号或备用信号之前，根据输入信号和反相信号开始产生输出信号。
在本发明的一个实施例中，电压变换电路进一步包括用于产生备用/操作控制信号的控制电路。
在本发明的一个实施例中，电压变换电路进一步包括用于通过使备用/操作控制信号反相而产生反相信号的反相电路。
在本发明的一个实施例中，控制电路包括用于产生反相信号的第一反相控制电路；和用于通过使反相信号反相来产生备用/操作控制信号的第二反相控制电路。
在本发明的一个实施例中，逻辑电路包括用于根据备用/操作控制信号和反相信号来产生对应于输入信号的操作信号的三态逻辑电路；和用于根据反相信号来产生备用信号的负载(pull-up)电路。
在本发明的一个实施例中，三态逻辑电路包括具有一个通过其输入该输入信号的栅极端，一个源极端，和一个漏极端的第一P-型MOS晶体管；具有一个通过其输入备用/操作信号的栅极端，一个连接到电源的源极端，和一个连接到第一P-型MOS晶体管的源极端的漏极端的第二P-型MOS晶体管；具有一个通过其输入该输入信号的栅极端，一个源极端，和一个连接到第一P-型MOS晶体管的漏极端的漏极端的第一N-型MOS晶体管；和具有一个通过其输入反相信号的栅极端，一个接地的源极端，和一个连接到第一N-型MOS晶体管的源极端的漏极端的第二N-型MOS晶体管。第一P-型MOS晶体管和第一N-型MOS晶体管起到CMOS反相器的功能。
在本发明的一个实施例中，电压输出电路包括具有一个栅极端，一个连接到电源的源极端，和一个漏极端的第三P-型MOS晶体管；具有一个栅极端，一个连接到电源的源极端，和一个连接到第三P-型MOS晶体管的栅极端的漏极端的第四P-型MOS晶体管；具有一个通过其输入反相信号的栅极端，一个源极端，和一个连接到第三P-型MOS晶体管的漏极端的漏极端的第三N-型MOS晶体管；具有一个通过其输入该输入信号的栅极端，一个接地的源极端，和一个连接到第三N-型MOS晶体管的源极端的漏极端的第四N-型MOS晶体管；和具有一个通过其输入操作信号或备用信号的栅极端，一个接地的源极端，和一个连接到第三P-型MOS晶体管的漏极端的漏极端的第五N-型MOS晶体管。
在本发明的一个实施例中，电压输出电路进一步包括第一输出端和第二输出端；并且通过第一输出端输出的输出信号的极性与通过第二输出端输出的输出信号的极性相反。
根据本发明的另一方面，提供了一种结合上述电压变换电路的半导体器件。
以下说明上述配置的功能。
在本发明的电压变换电路中，电压输出电路在接收由逻辑电路输出的操作信号或备用信号之前，根据输入信号和反相信号开始产生输出信号。因此，电压变换电路的输出信号的信号波形响应输入信号和反相信号的信号波形的转变开始转变，从而使得能够减少延迟时间。
因此，在此描述的本发明能够实现提供一种具有减少输入和输出端之间的信号的延迟时间的电压变换电路，和一种使用这种电压变换电路的半导体器件的优点。
在参考附图阅读和理解了下面的详细说明之后，本发明的这些和其它优点对本领域技术人员是显而易见的。
附图说明
图1是表示根据本发明的一个实施例的电压变换电路的电路图；
图2是图1的电压变换电路中的信号的时序图，其中电压变换电路从备用状态释放；
图3是图1的电压变换电路中的信号的时序图，其中电压变换电路从备用状态释放，并且输入信号从L状态转到H状态；
图4是图1的电压变换电路中的信号的时序图，其中电压变换电路从备用状态释放，并且输入信号从H状态转到L状态；
图5是表示根据本发明另一个实施例的电压变换电路的电路图；
图6是表示图1和图5的、各带有两个输出端的电压变换电路的电路图；
图7是表示一个常用电压变换电路的电路图；
图8是表示一个反相电路的电路图；
图9是表示另一个示例的常用电压变换电路的电路图；
图10是图9的电压变换电路中的信号的时序图，其中电压变换电路从备用状态释放；
图11是图9的电压变换电路中的信号的时序图，其中电压变换电路从备用状态释放，并且输入信号从L状态转到H状态；和
图12是图9的电压变换电路中的信号的时序图，其中电压变换电路从备用状态释放，并且输入信号从H状态转到L状态。
具体实施方式
以下参考附图，以举例的方式说明本发明。
图1是表示根据本发明一个实施例的电压变换电路1的电路图。
图1所示的本发明的电压变换电路1具有备用功能，并且包括缓冲电路10(控制电路)，反相电路15(倒置电路)，输出具有H状态、L状态、或高阻抗状态的三态电路20(三态逻辑电路)，将输入信号电压变换到预定电压的电压输出电路25，和负载P-型MOS晶体管30a(负载电路)。在电压变换电路1中，逻辑电路40包括电压输出电路25和负载电路30a。
本发明的电压变换电路1根据输入到缓冲电路10的CEB端的CEB信号，控制通过三态电路20的AD端输入的、满足上述电压条件A的AD(地址)信号(H状态：VDD2，L状态：VSS2)，并且以最小的延迟时间，通过电压输出电路25的ADOUTB端输出一个通过AD信号的电压变换获得的ADOUTB信号(H状态：VDD1，L状态：VSS1)。
三态电路20的AD端是电压变换电路1的输入端。缓冲电路10的CEB端是电压变换电路1的控制端。电压输出电路25的ADOUTB端是电压变换电路1的输出端。
CEB信号是电压变换电路1用于在备用状态与操作状态之间切换的控制信号。
缓冲电路10包括两个串联连接的反相电路，每个反相电路具有一个CMOS晶体管。
第一级反相电路(第一倒置控制电路)包括P-型MOS晶体管10b和N-型MOS晶体管10a。P-型MOS晶体管10b的漏极和栅极端分别连接到N-型MOS晶体管10a的漏极和栅极端。P-型MOS晶体管10b和N-型MOS晶体管10a的漏极端都是第一级反相电路的输出端，并且连接到第二级反相电路的输入端。P-型MOS晶体管10b和N-型MOS晶体管10a的栅极端都是缓冲电路10的输入端，和向其输入用于在备用状态与操作状态之间切换的CEB信号的CEB端。P-型MOS晶体管10b和N-型MOS晶体管10a的源极端中的每一个连接到电源电压VDD2和VSS2＝GND(接地)。
第二级反相电路(第二倒置控制电路)也包括P-型MOS晶体管10d和N-型MOS晶体管10c，并且具有与第一级反相电路中相同的连接。P-型MOS晶体管10d和N-型MOS晶体管10c的栅极端都是第二级反相电路的输入端，并且都连接到第一级反相电路的输出端。P-型MOS晶体管10d和N-型MOS晶体管10c的漏极端都是缓冲电路10的输出端，并且都连接到节点A。P-型MOS晶体管10d和N-型MOS晶体管10c的源极端分别连接到电源电压VDD2和VSS2＝GND(接地)。
反相电路15包括P-型MOS晶体管15b和N-型MOS晶体管15a。P-型MOS晶体管15b的漏极和栅极端分别连接到N-型MOS晶体管15a的漏极和栅极端。P-型MOS晶体管15b和N-型MOS晶体管15a的漏极端都是反相电路15的输出端。P-型MOS晶体管15b和N-型MOS晶体管15a的栅极都是反相电路15的输入端。反相电路15的输出端经过节点C连接到三态电路20的N-型MOS晶体管20a的栅极端，负载P-型MOS晶体管30a的栅极端，和电压输出电路25的N-型MOS晶体管25c的栅极端。反相电路15的输入端经过节点A连接到缓冲电路10的输出端，和三态电路20的P型MOS晶体管20d的栅极端。P-型MOS晶体管15b和N-型MOS晶体管15a的源极端分别连接到电源电压VDD2和VSS2(GND：接地)。
三态电路20包括N-型MOS晶体管20a，N-型MOS晶体管20b，P-型MOS晶体管20c，和P-型MOS晶体管20d。P-型MOS晶体管20c和N-型MOS晶体管20b形成了一个CMOS晶体管。P-型MOS晶体管20d和N-型MOS晶体管20a分别连接到P-型MOS晶体管20c和N-型MOS晶体管20b的源极端。
P-型MOS晶体管20c的漏极和栅极端分别连接到N-型MOS晶体管20b的漏极和栅极端。P-型MOS晶体管20c和N-型MOS晶体管20b的漏极端都是三态电路20的输出端。P-型MOS晶体管20c和N-型MOS晶体管20b的栅极端都是三态电路20的输入端。三态电路20的输出端经过节点B连接到负载P-型MOS晶体管30a的漏极端和电压输出电路25的N-型MOS晶体管25a的栅极端。三态电路20的输入端是通过其输入AD信号(地址信号)的AD端，并且连接到电压输出电路25中的N-型MOS晶体管25b的栅极端。
P-型MOS晶体管20c和N-型MOS晶体管20b的源极端分别连接到P-型MOS晶体管20d和N-型MOS晶体管20a的漏极端。P-型MOS晶体管20d的源极和栅极端分别连接到电源电压VDD2和反相电路15的输入端。N-型MOS晶体管20a的源极和栅极端分别连接到VSS2(GND：接地)，和反相电路15的输出端。
将节点B上拉到电源电压VDD2的负载P-型MOS晶体管30a的源极端连接到电源电压VDD2，并且其漏极和栅极端分别连接到节点B和节点C。
电压输出电路25包括并联连接的P-型MOS晶体管25d和25e。P-型MOS晶体管25d和25e的源极端都连接到电源电压VDD1。P-型MOS晶体管25d和25e的漏极端分别连接到N-型MOS晶体管25a和25c的漏极端。P-型MOS晶体管25d和25e的栅极端分别连接到N-型MOS晶体管25c和25a的漏极端。N-型MOS晶体管25c的源极端连接到N-型MOS晶体管25b的漏极端。P-型MOS晶体管25e和N-型MOS晶体管25c的漏极端都是电压变换电路1的ADOUTB端(输出端)。N-型MOS晶体管25a和25b的源极端都连接到VSS1(GND：接地)。N-型MOS晶体管25a和25c的栅极端分别经过节点B和节点C各自连接到三态电路20和反相电路15的输出端。N-型MOS晶体管25b的栅极端连接到三态电路20的AD端(输入端)。
接下来，说明图1的本发明的电压变换电路1的操作。当通过CEB端(控制端)输入的CEB信号处在L状态时，电压变换电路1处在操作状态，并且当CEB信号在H状态时，处于备用状态。
当CEB信号处在H状态(VDD2)时，H状态的CEB信号输入到缓冲电路10的输入端，并且通过包括两个CMOS晶体管的缓冲电路10的输出端输出H状态的输出信号(备用/操作控制信号)。H状态的输出信号经过节点A输入到反相电路15的输入端和三态电路20中的P-型MOS晶体管20d的栅极端。因此，P-型MOS晶体管20d转到OFF状态。此外，通过已经输入了H状态信号的反相电路15的输出端输出一个L状态输出信号(第一反信号)。L状态输出信号输入到三态电路20中的N-型MOS晶体管20a、电压输出电路25中的N-型MOS晶体管25c、和负载P-型MOS晶体管30a的栅极端。在这种情况下，N-型MOS晶体管20a和N-型MOS晶体管25c转到OFF状态，而负载P-型MOS晶体管30a转到ON状态。
在这种情况下，当输入到三态电路20的AD端的AD信号在H状态或L状态时，P-型MOS晶体管20d和N-型MOS晶体管20a处于OFF状态，从而使连接到P-型MOS晶体管20c和N-型MOS晶体管20b的漏极端的三态电路20的输出端处在高阻抗状态。因此，将三态电路20的输出状态固定到高阻抗状态。但是，由于P-型MOS晶体管30a将节点B保持在H状态，从而将一个H状态信号(备用信号)输入到电压输出电路25中的-型MOS晶体管25a的栅极端。
当N-型MOS晶体管25a的栅极端转到H状态时，N-型MOS晶体管25a转到ON状态，并且N-型MOS晶体管25a的栅极端转到L状态。在这种情况下，N-型MOS晶体管25c的栅极端接收到反相电路15经过节点C输出的L状态输出信号，同时把H状态或L状态的AD信号经过AD端输入到N-型MOS晶体管25b的栅极。因此，N-型MOS晶体管25c转到OFF状态，而N-型MOS晶体管25b根据AD信号转到ON状态或OFF状态。因此，无论N-型MOS晶体管25b是在ON状态还是在OFF状态，N-型MOS晶体管25c的漏极端都保持在H状态。
当N-型MOS晶体管25c的漏极端转到H状态时，P-型MOS晶体管25d的栅极端也转到H状态，从而使P-型MOS晶体管25d转到OFF状态。因此，电压输出电路25的电源电压VDD1不施加到N-型MOS晶体管25a的漏极端，从而使N-型MOS晶体管25a的漏极端保持在L状态。
当N-型MOS晶体管25a的漏极端转到L状态时，P-型MOS晶体管25e的栅极端经过节点D转到L状态，从而使P-型MOS晶体管25e转到ON状态。因此，将电压输出电路25的电源电压VDD1施加到N-型MOS晶体管25c的漏极端。在这种情况下，由于N-型MOS晶体管25c处在OFF状态，通过连接到N-型MOS晶体管25c的漏极端的电压输出电路25的ADOUTB端输出一个H状态(VDD1)信号。
因此，在电压变换电路1中，如果输入到CEB端(控制端)的CEB信号处在H状态，那么无论输入到AD端(输入端)的AD信号是在H状态还是在L状态，通过ADOUTB端(输出端)输出的ADOUTB信号始终在H状态，从而将电压变换电路1保持在备用状态。
接下来，当CEB信号处于L状态(VSS2)时，L状态的CEB信号输入到缓冲电路10的CEB端(输入端)，从而通过缓冲电路10的输出端输出一个L状态输出信号。这个L状态输出信号经过节点A输入到反相电路15的输入端和三态电路20中的P-型MOS晶体管20d的栅极端。在这种情况下，通过反相电路15的输出端输出一个H状态输出信号。这个H状态输出信号经过节点C输入到三态电路20中的N-型MOS晶体管20a、电压输出电路25中的N-型MOS晶体管25c、和负载P-型MOS晶体管30a的栅极，从而使N-型MOS晶体管20a和N-型MOS晶体管25c转到ON状态，同时使负载P-型MOS晶体管30a转到OFF状态。
此外，通过其栅极接收L状态信号的P-型MOS晶体管20d转到ON状态。因此，三态电路20中的N-型MOS晶体管20a和P-型MOS晶体管20d都转到ON状态。三态电路20根据通过AD端(输入端)输入的H状态或L状态的AD信号，向节点B输出一个输出信号(操作信号)。
在这种情况下，如果输入到三态电路20的AD端的AD信号处在H状态，那么H状态AD信号输入到P-型MOS晶体管20c和N-型MOS晶体管20b的栅极端，以及电压输出电路25中的N-型MOS晶体管25b的栅极端。由于P-型MOS晶体管20d和N-型MOS晶体管20a都转到ON状态，P-型MOS晶体管20c和N-型MOS晶体管20b作为一个CMOS晶体管操作，从而使N-型MOS晶体管25b也转到ON状态。因此，通过连接到P-型MOS晶体管20c和N-型MOS晶体管20b的漏极端的三态电路20的输出端输出一个L状态输出信号。这个L状态输出信号经过节点B输入到电压输出电路25中的N-型MOS晶体管25a的栅极端。
当N-型MOS晶体管25a的栅极转到L状态时，N-型MOS晶体管25a转到OFF状态，并且N-型MOS晶体管25a的漏极端转到H状态。在这种情况下，来自反相电路15的一个H状态信号经过节点C输入到输入N-型MOS晶体管25c的栅极端。因此，N-型MOS晶体管25c和N-型MOS晶体管25b都转到ON状态，同时使N-型MOS晶体管25c的漏极端转到L状态。
当N-型MOS晶体管25c的漏极端转到L状态时，P-型MOS晶体管25d的栅极端也转到L状态，从而使P-型MOS晶体管25d转到ON状态。因此，电压输出电路25的电源电压VDD1施加到N-型MOS晶体管25a的漏极端，从而使节点D保持在H状态。当N-型MOS晶体管25a的漏极端转到H状态时，P-型MOS晶体管25e的栅极端也经过节点D转到H状态，从而使P-型MOS晶体管25e转到OFF状态。因此，电压输出电路25的电源电压VDD1不施加到N-型MOS晶体管25c的漏极端，从而使N-型MOS晶体管25c的漏极端保持在L状态，以便通过连接到N-型MOS晶体管25c的漏极端的电压输出电路25的ADOUTB端输出一个L状态(VSS1)信号。
当CEB信号处在L状态(VSS2)时，如果输入到三态电路20的AD端的AD信号处在L状态，那么将L状态的AD信号输入到P-型MOS晶体管20c和N-型MOS晶体管20b的栅极端，以及电压输出电路25中的N-型MOS晶体管25b的栅极端。由于P-型MOS晶体管20d和N-型MOS晶体管20a都在ON状态，P-型MOS晶体管20c和N-型MOS晶体管20b作为一个CMOS晶体管操作，从而使N-型MOS晶体管25b转到OFF状态。因此，通过连接到P-型MOS晶体管20c和N-型MOS晶体管20b的漏极端的三态电路20的输出端输出一个H状态输出信号。这个H状态输出信号经过节点B输入到电压输出电路25中的N-型MOS晶体管25a的栅极端。
当N-型MOS晶体管25a的栅极端转到H状态时，N-型MOS晶体管25a转到ON状态，从而使N-型MOS晶体管25a的漏极端转到L状态。在这种情况下，来自反相电路15的一个H状态输出信号经过节点C输入到N-型MOS晶体管25c的栅极端。因此，鉴于N-型MOS晶体管25c转到ON状态，N-型MOS晶体管25b转到OFF状态，从而使N-型MOS晶体管25c的漏极端具有与处于H状态的N-型MOS晶体管25b的漏极端相同的电位。
当N-型MOS晶体管25c的漏极端转到H状态时，P-型MOS晶体管25d的栅极端也转到H状态，从而使P-型MOS晶体管25d转到OFF状态。因此，电压输出电路25的电源电压VDD1不施加到N-型MOS晶体管25a的漏极端，从而使N-型MOS晶体管25a的漏极端保持在L状态。当N-型MOS晶体管25a的漏极端转到L状态时，P-型MOS晶体管25e的栅极端也经过节点D转到L状态，从而使P-型MOS晶体管25e转到ON状态。因此，电压输出电路25的电源电压VDD1施加到N-型MOS晶体管25c的漏极端，从而通过连接到N-型MOS晶体管25c的漏极端的电压输出电路25的ADOUTB端输出一个H状态(VDD1)信号。
因此，在电压变换电路1中，如果输入到CEB端(控制端)的CEB信号处在L状态，那么根据输入到AD端(输入端)的AD信号是在H状态还是在L状态，通过ADOUTB端(输出端)输出的ADOUTB信号是在L状态或是在H状态，从而使电压变换电路1保持在操作状态。
图2是当电压变换电路1从备用状态释放时的CEB信号、AD信号、ADOUTB信号和节点A、B、C和D上的信号的时序图。在此，CEB、AD、ADOUTB和节点A、B、C和D分别指示CEB信号、AD信号、ADOUTB信号、和节点A、B、C和D上的信号(也分别称为节点A信号、节点B信号、节点C信号、和节点D信号)的信号波形。节点A信号是备用/操作控制信号。节点B信号是备用信号或操作信号。节点C信号是第一反相信号。ADOUTB信号是电压变换输出信号。
当图1的电压变换电路1从备用状态释放时，输入到缓冲电路10的CEB信号从H状态(VDD2)转到L状态(VSS2＝GND)。在这种情况下，连接到缓冲电路10的输出端的节点A上的缓冲电路10的输出信号从H状态转到L状态，其中由于缓冲电路10使转变延迟了一个延迟时间(2T)，导致了图1中节点A指示的信号波形(H状态：VDD2，L状态：GND)。
在这种情况下，如图2中AD所示，输入到三态电路20的AD信号固定到H状态(VDD2)。
在这种情况下，连接到接收节点A信号的反相电路15的输出端的节点C上的输出信号(图1)从L状态转到H状态，其中由于反相电路15使转变延迟了一个延迟时间(1T)，导致了图2中节点C指示的信号波形(H状态：VDD2，L状态：GND)。
响应节点C信号波形从L状态到H状态的转变，连接到三态电路20的输出端的节点B上的输出信号(图1)从H状态转到L状态，其中由于三态电路20使转变相对于节点C信号延迟了一个延迟时间(1T)，导致了图2中节点B指示的信号波形(H状态：VDD2，L状态：GND)。
响应节点B信号波形从H状态到L状态的转变，连接到N-型MOS晶体管25a的漏极端的节点D上的信号从L状态转到H状态，导致了图2中节点D指示的信号波形(H状态：VDD1，L状态：GND)。
通过电压变换电路1的ADOUTB端(输出端)输出的ADOUTB信号根据图2中节点B和节点C指示的信号波形的定时，从H状态转到L状态，导致了图2中ADOUTB指示的信号波形(H状态：VDD1，L状态：GND)。
如图2中所示，节点B信号相对于节点C信号延迟了1T。在电压输出电路25(图1)的操作中，最初，H状态AD信号输入到N-型MOS晶体管25b的栅极端，并且N-型MOS晶体管25b转到ON状态。接下来，节点C信号根据反相电路15的输出信号，从L状态转到H状态，从而使N-型MOS晶体管25c从OFF状态转到ON状态，并且使P-型MOS晶体管30a从ON状态转到OFF状态。P-型MOS晶体管30a转到OFF状态，并且不影响节点B信号(三态电路20的输出信号)中的变化。当N-型MOS晶体管25b和N-型MOS晶体管25c转到ON状态时，N-型MOS晶体管25b和N-型MOS晶体管25c的漏极端从H状态转到L状态，从而使通过电压输出电路25的ADOUTB端输出的ADOUTB信号也从开始H状态(VDD1)转变到L状态(GND)。在这种情况下，P-型MOS晶体管25d从OFF状态转到ON状态。在这种转变过程中，节点B信号(三态电路20的输出信号)从H状态转到L状态，并且结合这种转变，N-型MOS晶体管25a从ON状态转到OFF状态，并且连接到N-型MOS晶体管25a的漏极端的节点D上的信号从L状态转到H状态。结果，将H状态的节点D信号输入到P-型MOS晶体管25e的栅极端，P-型MOS晶体管25e从ON状态转到OFF状态，并且没有电流流过电源电压VDD1与GND(VSS1)之间的P-型MOS晶体管25e、N-型MOS晶体管25c、和N-型MOS晶体管25b。
如上所述，电压输出电路25中的ADOUTB信号从H状态到L状态的转变是从图2中节点C的信号波形从L状态到H状态的转变开始点开始的，而与节点B信号的延迟时间无关。因此，从开始点流逝的时间就是延迟时间(CT)。
因此，如图2中ADOUTB信号波形所示，电压变换电路1从备用状态的释放与ADOUTB信号通过ADOUTB端(输出端)的输出之间的延迟时间是2T+CT。这个延迟时间在CEB信号从H状态到达(VDD2)/2的电压值时开始，并且在ADOUTB信号从H状态到达(VDD1)/2的电压值时结束。
当输入到三态电路20的AD信号固定到L状态(VSS2)时，ADOUTB信号始终在H状态。在这种情况下，在电压变换电路1从备用状态的释放与ADOUTB信号通过ADOUTB端(输出端)输出之间不存在延迟时间。
因此，电压变换电路1从备用状态的释放与ADOUTB信号(输出信号)的输出之间的延迟时间最多是2T+CT(最坏的情况)。
参考图2和10的时序图，比较电压变换电路1从备用状态释放与电压输出电路25中的ADOUTB信号的电压转变之间的延迟时间CT，和电压变换电路120(图9中的常用示例)从备用状态的释放与电压输出电路80中ADOUTB信号的电压转变之间的延迟时间AT。评价以下的改进。在常用示例中，延迟时间AT在节点B信号波形(图10)开始转变时开始，并且在ADOUTB信号波形响应节点D信号波形的转变而转变时结束，节点D信号波形已经响应节点B信号波形的转变发生了转变。另一方面，本发明的延迟时间CT在节点C信号波形(图2)开始转变时开始，并且在ADOUTB信号响应节点C信号波形的转变而转变时结束。
结果，对应于节点C ADOUTB的一串信号转变的延迟时间CT显然比对应于节点B节点D ADOUTB的一串信号转变的延迟时间AT减少。
接下来，说明图1中的电压变换电路1中，在电压变换电路1从备用状态释放之后，输入到缓冲电路50的CEB信号保持在L状态并且输入到三态电路20的AD信号从L状态转到H状态的情况。
图3是显示在本发明的电压变换电路1从备用状态释放之后，当AD信号从L状态转到H状态时的CEB信号、AD信号、ADOUTB信号、和节点A、B、C和D上的信号的时序图。在此，CEB、AD，ADOUTB、和节点A、B、C和D分别指示CEB信号、AD信号、ADOUTB信号、和节点A、B、C和D上的信号(也分别称为节点A信号、节点B信号、节点C信号、和节点D信号)的信号波形。
如图3的CEB所示，由于电压变换电路1已经从备用状态释放，CEB信号固定到L状态(GND)。
由于CEB信号在L状态(GND)，所以节点A信号在L状态。因此，没有延迟时间，导致了图3中节点A指示的L状态信号波形(在L状态：GND)。
AD信号从L状态转到H状态，导致了图3中AD指示的信号波形(H状态：VDD2，L状态：GND)。
节点B信号从H状态转到L状态，其中由于其中输入AD信号的三态电路20使得转变延迟了一个延迟时间(1T)，导致了图3中节点B指示的信号波形(H状态：VDD2，L状态：GND)。
由于作为反相电路15的输入信号的节点A信号处在L状态，因而节点C信号处在H状态，其中没有延迟时间，导致了图3中节点C指示的H状态信号波形(H状态：VDD2)。
连接到N-型MOS晶体管25a的漏极端的节点D上的信号响应节点B信号波形从H状态到L状态的转变，从L状态转到H状态，导致图3中节点D指示的信号波形(H状态：VDD1，L状态：GND)。
根据图3中节点B和节点C指示的信号波形的定时，ADOUTB信号从H状态转到L状态，导致了图3中ADOUTB指示的信号波形(H状态：VDD2，L状态：GND)。
如图3中所示，节点C信号固定到H状态，其中没有延迟时间。在图1的电压输出电路25的操作中，最初，把从L状态转变到H状态的AD信号输入到N-型MOS晶体管25b的栅极端，从而使N-型MOS晶体管25b从OFF状态转到ON状态。接下来，H状态的节点C信号使得N-型MOS晶体管25c和P-型MOS晶体管30a能够分别转到ON状态和OFF状态。由于P-型MOS晶体管30a在OFF状态，因而对作为三态电路20的输出信号的节点B信号没有影响。当N-型MOS晶体管25b和N-型MOS晶体管25c转到ON状态时，N-型MOS晶体管25b和N-型MOS晶体管25c的漏极从H状态转到L状态，并且通过电压输出电路25的ADOUTB端输出的ADOUTB信号也开始从H状态(VDD1)向L状态(GND)转变。在这种情况下，P-型MOS晶体管25d从OFF状态转到ON状态。在这种转变的过程中，作为接收从L状态转变到H状态的AD信号输入的三态电路20的输出信号的节点B信号从H状态转到L状态。与此结合，N-型MOS晶体管25a从ON状态转到OFF状态，连接到N-型MOS晶体管25a的漏极端的节点D上的信号从L状态转到H状态。此后，电压变换电路1以类似于上述的当电压变换电路1从备用状态释放时的方式操作。
如上所述，电压输出电路25中的ADOUTB信号从H状态到L状态的转变从AD信号波形从L状态到H状态的转变开始点开始(图3)。因此，从开始点流逝的时间就是延迟时间(CT)。
因此，当电压变换电路1从备用状态释放时，并且在其后，输入到AD端(输入端)的AD信号从L状态转到H状态，从上述AD信号从L状态到H状态的转变开始点测量释放与ADOUTB信号通过ADOUTB端(输出端)输出之间的延迟时间。因此，如图3中ADOUTB信号波形所示，延迟时间是CT。延迟时间在AD信号波形从L状态转到H状态时开始，并且在ADOUTB信号从H状态到达(VDD1)/2的值时结束。
参考图3和11的时序图，将本发明电压变换电路1从备用状态释放之后，输入到三态电路20的AD信号从L状态到H状态的转变，和电压输出电路25中的ADOUTB信号的电压转变之间的延迟时间CT，与电压变换电路120(图9中的惯用示例)从备用状态释放之后，输入到NOR电路60的AD信号从L状态到H状态的转变，和电压输出电路80中的ADOUTB信号的电压转变之间的延迟时间1T+BT相比较。评价以下的改进。在常用示例中，延迟时间AT在AD信号转变状态时开始(图11)，并且在ADOUTB信号响应节点C波形的转变而转变状态时结束。另一方面，本发明的延迟时间CT在AD信号(图3)转变状态时开始，并且在ADOUTB信号立即响应AD信号波形的转变而转变状态时结束。
结果是，对应于AD ADOUTB的一串信号转变的延迟时间CT显然比对应于AD节点C ADOUTB的一串信号转变的延迟时间1T+BT短。
接下来，说明在图1中的电压变换电路1中，在电压变换电路1从备用状态释放之后，输入到缓冲电路50的CEB信号保持在L状态，并且输入到三态电路20的AD信号从H状态转到L状态时的情况。
图4是显示本发明的电压变换电路1从备用状态释放之后，当AD信号从H状态转到L状态时的CEB信号、AD信号、ADOUTB信号、和节点A、B、C和D上的信号的时间图。在此，CEB、AD、ADOUTB和节点A、B、C和D分别指示CEB信号、AD信号、ADOUTB信号、和节点A、B、C和D上的信号(也分别称为节点A信号、节点B信号、节点C信号、和节点D信号)的信号波形。
如图4的CEB所示，由于电压变换电路1已经从备用状态释放，CEB信号固定到L状态(GND)。
由于CEB信号处在L状态(GND)，所以节点A信号处在L状态。因此，不存在延迟时间，导致了图4中节点A指示的L状态信号波形(在L状态：GND)。
AD信号从H状态转到L状态，导致了图4中AD指示的信号波形(H状态：VDD2，L状态：GND)。
节点B信号从L状态转到H状态，其中由于对其输入AD信号的三态电路20使转变延迟了一个延迟时间(1T)，导致图4中节点B指示的信号波形(H状态：VDD2，L状态：GND)。
由于作为反相电路15的输入信号的节点A信号处在L状态，所以节点C信号处在H状态，其中没有延迟时间，导致了图4中节点C指示的H状态信号波形(H状态：VDD2)。
响应节点B信号波形从L状态到H状态的转变，连接到N-型MOS晶体管25a的漏极端的节点D上的信号从H状态转到L状态，导致了图4中节点D指示的信号波形(H状态：VDD1，L状态：GND)。
ADOUTB信号根据图4中节点B和节点C指示的信号波形的定时，从L状态转到H状态，导致了图4中ADOUTB指示的信号波形(H状态：VDD2，L状态：GND)。
如图4中所示，节点C信号保持在H状态，其中没有延迟时间。在图1的电压输出电路25的操作中，最初，把从H状态转变到L状态的AD信号输入到N-型MOS晶体管25b的栅极端，从而使N-型MOS晶体管25b从ON状态转到OFF状态。接下来，H状态的节点C信号使得N-型MOS晶体管25c和P-型MOS晶体管30a能够分别转到ON状态和OFF状态。由于P-型MOS晶体管30a在OFF状态，因此对作为三态电路20的输出信号的节点B信号没有影响。
当AD信号从H状态转到L状态时，作为接收AD信号的三态电路20的输出信号的节点B信号从L状态转到H状态。与此结合，N-型MOS晶体管25a从OFF状态转到ON状态，并且连接到N-型MOS晶体管25a的漏极端的节点D上的信号从H状态转到L状态。在这种情况下，N-型MOS晶体管25c的漏极端转到与N-型MOS晶体管25b的漏极端相同的电位。
当节点D信号转到L状态时，P-型MOS晶体管25e转到ON状态。在这种情况下，电源电压VDD1施加到N-型MOS晶体管25c的漏极，从而使通过ADOUTB端输出的ADOUTB信号也开始从L状态(GND)向H状态(VDD1)转变。接下来，P-型MOS晶体管25d从ON状态转到OFF状态。
如上所述，当AD信号波形从H状态转到L状态时，电压输出电路25中的ADOUTB信号开始从L状态到H状态的转变(图4)。从开始点流逝的时间就是延迟时间(DT)。
因此，如图4中ADOUTB信号波形所示，在电压变换电路1从备用状态释放之后，通过AD端(输入端)输入的AD信号从H状态向L状态的转变与ADOUTB信号通过ADOUTB端(输出端)的输出之间的延迟时间是1T+DT。延迟时间在AD信号从H状态到达(VDD2)/2的电压时开始，并且在ADOUTB信号从L状态(GND)到达(VDD1)/2电压时结束。
参考图4和12的时序图，将本发明的电压变换电路1从备用状态释放之后，输入到三态电路20的AD信号从H状态到L状态的转变，和电压输出电路25中的ADOUTB信号的电压转变之间的延迟时间1T+DT，与电压变换电路120(图9中的惯用示例)从备用状态释放之后，输入到NOR电路60的AD信号从H状态到L状态的转变，和电压输出电路80中的ADOUTB信号的电压转变之间的延迟时间1T+AT相比较。评价以下的改进。在常用示例中，延迟时间1T+AT在AD信号转变状态时开始(图12)，并且在ADOUTB信号响应节点C信号波形的转变而转变状态时结束。另一方面，本发明的延迟时间1T+DT在AD信号转变状态时开始(图4)，并且在N-型MOS晶体管25b响应AD信号波形的转变完全转变到OFF之后，在ADOUTB信号转变状态时结束。
结果，对应于AD ADOUTB的一串信号转变的延迟时间1T+DT显然比对应于AD节点C ADOUTB的一串信号转变的延迟时间1T+AT缩短。
根据上述配置，图1的本发明的电压变换电路1可以具有比图9的常用电压变换电路120缩短的输入信号与输出信号之间的延迟时间，并且对于信号传输而言具有高的存取速度。
应当注意，尽管在实际电压变换电路中，输入信号与输出信号之间的延迟时间是根据晶体管的尺寸、电路器件之间的布线等确定的，但是从本发明的上述实施例中可以知道，电压变换电路1可以具有实际上比图9的电压变换电路120缩短的延迟时间。
图5是显示根据本发明另一个实施例的电压变换电路2的电路图。图5的电压变换电路2具有与图1的电压变换电路1相同的配置，只是电压变换电路2不带有图1的电压变换电路1的反相电路15。
在图5的电压变换电路2中，缓冲电路10中的包括P-型MOS晶体管10b和N-型MOS晶体管10a的第一级反相电路的输出端连接到节点C。电压变换电路2中的缓冲电路10的第一级反相电路具有与图1的电压变换电路1中的反相电路15相同的功能。更具体地讲，缓冲电路10中的第一级反相电路的输出信号经过节点C提供到三态电路20中的N-型MOS晶体管20a，负载P-型MOS晶体管30a，和电压输出电路25中的N-型MOS晶体管25c的栅极端。
根据上述配置，图5的电压变换电路2具有与图1的电压变换电路1相同的效果，并且根据电路尺寸和布线布局，与电压变换电路1相比，可以进一步缩短输出信号与输出信号之间的延迟时间，和就信号传输而言具有更高的存取速度。
图6是电压输出电路25f的电路图，其中反相电路连接到电压输出电路25的每个ADOUTB端，和本发明的电压变换电路1和2中的节点D上的P-型MOS晶体管25d和N-型MOS晶体管25a的漏极端。通过控制反相电压，两个反相电路输出具有不同极性的信号。
连接到电压输出电路25f的ADOUTB端的反相电路包括P-型MOS晶体管35b和N-型MOS晶体管35a。连接到节点D上的P-型MOS晶体管25d和N-型MOS晶体管25a的漏极端的反相电路包括P-型MOS晶体管35d和N-型MOS晶体管35c。
因此，具有图6中的电压输出电路25f的电压变换电路1和2各具有两个输出端，并且同时输出两个具有不同极性的输出信号。结果，电压变换电路1和2中的每一个都可以将一个输入信号输出到多个电路块，从而能够提供多功能。
通过在诸如LSI之类的多个电路块之间提供电压变换电路1或2，可以获得具有多功能的半导体器件。
在本发明的电压变换电路中，电压输出电路在接收到逻辑电路输出的操作信号或备用信号之前，根据一个输入信号和一个反相信号开始产生一个输出信号。因此，电压变换电路的输出信号的信号波形响应输入信号和反信号的信号波形的转变而开始转变，从而能够缩短延迟时间。
熟悉本领域的技术人员应当知道并且能够容易地进行各种不同的其它改进，而不脱离本发明的范围和精神。因此，所附的权利要求的范围并不限于上述的说明，而是应当广义地解释权利要求。

Claims (9)

1.一种用于将输入信号的电压变换为输出信号的电压的电压变换电路，包括：
逻辑电路，用于输出通过根据备用/操作控制信号反相和延迟输入信号而获得的操作信号，和具有与备用/操作控制信号相反的极性的反相信号，或通过根据反相信号相对于该反相信号延迟输入信号而获得的备用信号；和
电压输出电路，用于在接收到逻辑电路输出的操作信号或备用信号之前，根据输入信号和反相信号开始产生输出信号。
2.根据权利要求1所述的电压变换电路，进一步包括：
用于产生备用/操作控制信号的控制电路。
3.根据权利要求1所述的电压变换电路，进一步包括：
用于通过反相备用/操作控制信号来产生反相信号的反相电路。
4.根据权利要求2所述的电压变换电路，其中控制电路包括：
用于产生反相信号的第一反相控制电路；和
用于通过反相该反相信号来产生备用/操作控制信号的第二反相控制电路。
5.根据权利要求1所述的电压变换电路，其中逻辑电路包括：
用于根据备用/操作控制信号和反相信号来产生对应于输入信号的操作信号的三态逻辑电路；和
用于根据反相信号产生备用信号的负载电路，
其中所述三态逻辑电路产生的操作信号被操作地连接到所述负载电路。
6.根据权利要求5所述的电压变换电路，其中三态逻辑电路包括：
第一P-型MOS晶体管，具有一个用来输入该输入信号的栅极端，一个源极端，和一个漏极端；
第二P-型MOS晶体管，具有一个用来输入备用/操作信号的栅极端，一个连接到电源的源极端，和一个连接到第一P-型MOS晶体管的源极端的漏极端；
第一N-型MOS晶体管，具有一个输入该输入信号的栅极端，一个源极端，和一个连接到第一P-型MOS晶体管的漏极端的漏极端；和
第二N-型MOS晶体管，具有一个用来输入反相信号的栅极端，一个接地的源极端，和一个连接到第一N-型MOS晶体管的源极端的漏极端，
其中第一P-型MOS晶体管和第一N-型MOS晶体管起到一个CMOS反相器的功能。
7.根据权利要求1所述的电压变换电路，其中电压输出电路包括：
第三P-型MOS晶体管，具有一个栅极端，一个连接到电源的源极端，和一个漏极端；
第四P-型MOS晶体管，具有一个栅极端，一个连接到电源的源极端，和一个连接到第三P-型MOS晶体管的栅极端的漏极端；
第三N-型MOS晶体管，具有一个用来输入反相信号的栅极端，一个源极端，和一个连接到第三P-型MOS晶体管的漏极端的漏极端；
第四N-型MOS晶体管，具有一个用来输入该输入信号的栅极端，一个接地的源极端，和一个连接到第三N-型MOS晶体管的源极端的漏极端的；和
第五N-型MOS晶体管，具有一个用来输入操作信号或备用信号的栅极端，一个接地的源极端，和一个连接到第三P-型MOS晶体管的漏极端的漏极端。
8.根据权利要求6所述的电压变换电路，其中：
电压输出电路进一步包括第一输出端和第二输出端；和
通过第一输出端输出的输出信号的极性与通过第二输出端输出的输出信号的极性相反。
9.一种安装有根据权利要求1的电压变换电路的半导体器件。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI310267B (en) * 2006-03-24 2009-05-21 Himax Tech Ltd Voltage level shifter circuit
CN101051835B (zh) * 2006-04-05 2010-05-12 奇景光电股份有限公司 电压位准移位电路
JP2012209899A (ja) * 2011-03-30 2012-10-25 Elpida Memory Inc 半導体装置
CN103163802B (zh) * 2011-12-15 2015-05-13 快捷半导体(苏州)有限公司 输出控制电路、方法、及其应用设备
US9024658B2 (en) * 2013-05-29 2015-05-05 Qualcomm Incorporated Circuit and layout techniques for flop tray area and power otimization
DE102017219551A1 (de) * 2017-11-03 2019-05-09 Continental Teves Ag & Co. Ohg Verpolschutzanordnung, Verfahren zum Betrieb der Verpolschutzanordnung und korrespondierende Verwendung
JP7211010B2 (ja) * 2018-10-31 2023-01-24 セイコーエプソン株式会社 半導体集積回路、電子機器及び移動体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670905A (en) * 1994-07-20 1997-09-23 Micron Technology, Inc. Low-to-high voltage CMOS driver circuit for driving capacitive loads
CN1178040A (zh) * 1995-01-24 1998-04-01 西门子公司 在半导体芯片上用于转换高电压的mos电路装置
US6064227A (en) * 1997-04-18 2000-05-16 Nec Corporation Output buffer circuit having low breakdown voltage
WO2001056158A1 (fr) * 2000-01-27 2001-08-02 Hitachi, Ltd. Dispositif a semiconducteur

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5146111A (en) * 1991-04-10 1992-09-08 International Business Machines Corporation Glitch-proof powered-down on chip receiver with non-overlapping outputs
US5723987A (en) * 1996-06-06 1998-03-03 Intel Corporation Level shifting output buffer with p channel pulldown transistors which are bypassed
US5952847A (en) * 1996-06-25 1999-09-14 Actel Corporation Multiple logic family compatible output driver
US6157223A (en) * 1997-12-23 2000-12-05 Texas Instruments Incorporated Output buffer with switching PMOS drivers
US6028450A (en) * 1998-03-17 2000-02-22 Xilinx, Inc. Programmable input/output circuit with pull-up bias control
JP3655505B2 (ja) * 1999-09-16 2005-06-02 株式会社東芝 トライステートバッファ回路
US6351173B1 (en) * 2000-08-25 2002-02-26 Texas Instruments Incorporated Circuit and method for an integrated level shifting latch
FR2817413B1 (fr) * 2000-11-29 2003-02-28 St Microelectronics Sa Dispositif de commutation d'une haute tension et application a une memoire non volatile

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670905A (en) * 1994-07-20 1997-09-23 Micron Technology, Inc. Low-to-high voltage CMOS driver circuit for driving capacitive loads
CN1178040A (zh) * 1995-01-24 1998-04-01 西门子公司 在半导体芯片上用于转换高电压的mos电路装置
US6064227A (en) * 1997-04-18 2000-05-16 Nec Corporation Output buffer circuit having low breakdown voltage
WO2001056158A1 (fr) * 2000-01-27 2001-08-02 Hitachi, Ltd. Dispositif a semiconducteur

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