CN1416138A

CN1416138A - 半导体装置

Info

Publication number: CN1416138A
Application number: CN02147083A
Authority: CN
Inventors: 冈本武郎; 山内忠昭; 神保伸一; 诹访真人; 松本淳子
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-10-29
Filing date: 2002-10-28
Publication date: 2003-05-07
Also published as: US20030080795A1; JP2003133942A; KR20030035987A; US6784718B2; DE10236194A1; JP3853195B2

Abstract

本发明的课题是，在根据输出电源电压决定确定输入信号的逻辑电平的电压的情况下，即使输出电源电压发生变化时，也能准确地判断输出信号的逻辑电平，生成内部信号。用接受决定输出信号的逻辑电平的输出电源电压(VDD)的门电路(24)或接受来自与输出电路用的电源衰减器不同的衰减器的输出电源电压相关的基准电压(Vref1)与输入信号的比较电路(10)构成输入电路。因此，输出电源电压发生变化时即使输入信号发生变化，也能准确地识别输入信号的高电平/低电平，生成内部信号。

Description

半导体装置

[发明的详细说明]

[发明所属的技术领域]

本发明涉及半导体装置，特别是涉及能适应多种接口的输入电路的结构。更特定地说，本发明涉及与时钟信号同步工作的同步型半导体装置的输入电路的结构。

[现有的技术]

图18是概略地表示现有的输入电路的结构的一例的图。在图18中，输入电路92包括：对来自外部的信号EXSI与基准电压VREF进行比较，生成对应于该比较结果的信号的比较电路902a；以及对比较电路902a的输出信号进行缓冲处理(放大)，生成内部信号INSI的反相器902b。该比较电路902a和反相器902b接受内部电源电压VDDP作为工作电源电压。

由基准电压发生电路900生成基准电压VREF。该基准电压发生电路900包括：与接受外部电源电压EXVDD的外部电源节点结合，生成恒定大小的恒定电流的恒流源900a；以及将从恒流源900a供给的恒定电流变换成电压，在节点900c上生成基准电压VREF的电流/电压变换元件(Z)900b。该电流/电压变换元件900b例如由电阻元件或栅极和漏极互相连接的MOS晶体管(绝缘栅型场效应晶体管)构成。

图19是表示图18所示的输入电路的工作的信号波形图。以下，参照图19，简单地说明图18所示的输入电路的工作。

比较电路902a在负输入端接受外部信号EXSI，在正输入端接受基准电压VREF，作为差动放大电路工作。

在外部信号EXSI比基准电压VREF高的情况下，根据其差值，比较电路902a的输出信号呈低电平。由于反相器902a将比较电路902a的呈低电平的信号放大且反转后输出，所以内部信号INSI变成内部电源电压VDDP电平这样的高电平。

另一方面，如外部信号EXSI比基准电压VREF低，则比较电路902a输出与该差值对应的高电平信号。由于反相器902b将比较电路902a的输出信号反转并放大，所以内部信号INSI变成接地电压电平这样的低电平。

因此，每当外部信号EXSI与基准电压VREF交叉时，内部信号INSI能使其逻辑电平急速变化，能生成有陡峭的上升/下降波形的内部信号。即，通过使用该差动放大电路902a，对外部信号EXSI与基准电压VREF进行比较，根据该比较结果，生成内部信号INSI，即使外部信号EXSI发生波形失真，也能生成陡峭地上升/下降的内部信号。

根据该外部信号EXSI的振幅，设定基准电压VREF的振幅的中央值。例如，外部信号EXSI为1.8V(＝VDDQ)时，基准电压VREF设定为0.9V。

图20是概略地表示外部信号EXSI的逻辑高电平及逻辑低电平与基准电压的关系图。在图20中，外部信号EXSI的高电平下限值是电压VIH电平，低电平上限值是电压VIL。通常，在LVTTL接口中，高电平下限电压VIH设定为2.0V，另外，低电平上限电压VIL设定为0.8V。因此，在该LVTTL接口中，基准电压VREF被设定为中央值的1.4V。

可是，最近，作为接口，为了在呈低电源电压的输出电路中传输信号/数据，在1.8V系统接口中，将该高电平下限电压VIH设定为0.8·VDDQ大小的电压电平，另外，将低电平上限值VIL设定为0.2·VDDQ。这里，电压VDDQ表示驱动外部信号EXSI的电路的工作电源电压。在此情况下，基准电压VREF的电压电平被设定为中央值的0.9V。

如图18所示，由电流/电压变换元件900b将来自恒流源900a的恒定电流变换成电压，生成基准电压VREF。因此，基准电压VREF是与电压VDDQ无关的恒定的电压电平。该电源电压VDDQ在从1.65V至1.95V的范围内变化，就其规格值来说是允许的。

现在，如图21A所示，在电源电压VDDQ上升到1.95V的情况下，外部信号EXSI的高电平下限电压VIH变成1.56V，另一方面，低电平上限电压VIL变成0.36V。基准电压VREF为0.9V，是恒定的，因此，基准电压VREF与高电平电压VIH的差值为0.66V，另一方面，基准电压VREF与低电平电压VIL的差值为0.54V。因此，在外部信号EXSI从高电平变到低电平的情况下，该外部信号EXSI至横切基准电压VREF所需要的时间和低电平信号上升到高电平时至横切基准电压VREF所需要的时间不同，内部信号对外部信号下降的响应慢。

另外，如图21B所示，在电源电压VDDQ下降到1.65V的情况下，高电平电压VIH变成1.32V，低电平电压VIL变成0.32V。即使在此情况下，基准电压VREF为0.9V，高电平下限电压VIH与基准电压VREF的差变成0.42V，另一方面，基准电压VREF和低电平上限电压VIL的差值变成0.58V。因此，在该状态下，内部信号成为对外部信号上升的响应慢的信号。

即，如在图22A中夸张地示出，在电源电压VDDQ上升了的情况下，由于内部信号INSI对外部信号EXSI下降的响应慢，另外，同样由于对外部信号EXSI上升的响应变快，所以内部信号INSI的高电平期间比图22A中用单点点划线表示的理想的响应波形缩短。

另外，如图22B所示，在电源电压VDDQ的电压电平下降了的情况下，由于基准电压VREF的电压电平相对地上升，所以内部信号INSI对外部信号EXSI下降的响应快，另一方面，由于对外部信号EXSI上升的响应慢，所以其高电平期间比图22B中用单点点划线表示的理想的响应波形加长。

即，如果规定该外部信号EXSI的高电平的电源电压VDDQ的电压电平变化，则产生内部信号INSI对上升或下降的响应的滞后，存在不能生成准确地响应外部信号的变化的内部信号的问题。

另外，由于信号路径中的传输损失，外部信号EXSI在高电平下限电压VIH与低电平上限电压VIL之间变化的情况下，随着外部电源电压VDDQ的变化，高电平下限电压VIH和低电平上限电压VIL各自与基准电压的差值互不相同，所以输入电路的工作容限对高电平电压及低电平电压不同，不能保证其工作容限，产生不能准确地生成与外部信号对应的内部信号的问题。

特别是为了利用电源电压VDDQ作为信号/数据输出电路的工作电源电压，如果在该信号/数据输出工作时发送侧的输出电路的工作电源电压发生变化，则在接收侧的半导体存储器中，输入信号的电压电平的变化增大，产生不能准确地判断输入信号的逻辑电平来生成与输入信号对应的内部信号的问题。

另外，在处理系统中，有时所使用的接口不同。如上所述，在LYTTL接口中存在传输信号/数据的系统，以及在1.8V系统接口中存在传输信号/数据的系统。如果分别对这样的多个接口设计芯片，则设计效率低。因此，一般是对多个接口进行共同的芯片设计，根据最后使用的接口，设定基准电压的电压电平。

在这样的多个接口中，如上所述，即使在包括输入信号有与电源电压电平有关的高电平下限电压及低电平上限电压的接口的情况下，也要求不影响内部信号的处理速度，与电源电压的变化无关地准确地进行输入信号的逻辑电平的判断。

[发明的概要]

因此，本发明的目的在于提供一种即使规定外部信号的振幅的电源电压发生变化，也能准确而且稳定地生成内部信号的输入电路。

本发明的另一个目的在于提供一种即使对多个接口也容易适应，不降低信号处理速度，能准确地判断输入信号的逻辑电平的输入电路。

与本发明的第一观点有关的半导体装置备有：从第一电源衰减器供给的第一电源电压，生成与该第一电源电压有关的基准电压的基准电压发生电路；接受第一输入信号，根据该第一输入信号与基准电压的电压电平的关系，判断第一输入信号的逻辑电平，根据该判断结果，生成与第一电源电压不同的呈第二电源电压电平的第一内部信号的第一输入电路；以及接受通过与第一电源衰减器不同配置的第二电源衰减器供给的第一电源电压作为工作电源电压，对所供给的信号进行缓冲处理后输出到外部的输出电路。

与本发明的第二观点有关的半导体装置备有：接受第一电源电压作为工作电源电压工作，对输入信号进行缓冲处理，生成呈第一电源电压电平振幅的信号的门电路；以及将该门电路的输出信号变换成呈第二电源电压电平振幅的信号，生成内部信号的电平变换电路。决定输入信号的逻辑电平的电压与第二电源电压有关。

与本发明的第三观点有关的半导体装置备有：接受第一电源电压作为工作电源电压，对激活时来自外部的时钟信号与第一基准电压进行比较，根据该比较结果，生成与外部时钟信号对应的内部时钟信号的第一时钟输入电路；接受第二电源电压作为工作电源电压，对外部时钟信号与第二基准电压进行比较，根据该比较结果，生成与外部时钟信号对应的第二内部时钟信号的第二时钟输入电路；根据时钟信号和指定时钟信号有效/无效的时钟启动信号，生成将第一时钟输入电路激活用的第一时钟控制信号的第一时钟控制电路；以及根据时钟信号和时钟启动信号，生成将第二时钟输入电路激活用的第二时钟控制信号的第二时钟控制电路。

由于根据与第一电源电压有关的基准电压与第一输入信号的电压电平的关系，判断第一输入信号的逻辑电平，所以即使该第一电源电压电平发生变化，也能用成为基准的第一电源电压判断输入信号的逻辑电平，能与第一电源电压电平的变化无关地、准确地生成内部信号。

另外，由于根据电源电压能利用的电压电平，对时钟信号设计多个系统，根据电源电压电平将对应的时钟信号生成路径激活，所以即使在外部电源电压变更、时钟信号的振幅变更的情况下，也能准确、且容易地生成与外部时钟信号对应的内部时钟信号。

通过参照附图的后述的本发明的详细说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。

[附图的简单说明]

图1是概略地表示本发明的半导体装置总体的结构图。

图2是表示本发明的实施例1的输入电路的结构图。

图3是表示本发明的实施例1的发生基准电压的电路结构的一例的图。

图4是表示本发明的实施例2的输入电路的结构图。

图5是概略地表示本发明的实施例3的输入电路的结构图。

图6是表示图5所示的电源接通检测电路的工作的信号波形图。

图7是表示本发明的实施例4的输入电路的结构图。

图8是表示图7所示的输入电路的工作的信号波形图。

图9是概略地表示本发明的实施例5的输入电路的结构图。

图10是表示本发明的实施例6的输入电路的结构图。

图11是表示图10所示的时钟控制电路的工作的信号波形图。

图12是概略地表示本发明的实施例6的变例的结构图。

图13是概略地表示本发明的实施例6的时钟输入电路的配置图。

图14是概略地表示本发明的实施例6的时钟输入电路的配置的变例的图。

图15A是概略地表示本发明的实施例7的电源配置图，15B是表示

图15A所示的电源配置中的数据输出时的电压变化曲线图。

图16是概略地表示图15A所示的基准电压发生电路的结构图。

图17是概略地表示衰减器和管脚端子的连接图。

图18是概略地表示现有的输入电路的结构图。

图19是表示图18所示的输入电路的工作的信号波形图。

图20是表示图18所示的输入电路的输入信号与基准电压的关系图。

图21A是概略地表示外部电源电压上升时基准电压与输入信号的逻辑电平的关系图，21B是表示输出电源电压下降时基准电压与输入信号的逻辑电平的关系图。

图22A是概略地表示输出电源电压上升时的内部信号波形图，22B是概略地表示输出电源电压下降时的内部信号波形图。

[发明的实施例]

[总体结构]

图1是概略地表示本发明的半导体装置的总体结构图。在图1中，半导体装置1包括：由外部电源电压EXVDD生成各种内部电源电压的内部电源电路2；以及接受来自内部电源电路2的内部电源电压作为工作电源电压的存储电路3。在图1中，作为内部电源电路2生成的内部电源电压，有代表性地示出了外围电源电压VDDP和阵列电源电压VDDS。存储电路3包括存储单元排列成行列状的存储单元阵列、以及从该存储单元阵列选择存储单元的存储器选择电路。阵列电源电压VDDS被供给存储器阵列，外围电源电压VDDP被供给选择存储单元的电路部分。

半导体装置1还包括：接受外部信号EXCLK和表示该时钟信号的有效/无效的外部时钟启动信号XCLKE，生成内部时钟信号CLKIN的时钟输入电路4；根据外部信号EXSG生成内部信号的信号输入缓冲电路5；接受来自外部的输入数据，生成内部数据的数据输入缓冲电路6；以及将从存储电路3中选择的存储单元读出的数据输出到外部用的数据输出缓冲电路7。

在图1中示出了数据输入缓冲电路6及数据输出缓冲电路7通过公用端子(衰减器)进行数据的输入输出。可是，该数据输入缓冲电路6及数据输出缓冲电路7也可以分别通过各自的端子(衰减器)进行数据的输入及输出。

来自外部的输出电源电压VDDQ和来自内部电源电路2的外围电源电压VDDP被供给时钟输入电路4、信号输入缓冲电路5、数据输入缓冲电路6及数据输出缓冲电路7。

根据该输出电源电压VDDQ确定数据DQ及外部信号EXSG、外部时钟信号EXCLK及外部时钟启动信号XCLKE的振幅。即，还根据能适用该半导体装置的接口，设定输出电源电压VDDQ的电压电平。将输出电源电压VDDQ供给时钟输入电路4、信号输入缓冲电路5、数据输入缓冲电路6及数据输出缓冲电路7，根据该输出电源电压VDDQ和来自外部的信号(包括数据)的电压关系，生成内部信号。因此，即使输出电源电压VDDQ发生变化，另外，即使在根据该使用的接口，电源电压电平变更的情况下，也能准确地将外部信号的逻辑电平反转，生成内部信号。

[实施例1]

图2是表示本发明的实施例1的输入缓冲电路的结构图。在图2中，共同表示图1所示的时钟输入电路4、信号输入缓冲电路5及数据输入缓冲电路6的初级输入缓冲电路的结构。该初级输入缓冲电路对从外部借衰减器供给的信号/数据进行缓冲处理，生成内部信号。

在图2中，输入缓冲电路包括：对基准电压Vref1与外部信号EXS的电压电平进行比较，生成表示该比较结果的信号OUT的比较电路10；以及对比较电路10的输出信号OUT进行缓冲处理，生成内部信号BUFIN的反相缓冲器12。这些比较电路10及反相缓冲器12接受外围电源电压VDDP作为工作电源电压。基准电压Vref1是有输出电源电压VDDQ的1/2大小的电压电平、与输出电源电压VDDQ有关的电压。

比较电路10包括：连接在电源节点与内部节点NA之间、而且其栅极连接在内部节点NA上的P沟道MOS晶体管(绝缘栅型场效应晶体管)10a；连接在电源节点与内部节点NB之间、而且其栅极连接在内部节点NA上的P沟道MOS晶体管10b；连接在内部节点NA与内部节点NC之间、而且在其栅极上接受基准电压Vref1的N沟道MOS晶体管10c；连接在内部节点NB与内部节点NC之间、而且在其栅极上接受外部信号EXS的N沟道MOS晶体管10d；以及连接在内部节点NC与接地节点之间的恒流源10e。由该恒流源10e决定比较电路10的工作电流。

在比较电路10中，MOS晶体管10a及10b构成电流镜级，流过MOS晶体管10a的电流的镜像电流流经MOS晶体管10b。即，在这些MOS晶体管10a及10b的尺寸相同的情况下，相同大小的电流流过MOS晶体管10a及10b。

MOS晶体管10c及10d构成差动级，在内部节点NB上生成与基准电压Vref1与外部信号EXS的电压电平的差值对应的信号。例如，在外部信号EXS比基准电压Vref1高的情况下，MOS晶体管10d的电导增大，流经MOS晶体管10d的电流变得比流经MOS晶体管10c的电流大。电流从MOS晶体管10a供给MOS晶体管10c，因此，该MOS晶体管10d使从MOS晶体管10b供给的电流放电，来自节点NB的输出信号OUT呈低电平。

反之，在外部信号EXS比基准电压Vref1低的情况下，MOS晶体管10c的电导比MOS晶体管10d的电导大，流过MOS晶体管10c的电流变得比流经MOS晶体管10d的电流大。流经MOS晶体管10c的电流的镜像电流通过MOS晶体管10a及10b的镜像级被供给MOS晶体管10d，所以MOS晶体管10d不能使所供给的电流全部放电，来自节点NB的输出信号OUT呈高电平。

反相缓冲器12包括：连接在电源节点与节点12c之间、而且在其栅极上接受比较电路10的输出信号OUT的P沟道MOS晶体管12a；以及连接在节点12c与接地节点之间、而且在其栅极上接受比较电路10的输出信号OUT的N沟道MOS晶体管12b。

该反相缓冲器12将输出信号OUT放大且反转，生成内部信号BUFIN。因此，比较电路10的输出信号OUT的电压电平即使是中间电压电平，但如果超过比较电路12的输入逻辑阈值，则能高速地将内部信号BUFIN驱动成与比较电路10的输出信号OUT的逻辑电平对应的电压电平。该内部信号BUFIN是振幅为内部电源电压VDDP的信号。因此，利用该图2所示的电路，能将振幅为VDDQ的外部信号EXS的电平变换成振幅为VDDP的信号。

基准电压Vref1有输出电源电压VDDQ的1/2倍的电压电平。因此，在输出电源电压VDDQ变化了的情况下，即使在生成该外部信号EXS的电路中，也能用相同的输出电源电压VDDQ生成外部信号，改变其电压电平。因此，基准电压Vref1经常跟随输出电源电压VDDQ的变化而变化，即使输出电源电压VDDQ的电压电平发生变化，基准电压Vref1也能维持外部信号EXS的高电平下限电压(以下称高电平电压)VIH及低电平上限电压(以下称低电平电压)VIL的中间值，与输出电源电压VDDQ的变化无关，能准确地判断来自外部的信号EXS的逻辑电平，另外，工作容限也能常时地对高电平电压VIH、低电平电压VIL都相同。

另外，该外部信号EXS可以是图1所示的信号中的任意一个。

图3是表示发生图1所示的基准电压Vref1的电路14的结构的一例的图。在图3中，基准电压发生电路14包括：连接在输出电源节点与节点ND之间的电阻元件14a；连接在节点ND与节点NE之间、而且其栅极连接在节点ND上的N沟道MOS晶体管14b；连接在节点NE与节点NF之间、而且其栅极连接在节点NF上的P沟道MOS晶体管14c；连接在节点NF与接地节点之间的电阻元件14d；连接在输出电源节点与节点NG之间、而且其栅极连接在节点ND上的N沟道MOS晶体管14e；以及连接在节点NG与接地节点之间、而且其栅极连接在节点NF上的P沟道MOS晶体管14f。来自与将工作电源电压供给输出电路等的衰减器不同的衰减器的输出电源电压VDDQ被供给输出电源节点。输出电路工作时输出电源电压VDDQ即使变化，也不会受其影响，这是因为稳定地生成基准电压的缘故。

电阻元件14a及14d的电阻值分别为R1及R2，比MOS晶体管14b及14c的沟道电阻(导通电阻)大很多。在该状态下，MOS晶体管14b及14c在二极管模式下工作，沿正向产生其阈值电压的绝对值大小的电压降。在电阻元件14a及14d的电阻值R1及R2相等的情况下，节点ND及NF的电压V(ND)及V(NF)分别用下式表示

V(ND)＝(VDDQ/2)+Vthn

V(NF)＝(VDDQ/2)-|Vthp|

式中，Vthn及Vthp分别表示MOS晶体管14b及14c的阈值电压。

MOS晶体管14e由于其栅极电压比漏极节点的电压、即比输出电源电压VDDQ低，所以按照源跟随器模式工作，将阈值电压Vthn比节点ND的电压V(ND)低的电压传递给节点NG。因此，(VDDQ/2)大小的电压由该MOS晶体管14e被传递给节点NG。

另一方面，MOS晶体管14f由于其漏极节点的电压比其栅极电压，即比节点NF的电压低，所以同样以源跟随器模式工作，MOS晶体管14f将其阈值电压的绝对值|Vthp|比节点NF的电压V(NF)高的电压，即(VDDQ/2)大小的电压传递给节点NG。这里，MOS晶体管14c及14f的阈值电压相等，另外，MOS晶体管14b及14e的阈值电压相等。

在基准电压Vref1比电压(VDDQ/2)低的情况下，MOS晶体管14e的栅-源间电压变得比阈值电压Vthn大，MOS晶体管14e呈导通状态，将电流供给节点NG，使基准电压Vref1的电压电平上升。另一方面，在基准电压Vref1的电压电平比(VDDQ/2)大小的电压电平上升了的情况下，MOS晶体管14f的源-栅间的电压变得比其阈值电压的绝对值大，MOS晶体管14导通，使基准电压Vref1的电压电平下降。因此，利用这些MOS晶体管14e及14f的源跟随器模式工作，能将基准电压Vref1的电压电平保持在(VDDQ/2)大小的电压电平。

另外，在基准电压发生电路14中，由于电阻元件14a及14d的电阻值足够大，所以用微小的电流就能生成中间电压VDDQ/2。在此情况下，基准电压发生电路14只要求对构成输入缓冲电路的比较电路的差动放大电路的差动级的栅极电容充电，能使该基准电压发生电路14的MOS晶体管14e及14f的尺寸足够大，另外还能使其功耗足够小。

如上所述，如果采用本发明的实施例1，则根据决定外部信号的逻辑电平的电源电压，生成基准电压，对该基准电压与外部信号进行比较，即使输出电源电压变化时，即外部信号的振幅变化时(电压电平变化时)，也能充分而准确地将基准电压维持在该变化了的外部信号的高电平电压与低电平电压的中间电压电平，能准确地进行外部信号的逻辑电平的判断。

另外，在输出电源电压变化时，也能使外部信号对高电平电压VIH及低电平电压VIL的基准电压Vref1的容限互相相等，能常时地使对高电平电压VIH及低电平电压VIL的基准电压的容限相同，能稳定地进行外部信号的逻辑电平的判断。

[实施例2]

图4是表示本发明的实施例2的输入电路的结构图。在图4中，也示出了接受一个外部信号EXS、生成内部信号BUFIN的输入缓冲电路的结构。在图4中，输入缓冲电路包括：接受外部信号EXS，生成有输出电源电压VDDQ电平大小的振幅的信号的反相缓冲器16；将反相缓冲器16的输出信号变换成内部电源电压VDDP电平大小的振幅的信号的电平变换电路18；以及对电平变换电路18的输出信号进行缓冲处理(放大)，生成内部信号BUFIN的反相缓冲器20。

反相缓冲器16接受输出电源电压VDDQ作为工作电源电压，另外，电平变换电路18及反相缓冲器20接受内部电源电压VDDP作为工作电源电压。因此，由于在接受输出电源电压VDDQ作为工作电源电压的反相缓冲器16中接受外部信号EXS，所以通过将该反相缓冲器16的输入逻辑阈值设定为VDDQ/2大小的电压电平，即使外部信号EXS的振幅由于输出电源电压VDDQ的变化而变化，也能常时地将输入逻辑阈值保持在VDDQ/2大小的电压电平，即使电源电压VDDQ发生变化，也能准确地进行外部信号EXS的逻辑电平的判断。

通过用电平变换电路18将该反相缓冲器16的输出信号变换成内部电源电压VDDP电平大小的信号，用反相缓冲器20生成内部电源电压VDDP电平大小的内部信号BUFIN，能生成与内部电路的工作电源电压对应的内部信号。

反相缓冲器16包括：连接在输出电源节点与内部节点NG之间、而且在其栅极接受外部信号EXS的P沟道MOS晶体管16a；连接在输出电源节点与节点NG之间、而且在其栅极接受启动信号EN的P沟道MOS晶体管16b；以及串联连接在节点NG与接地节点之间的N沟道MOS晶体管16c及16d。

MOS晶体管16c在其栅极接受外部信号EXS，MOS晶体管16d在其栅极接受启动信号EN。该启动信号EN在功率衰减模式时被非激活，启动信号EN被非激活时，MOS晶体管16b呈导通状态，MOS晶体管16d呈截止状态。因此，节点NG被维持在输出电源电压VDDQ电平。该启动信号EN非激活时通过将节点NG维持在输出电源电压VDDQ电平，能与外部信号EXS的变化无关地停止该反相缓冲器16的工作，能降低消耗电流。

电平变换电路18包括：连接在内部电源节点与内部节点NH之间、而且其栅极连接在内部节点NI上的P沟道MOS晶体管18a；连接在内部电源节点与内部节点NI之间、而且其栅极连接在内部节点NH上的P沟道MOS晶体管18b；连接在内部节点NH与接地节点之间、而且在其栅极接受反相缓冲器16的输出信号的N沟道MOS晶体管18c；以及连接在内部节点NI与接地节点之间、而且在其栅极通过反相器18e接受反相缓冲器16的输出信号的N沟道MOS晶体管18d。反相器18e接受输出电源电压VDDQ作为工作电源电压。

在该电平变换电路18中，反相缓冲器16的输出信号为高电平时，反相器18e的输出信号变成低电平，MOS晶体管18c呈导通状态，MOS晶体管18d呈截止状态。因此，随着节点NH的电压下降，MOS晶体管18b向导通状态转移，将节点NI充电到内部电源电压VDDP电平。随着该内部节点NI的电压电平的上升，MOS晶体管18a变成非导通状态，最终，内部节点NI变成内部电源电压VDDP电平，内部节点NH变成接地电压电平。在该状态下，MOS晶体管18a呈截止状态，节点NI的高电平信号被MOS晶体管18a及18b闩锁，不产生消耗电流。

另一方面，反相缓冲器16的输出信号为低电平时，反相器18e的输出信号变成高电平，MOS晶体管18c呈截止状态，MOS晶体管18d呈导通状态，内部节点NI被驱动到接地电压电平。随着该内部节点NI的电压下降，MOS晶体管18a向导通状态转移，使内部节点NH的电压电平上升。最终，内部节点NH变成内部电源电压VDDP电平，内部节点NI变成接地电压电平。

因此，反相缓冲器16的输出信号为低电平时，从电平变换电路18输出低电平信号，反相缓冲器16的输出信号为输出电源电压VDDQ电平时，从电平变换电路18输出内部电源电压VDDP电平大小的信号。

通过用电平变换电路18生成内部电源电压VDDP电平大小的信号，确保电平变换电路18的输出信号的高电平及低电平对反相缓冲器20的输入逻辑阈值的容限，快速地生成内部信号BUFIN。

如上所述，如果采用本发明的实施例2，则用接受输出电源电压作为工作电源电压的反相缓冲器接受来自外部的信号，对其输出信号进行电平变换，生成内部电源电压电平大小的信号，即使在输出电源电压VDDQ发生变化时，也能准确地使外部信号EXS的高电平电压及低电平电压的容限相等，能可靠地判断外部信号EXS的逻辑电平，生成内部信号。

[实施例3]

图5是概略地表示本发明的实施例3的输入缓冲电路的结构图。在图5中，输入缓冲电路包括：接受外部信号EXS和来自电源接通检测电路22的电源接通检测信号ZPORQ的门电路24；对门电路24的输出信号进行电平变换的电平变换电路18；以及对电平变换电路18的输出信号进行缓冲处理(放大)，生成内部信号BUFIN的反相缓冲器20。

电源接通检测电路22在输出电源电压VDDQ被接通且稳定时，使该电源接通检测信号ZPORQ上升到高电平。作为该电源接通检测电路22的结构，例如可以采用使利用电容元件进行电容耦合的内部节点的电压电平随着电源电压的电压电平的上升而上升，检测电源电压的接通的通常的结构。

门电路24是NAND电路，接受输出电源电压VDDQ作为工作电源电压。电平变换电路18包括：使门电路24的输出信号反转的反相器18e；以及根据门电路24的输出信号和反相器18e的输出信号进行电平变换工作的电平变换器19。该电平变换器19对应于包括图4所示的MOS晶体管18a-18d的结构。

根据与输出电源电压VDDQ不同的外部电源电压EXVDD生成内部电源电压VDDP。另一方面，从外部供给该输出电源电压VDDQ。这些电源电压VDDQ及EXVDD不限于同时供给。它们的接通顺序也不按规格特别规定。因此，例如外部电源电压EXVDD比输出电源电压VDDQ先接通，内部电源电压VDDP先上升且稳定时，有时该输出电源电压VDDQ还未被供给。这时，用输出电源电压VDDQ的逻辑作成了输入初级时，会发生误工作，在该初级电路中有可能发生漏泄。

这时，如图5所示，通过将检测输出电源电压VDDQ的接通的电源接通检测电路22输出的电源接通检测信号ZPORQ与输入信号EXS组合起来，能将来自电源接通检测电路22的电源接通检测信号ZPORQ设定为低电平，将该门电路24的输出信号固定在输出电源电压VDDQ电平。因此，即使在先接通外部电源电压EXVDD、而且还未供给输出电源电压VDDQ的情况下，也能与输入信号EXS的电压电平无关地防止输入初级中的漏泄及误工作。

即，如图6所示，即使在只供给外部电源电压EXVDD、而不供给输出电源电压VDDQ的情况下，也能可靠地防止输入初级的漏泄及电路误工作。另外，即使在接着供给输出电源电压VDDQ的情况下，该输出电源电压VDDQ的上升特性也没有问题，能进行正常工作。

[实施例4]

图7是概略地表示本发明的实施例4的输入缓冲电路的结构图。在该图7所示的输入缓冲电路中，与图4所示的输入缓冲电路的不同点如下。即，与反相缓冲器20半并行地设置驱动力小的反相器26。该反相器26接受内部电源电压VDDP作为工作电源电压。由这些反相缓冲器20及反相器26构成闩锁力小的闩锁电路。该图7所示的输入缓冲电路的其他结构与图5所示的输入缓冲电路的结构相同，对应的部分标以同一参照编号，它们的详细说明从略。

图8是表示图7所示的输入缓冲电路的工作的信号波形图。以下，参照图8说明图7所示的输入缓冲电路的工作。

接通外部电源电压EXVDD，根据该外部电源电压EXVDD生成的内部电源电压VDDP稳定在规定的电压电平。这时，输出电源电压VDDQ还未接通。在此状态下，电源接通检测信号ZPORQ呈接地电压电平大小的低电平。

在内部电源电压VDDP接通、输出电源电压VDDQ未接通的情况下，门电路24及反相器18e的输出信号都呈接地电压电平大小的低电平，在电平变换电路18中MOS晶体管18c及18d都呈截止状态。因此，在该状态下，在内部电源电压VDDP的电压电平上升了的情况下，可以认为在电平变换电路18中内部节点NI的电压电平上升到中间电压电平。在该内部节点NI的电压电平上升了的状态下，在反相缓冲器20中流过贯通电流，另外，如果内部信号BUFIN的电压电平也变成中间电压电平，则在内部电路中发生误工作。

可是，利用反相缓冲器20和反相器26构成的闩锁电路，将内部节点NI的电压电平初始设定为高电平或低电平。因此，在该电源电压VDDP接通时，内部节点NI的电压电平上升而变成中间电压电平，在反相缓冲器20中抑制贯通电流流动，另外，该内部信号BUFIN变成中间电压电平的不稳定状态，防止下一级电路误工作。

如果输出电源电压VDDQ被接通，其电压电平上升且稳定，则电源接通检测信号ZPORQ变成高电平。这时，根据外部信号EXS的电压电平，决定门电路24的输出信号和反相器18e的输出信号的逻辑电平。相应地根据这些门电路24及反相器18e的输出信号，也可设定该电平变换电路18的输出信号。

因此，将电源接通检测信号ZPORQ供给门电路24，在输出电源电压VDDQ接通前可靠地将其输出信号设定为低电平，其输出节点的电压电平上升，在电平变换电路18中MOS晶体管18c呈导通状态，在该电平变换电路18中抑制贯通电流流动。另外，通过利用由反相缓冲器20及反相器26构成的闩锁电路，将内部节点NI的电压电平初始设定为高电平或低电平，能防止反相缓冲器20中的贯通电流、以及抑制由内部信号BUFIN的不稳定的电压电平引起的下一级电路的误工作。

另外，如图7所示，也可以将在其栅极接受外围电源电压VDDP的传输门(N沟道MOS晶体管)18f配置在内部节点NI与门电路24的输出端之间。外围电源电压VDDP的电压电平上升时导通，将内部节点NI与门电路24的输出节点耦合起来。在输出电源电压VDDQ未被接通的情况下，门电路24的输出信号呈低电平。因此，能将内部节点NI初始设定为接地电压电平，能可靠地将电平变换电路18的初始状态设定为内部节点NI呈低电平的状态。

通常工作时，该传输门18f在栅极接受外围电源电压VDDP，在外围电源电压VDDP比输出电源电压VDDQ低的情况下，当门电路24的输出信号呈高电平时，具有作为去耦晶体管的功能，能防止输出电源电压VDDQ被传递给内部节点NI。另外，反之，在外围电源电压VDDP例如比输出电源电压VDDQ高的情况下，通常在这样的状态下，该输出电源电压VDDQ被设定为1.8V，外围电源电压VDDP与外部电源电压EXVDD相同，都被设定为2.5V，当门电路24的输出信号为高电平时，该传输门18f的栅极-源极间电压为其阈值电压程度，该传输门18f大致呈截止状态，对电平变换电路18的电平变换没有不良影响。

另外，门电路24的输出信号为低电平时，内部节点NI的电压电平也为接地电压电平，不会发生任何问题。

如上所述，如果采用本发明的实施例4，则用具有弱的闩锁能力的闩锁电路，初始设定电平变换电路的输出节点，在如此构成的电平变换电路18中，防止发生贯通电流，另外，通过将该电平变换电路的输出信号的电压电平设定为高电平或低电平，能防止反相缓冲器20中的贯通电流，另外，还能防止内部信号BUFIN被保持在不稳定的电压电平，能抑制下一级电路的误工作。

另外，使反相器26的电流驱动能力充分地小，使由这些反相缓冲器20及反相器26构成的闩锁电路的闩锁能力也充分地小，能根据门电路24及反相器18e的输出信号，设定得使电平变换电路18的输出信号可靠地且高速地变化。

[实施例5]

图9是概略地表示本发明的实施例5的输入电路的结构图。在图9所示的结构中，使根据来自外部的时钟信号EXCLK生成内部时钟信号CLKIN的时钟输入电路4、信号输入缓冲电路5及数据输入缓冲电路6(参照图1)的结构与它们的输入信号的特性不一致。

时钟输入电路4包括：接受通过衰减器PDB供给的外部时钟信号EXCLK和基准电压Vref1的比较电路10；对比较电路10的输出信号进行缓冲处理(放大)的反相缓冲器12；以及根据反相缓冲器12的输出信号，以具有规定的时间宽度的脉冲信号的形态生成内部时钟信号CLKIN的内部时钟发生电路30。这些比较电路10、反相缓冲器12及内部时钟发生电路30接受内部电源电压VDDP作为工作电源电压。内部时钟信号CLKIN决定内部电路工作的时序及来自外部的信号的取入时序。因此，要求内部时钟信号CLKIN用尽可能快的时序在确定状态下进行驱动，所以不利用延迟时间比较长的电平变换电路，而是用比较电路10以快的时序生成内部时钟信号CLKIN。

另一方面，外部地址信号、指令及输入数据为了相对于该内部时钟信号CLKIN确保建立时间及保持时间，通常使用延迟电路。因此，特别是不要求用对内部时钟信号CLKIN所要求的那种程度的高速发生对应于这些信号的内部信号。因此，对这些地址信号、指令、以及输入数据位利用电平变换电路18。在图9中，用符号EXSD表示这些地址信号、指令、以及输入数据位。

这些信号输入缓冲电路各自包括：接受通过衰减器PDA供给的外部信号EXSD和电源接通检测信号ZPORQ的门电路24；对门电路24的输出信号的电平进行变换的电平变换电路18；对电平变换电路18的输出信号进行缓冲处理后输出的反相缓冲器20；将反相缓冲器20的输出信号延迟规定时间的延迟电路32；对延迟电路32的输出信号进行缓冲处理的反相缓冲器34；以及响应于内部时钟信号CLKIN的上升，取入并闩锁反相缓冲器34的输出信号的闩锁电路36。该延迟电路32由驱动能力小的反相器构成，该延迟电路32的驱动能力小，利用反相缓冲器34快速地将内部信号传递给闩锁电路36。利用该延迟电路32调整外部信号EXSD对内部时钟信号CLKIN的建立时间及保持时间。因此，即使在用电平变换电路18对该外部信号EXSD进行内部电源电压电平的VDDP电平的变换的情况下，也不会发生该电平变换对延迟时间的影响。

用差动放大电路构成的比较电路10由于进行该差动放大工作，所以与门电路14相比，消耗电流大(正常工作模式时流过常时电流)。因此，对要求响应速度特别快的外部时钟信号EXCLK，利用有该差动放大电路的比较电路构成输入缓冲电路，而且对其他不要求快速响应性的地址信号、输入数据、以及指令，利用门电路24，降低输入电路总体的消耗电流。因此，能降低作为半导体装置总体的信号输入电路的消耗电流。

另外，在图9中，使用接受电源接通检测信号和来自外部的信号EXSD的门电路24。可是，也可以设置接受来自外部的信号EXSD的CMOS反转缓冲电路，代替该门电路24。另外，还可以对反相缓冲器20配置驱动能力小的反相器，以便构成如图7所示的闩锁电路。

如上所述，如果采用本发明的实施例5，则对要求快速响应性的外部时钟信号，使用由差动放大型比较电路构成的输入缓冲电路，对不要求快速响应性的外部信号，使用门电路，不会降低半导体装置的工作速度，而能降低输入电路总体的消耗电流。

[实施例6]

图10是概略地表示本发明的实施例6的输入电路的结构图。在图10所示的结构中，为了发生内部时钟信号，在时钟输入电路4中设有(LV)TTL接口用的时钟缓冲电路46；以及1.8V接口用的时钟缓冲电路48。时钟缓冲电路46包括：接受基准电压Vref2和外部时钟信号EXCLK的由差动放大器构成的比较电路46a；接受时钟启动信号ENCK1和模式选择信号MLVT的AND电路46b；当AND电路46b的输出信号为高电平时导通，将比较电路46a激活的N沟道MOS晶体管46c；以及当AND电路46b的输出信号为低电平时导通，将比较电路46a的输出节点充电到内部电源电压VDDP电平的P沟道MOS晶体管46d。

基准电压Vref2与TTL接口一致，例如设定为1.4V电压电平。这里，在TTL接口中，输入高电平电压VIH为2.5V，输入低电平电压VIL为0.8V。

时钟缓冲电路48包括：接受外部时钟信号EXCLK和基准电压Vref3的比较电路48a；接受时钟控制信号ENCK2和模式选择信号MLVT的门电路48b；门电路48b的输出信号为高电平时导通，将比较电路48a激活的N沟道MOS晶体管48c；以及当门电路48b的输出信号为低电平时导通，将比较电路48a的输出节点充电到内部电源电压VDDP电平的P沟道MOS晶体管48e。

门电路48b在模式选择信号MLVT为低电平、而且时钟控制信号ENCK2为高电平时，输出高电平信号。基准电压Vref3与该1.8V接口一致，被设定为输出电源电压VDDQ的1/2电压电平。即，基准电压Vref3有与输出电源电压VDDQ相关的电压电平。可是，在本实施例中，该基准电压Vref3也可以独立于输出电源电压VDDQ，被设定为恒定的电压电平(例如0.9V)。这里，在1.8V接口的情况下，如上所述，输入高电平电压VIH为0.8·VDDQ，输入低电平电压VIL为0.2·VDDQ。

时钟输入电路4还包括：接受这些时钟缓冲电路46及48的输出信号的AND电路50；以及根据AND电路50的输出信号，生成内部时钟信号CLKIN的内部时钟发生电路52。这些AND电路50及内部时钟发生电路52接受外围电源电压VDDP作为工作电源电压。

根据接口是1.8V接口、还是(LV)TTL接口，将模式选择信号MLVT设定成高电平或低电平。在TTL(LVTTL)模式时，模式选择信号MLVT被固定地设定成高电平，时钟缓冲电路46被启动，另一方面，门电路48b的输出信号为低电平，MOS晶体管48c呈截止状态，时钟缓冲电路48停止其内部时钟发生工作。

另一方面，在1.8V接口的情况下，模式选择信号MLVT被设定成低电平，AND电路46b的输出信号为低电平，MOS晶体管46c变成截止状态，所以时钟缓冲电路46停止时钟发生工作。另一方面，时钟缓冲电路48由于门电路48b的输出信号呈低电平，所以根据时钟控制信号ENCK2，MOS晶体管48c有选择地被设定为导通状态，比较电路48a进行时钟发生工作。

在时钟缓冲器46及48分别呈非激活状态时，其输出节点由MOS晶体管46d或48e设定成内部电源电压VDDP电平。因此，AND电路50根据被激活的时钟缓冲电路46或48的输出信号，生成缓冲时钟信号BUFCLK。内部时钟发生电路52根据该缓冲时钟信号BUFCLK，生成有规定的脉宽的内部时钟信号CLKIN。

如该图10所示，将时钟缓冲电路46及48分别设定成TTL(LVTTL)接口用及1.8V接口用，根据所使用的接口，有选择地将它们激活，不管接口是1.8V接口还是TTL(LVTTL)接口，都不容易变更电路结构，因而能生成内部时钟信号。

为了控制这些时钟缓冲电路46及48的工作，设置时钟控制电路42及44。时钟控制电路42及44由于结构相同，所以在图10中只示出时钟控制电路42的结构。

在图10中，时钟控制电路42包括：接受功率衰减指示信号PWDWN的反相器42a；接受反相器42a的输出信号、外部时钟信号EXCLK和模式选择信号MLVT的NAND电路42b；构成触发器的OR门42c及复合门42d；以及对复合门42d的输出信号进行缓冲处理，生成时钟控制信号ENCK1的反相器42e。

OR门42c接受来自闩锁电路41的内部时钟启动信号CKE和复合门42d的输出信号。复合门42d等效地包括接受NAND电路42b的输出信号和外部时钟启动信号XCKE的AND门；以及接受该AND门和NOR门42c的输出信号的NOR门。

闩锁电路41用内部时钟信号CLKIN的上升沿取入并闩锁从缓冲器40供给的缓冲时钟启动信号，生成内部时钟启动信号CKE。

缓冲器40包括图9所示的门电路24、电平变换电路18、反相缓冲器20、以及反相缓冲器34。即，用接受输出电源电压作为工作电源电压的门电路接受外部时钟启动信号XCKE。因此，该缓冲器40包括根据接口配置的电路，对应于两个系统配置电路中使用的接口，根据模式选择信号MLVT，一个系统的缓冲电路被激活。

来自闩锁电路41的内部时钟信号CKE被一同供给时钟控制电路42及44。因此，该接口不管是1.8V接口还是TTL(LVTTL)接口，都能由外部时钟启动信号XCKE，准确地生成内部时钟启动信号CKE。另外，由于对1.8V接口及TTL(LVTTL)接口共同配置闩锁电路41，所以减少了电路占有面积。

模式选择信号MLVT的反转信号ZMLVT被供给时钟控制电路44。在这些时钟控制电路42及44中，该NAND电路42b的规格与其接口一致地被最佳化。即，在时钟控制电路42中，NAND电路42b相对于外部时钟信号EXCLK的高电平/低电平的基准被设定为1.4V，另一方面，在时钟控制电路44中，相对于该外部时钟信号EXCLK的高电平/低电平的中间值被设定为0.9V。通过晶体管的尺寸调整(比率调整)来实现最佳化。

因此，通过与分别使用的接口相一致地分别配置生成时钟控制信号ENCK1及ENCK2的时钟控制电路42及44，能根据各自的接口，使电路结构要素最佳化。另外，通过根据所使用的接口，有选择地将这些时钟控制电路42及44中的一方激活，对1.8V接口及TTL(LVTTL)接口中的任意一方都能适应。

图11是表示图10所示的时钟控制电路42及44的工作的信号波形图。以下，参照图11说明时钟控制电路42及44的工作。

在缓冲器40中，设置两个系统的缓冲电路。即，设置TTL接口用和1.8V接口用的两个输入缓冲电路，根据模式选择信号MLVT激活其中一个。在该输入缓冲电路中，对应于接口使输出电源电压VDDQ各自的输入初级门电路最佳化，接受内部电源电压VDDP作为工作电源电压。

闩锁电路41响应于内部时钟信号CLKIN的上升，取入缓冲器40的输出信号，生成内部时钟启动信号CKE。现在，考虑功率衰减指示信号PWDWN被设定成低电平的状态。在该状态下，反相器42a的输出信号为高电平。模式选择信号MLVT为高电平时，在时钟控制电路42中，NAND电路42b被启动，将外部时钟信号EXCLK反转后输出。

现在，考虑根据外部时钟启动信号XCKE，将时钟控制信号ENCK1设定成低电平，内部时钟发生工作呈停止状态。在该状态下，如果外部时钟启动信号XCKE上升到高电平，外部时钟信号EXCLK为低电平，则复合门42d的输出信号变成低电平，时钟控制信号ENCK1上升到高电平。

如果该时钟控制信号ENCK1上升到高电平，则在时钟缓冲电路46中，MOS晶体管46c变成导通状态，另一方面，MOS晶体管46d变成截止状态，比较电路46a被激活，外部时钟信号EXCLK响应于上升沿，生成内部时钟信号，相应地，来自AND电路50的缓冲时钟信号BUFCLK发生变化。这里，时钟缓冲电路48的输出信号在模式选择信号为高电平时保持为高电平，AND电路50作为缓冲电路工作。

响应于该缓冲时钟信号BUFCLK的上升，内部时钟发生电路52生成内部时钟信号CLKIN。如果该内部时钟信号CLKIN上升为高电平，则闩锁电路41进行闩锁工作，取入来自缓冲器40的外部时钟启动信号XCKE，将内部时钟启动信号CKE设定成高电平。如果该内部时钟启动信号CKE上升到高电平，则时钟缓冲电路42的OR门42c的输出信号变成高电平，复合门42d的输出信号保持低电平，时钟控制信号ENCK1维持高电平。

在下面的时钟循环中，外部时钟启动信号XCKE即使下降到低电平，OR门42c的输出信号仍为高电平，时钟控制信号ENCK1维持高电平。时钟控制信号ENCK1为高电平，生成内部时钟信号CLKIN，如果内部时钟启动信号CKE变成低电平，则NOR门42c的输出信号变成低电平，复合门42d的输出信号变成高电平，时钟控制信号ENCK1变成低电平。

如果该时钟控制信号ENCK1变成低电平，则时钟缓冲电路46的内部时钟发生工作停止。内部时钟发生电路52响应于来自该AND门50的缓冲时钟信号BUFCLK的上升，生成有规定的脉宽的内部时钟信号，因此，由于该时钟启动信号CKE下降到低电平，所以停止下面的时钟循环中的内部时钟信号CLKIN的生成。

使该外部时钟信号EXCLK上升以前的外部时钟启动信号XCKE呈高电平后，将时钟控制信号ENCK1激活，使时钟缓冲电路46激活，从而在外部时钟启动信号XCKE为低电平时，使时钟缓冲电路的工作停止，能降低消耗电流。另外，根据外部时钟启动信号XCKE，能从该时钟循环开始可靠地发生内部时钟信号。

另外，在图10所示的时钟缓冲电路46及48中，通过将特定的焊接点设定为规定的电压电平，能固定地生成模式选择信号MLVT。可是，也可以用金属开关代替AND门46b及门电路48b，用掩模布线将MOS晶体管46c及48c的栅极固定地设定成接受接地电压及对应的时钟控制信号两方中的某一方的状态。

在模式选择信号MLVT被设定成低电平时，时钟控制电路44及时钟缓冲电路48被设定成可工作状态，进行与上述的时钟控制电路42及时钟缓冲电路46同样的工作。

另外，对各时钟控制电路42及44和时钟缓冲电路46及48传递外部时钟信号EXCLK的时钟传递线例如用第一层铝布线形成，只对所使用的时钟控制电路及时钟缓冲电路传递外部时钟信号EXCLK。因此，减轻了传递外部时钟信号EXCLK的时钟信号线的负荷，能快速地传递外部时钟信号EXCLK。

功率衰减指示信号PWDWN呈高电平时，反相器42a的输出信号变成低电平，NAND电路42b的输出信号被固定在高电平。这时，由于将外部时钟启动信号XCKE固定在低电平，所以将时钟控制信号ENCK1设定为低电平，能使对应的时钟缓冲电路的工作停止。因此，能降低功率衰减模式时的消耗电流。

另外，在1.8V接口用的时钟控制电路44中，如前面的实施例中所示，能将接受输出电源电压VDDQ作为工作电源电压的门用于初级电路。

图12是概略地表示该1.8V接口用的时钟控制电路44的结构图。在图12中，时钟控制电路44包括：接受输出电源电压VDDQ的输出电源电路部44Q；以及接受内部电源电压VDDP作为工作电源电压的外围电源电路部44P。

输出电源部44Q包括：接受功率衰减指示信号PWDWN的反相器44a；接受反相器44a的输出信号、外部时钟信号EXCLK和模式选择信号MLVT的NAND门44b；以及接受NAND门44b的输出信号和外部时钟启动信号XCKE的AND门44c。这些反相器44a、NAND门44b及AND门44c接受输出电源电压VDDQ作为工作电源电压。

外围电源部44P包括：将AND电路44c的输出信号变换成内部电源电压VDDP的振幅大小的信号的电平变换电路44d；构成触发器的OR门44e及NOR门44f；以及将NOR门44f的输出信号反转后生成时钟控制信号ENCK2的反相器44g。这些电平变换电路44d、OR电路44e、NOR门44f及反相器44g接受内部电源电压VDDP作为工作电源电压。

这里，之所以使用电平变换电路44d，是因为在1.8V接口中，作为外围电源电压VDDP使用电压电平比输出电源电压VDDQ高的外部电源电压EXVDD。

在该1.8V接口系统的时钟控制电路44中，由于将输出电源电压VDDQ供给接受外部信号的门电路，作为工作电源电压，所以即使该输出电源电压VDDQ发生变化时，也能准确地生成内部信号。

图13是概略地表示时钟输入电路的配置图。在图13中，配置了衰减器50a-50d及时钟输入衰减器51。衰减器50a与50b之间的间距、衰减器50b与50c之间的间距、以及衰减器50c与50d之间的间距被设定成规定的间距PTA。输入时钟信号的衰减器51与相邻的衰减器50c之间的间距比间距PTA大，设定为PTB。

将包括时钟控制电路及时钟缓冲电路的初级电路的两个系统的初级电路55配置在该时钟输入衰减器51与输入其他信号/数据的衰减器50c之间。这里，两个系统是1.8V接口系统的电路及TTL(LVTTL)接口系统的电路。与这两个系统初级电路55相邻地配置它们的时钟控制电路42及44和时钟输入缓冲器46及48的主电路(次级以后的电路)。由该两个系统主电路生成内部时钟信号CLKIN。

该两个系统初级电路55包括：接受该外部时钟信号EXCLK的电路、即图10中的NAND门42b、44b(图中未示出)；以及比较电路46a及48a。两个系统主电路56表示它们的时钟控制电路42及44和时钟输入缓冲器46及48的其余的电路部分。

通过使该时钟输入衰减器51比其他衰减器宽，能使两个系统初级电路55接近于时钟输入衰减器51配置。因此，能缩短传递外部时钟信号EXCLK的信号路径，能高速地将时钟信号EXCLK传递给多个门电路。

另外，在图13中，两个系统初级电路55配置在时钟输入衰减器51与50c之间的区域。可是，两个系统初级电路55也可以配置在时钟输入衰减器51附近，还可以接近而且相向于接受该外部时钟启动信号XCKE的时钟启动输入衰减器50b及时钟输入衰减器51配置。

即，使接受时钟启动信号CKE的时钟控制电路接近于时钟启动信号输入衰减器50b配置，另外使根据外部时钟信号CLK和时钟控制信号生成内部时钟信号的时钟输入衰减器接近于时钟输入衰减器51配置。在此情况下，通过相对于时钟输入衰减器51对称地配置时钟输入缓冲器及时钟控制电路，能使该外部时钟信号EXCLK对时钟输入缓冲器及时钟控制电路的传输时间相同，能高速地将时钟信号传递给初级门。

具体地说，如图14所示，假设时钟输入衰减器51与时钟启动输入衰减器50b之间的距离为L0，另外假设时钟输入衰减器51与接受其他信号的输入衰减器50c之间的距离也为L0。通常的衰减器的距离为L1。与时钟输入衰减器50b及时钟输入衰减器51相邻地配置1.8V接口及TTL接口用的两个系统的控制初级55a。该控制初级55a是接受时钟控制电路的外部信号的门。与该两个系统控制初级55a相邻地配置生成这些1.8V接口及TTL接口的各控制信号ENCK1及ENCK2的两个系统控制主电路56a。

另一方面，将两个系统输入缓冲初级55b配置在时钟输入衰减器51与另一衰减器50c之间的区域中。在该两个系统输入缓冲器初级55b中，配置接受基准电压和外部时钟信号EXCLK的比较器。与该两个系统输入缓冲器初级55b相邻地配置根据时钟控制信号ENCK1及ENCK2生成内部时钟信号CLKIN的两个系统输入缓冲主电路56b。

在该图14所示的配置的情况下，能使两个系统控制初级55a及两个系统输入缓冲器初级55b与时钟输入衰减器51的距离大致相等，能使时钟信号对这些电路的传递延迟相同，能以准确的时序生成内部时钟信号CLKIN、以及时钟控制信号ENCK1及ENCK2。

如上所述，如果采用本发明的实施例6，则对1.8V接口及TTL接口的每一个分别地配置发生时钟信号用的电路结构，即使在接口不同的情况下，也不需要变更电路配置，能容易地生成具有正确的波形的内部时钟信号。

[实施例7]

图15A是概略地表示本发明的实施例7的电源配置图。在图15A中配置了缓冲电路60a-60n。这些缓冲电路60a-60n包括图1所示的接受输出电源电压VDDQ作为工作电源电压的电路4-7，但在图15A中，有代表性地示出了图1所示的数据输入缓冲电路6及数据输出电路7的结构。

各个缓冲电路60a-60n包括输入缓冲电路及输出缓冲电路。输入缓冲电路有在实施例1至6中说明的电路结构。

这些缓冲电路60a-60n分别与数据端子(衰减器)61a-61n相耦合，与外部进行数据的授受。

这些缓冲电路60a-60n共同接受输出电源线62的电源电压VDDQ及输出接地线63的接地电压VSSQ作为一个及另一个工作电源电压。输出电源线62与衰减器64a及64b相耦合，传递来自外部的输出电源电压VDDQ。输出接地线63通过衰减器65a及65b传递从外部供给的输出接地电压VSSQ。

电压稳定化用的去耦电容66a及66b连接在输出电源线62与输出接地线63之间。

生成输出电源电压VDDQ的1/2电压电平大小的基准电压Vref的基准电压发生电路70从与这些输出电源线62及输出接地线63不同配置的电源线72及接地线74接受工作电源电压。电源线72与衰减器71相耦合，传递来自外部的输出电源电压VDDQ，接地线74与衰减器73相耦合，传递来自外部的接地电压VSS。

去耦电容75连接在电源线72与接地线74之间。接地线74将接地电压VSS共同传递给内部电路。

电源线72和输出电源线62从各自的衰减器64a、64b及71接受外部输出电源电压VDDQ。输出接地线63和接地线74分别从各自的衰减器65a、65b及73接受接地电压VSSQ及VSS。因此，输出电源线62与电源线72呈交流隔离状态，另外，输出接地线63与接地线74也呈交流隔离状态。特别是接地线74与输出接地线63通过互不相同的管脚端子接受接地电压，在电气上互相隔离。

图15B是表示图15A所示的缓冲电路60a-60n工作时的输出电源电压线及输出接地线的电压电平的变化图。在图15B中，曲线A表示输出电源线62的电压变化，曲线C表示输出接地线63的电压变化。曲线B表示输出端子(衰减器)的电压变化。以下，参照图15B说明图15A所示的缓冲电路的数据输出工作时输出电源电压线62及输出接地线63的电压变化。

现在，考虑进行数据输出工作，缓冲电路60a-60n同时工作的状态。在该状态下，根据输出数据，驱动数据端子61a-61n，所以消耗输出电源线62的输出电源电压VDDQ。

当输出数据是高电平数据、对应的数据端子的电压电平上升时，电流从输出电源线62流向对应的数据输出端子，消耗输出电源线62的输出电源电压VDDQ，输出电源线62的输出电源电压VDDQ下降。该输出电源线62的电压的电压电平的下降由去耦电容66a及66b传递给输出接地线63，输出接地线63的电压电平下降。

另一方面，在输出数据是低电平数据、对应的数据输出端子被驱动到低电平的情况下，电流从输出节点流入输出接地线63，输出接地线63的电压电平上升。该输出接地线63的电压电平的上升通过去耦电容66a及66b传递给输出电源线62，输出电源线62的电压电平上升。

在数据输出工作时，缓冲电路60a-60n同时工作，所以对应于输出数据的模式，输出电源线62及输出接地线63的电压电平变化很大。

由于高速地输出多位数据，所以这样的数据输出时的电源噪声大而急峻，而且有各种频率分量，即使使用去耦电容或低通滤波器也不能除去。

该数据输出时，例如有时交替地进行数据输出和数据写入。在这样的情况下，在用变化大的输出电源电压VDDQ及输出接地电压VSSQ生成基准电压Vref1的情况下，来自外部的输出电源电压的电平即使恒定，基准电压的电压电平也会随着内部的数据输出工作而变化，不能准确地进行输入信号的逻辑电平的判断。在生成输入信号的电路中，由于不能传递该半导体存储器中的输出电源电压的变化，所以输入信号的电压电平独立于半导体存储器的输出工作而呈恒定的电压电平。这是因为在半导体存储器的电源端子上伴随着大的寄生电容，由于该寄生电容的作用，半导体存储器中的电源噪声不会被传递给生成输入信号的外部装置。

可是，如图15A所示，由于使基准电压发生电路70的电源线72与输出电源线62呈交流隔离状态，所以即使缓冲电路60a-60n工作后输出电源线62的输出电源电压VDDQ发生变化，基准电压发生电路70的电源电压VDDQ也不受该输出电源线62的电压变化的影响，能保持恒定的电压电平。另外，输出接地线63与接地线74被隔离，输出接地线63的电压变化不会传递给接地线74。因此，如图15B所示，基准电压发生电路70能稳定地生成电压电平恒定的基准电压Vref。

另外，去耦电容75连接在电源线72与接地线74之间，吸收电源线72的电压变化，能稳定地将电源线72的电源电压VDDQ保持在恒定的电压电平。另外，例如由于去耦电容75的作用，即使在电源线72与接地线74之间由于电容耦合而引起电压电平变化，但由于电源线72的电源电压VDDQ与接地线74的接地电压VSS的差值是恒定的，基准电压Vref以(VDDQ-VSS)/2的大小供给，所以不会受这些电压变化的影响，而能生成电压电平恒定的基准电压Vref，即使由于内部工作致使输出电源电压及/或输出接地电压发生变化，也不会受这些变化的影响，而能稳定地生成电平恒定的基准电压Vref，能准确地判断输入信号的逻辑电平。

图16是概略地表示图15A所示的基准电压发生电路70的结构图。在图16中，基准电压发生电路70备有：通过电源线72与电源衰减器71耦合的低通滤波器70a；通过低通滤波器70a与电源线72耦合的内部电源线77；以及根据内部电源线77上的电源电压VDDQ和接地电压VSS，生成基准电压Vref的基准电压发生部70b。

低通滤波器70a将电源线72的噪声分量除去，将稳定的电源电压传递给内部电源线77。因此，即使来自外部的电源电压VDDQ发生变化，内部电源线77的电源电压也能将该变化分量除去，将稳定的恒定的电源电压传递给内部电源线77。特别是电源线72与输出电源线62在交流上被隔离，即使输出电源线62的输出电源电压VDDQ发生变化，低通滤波器70a也只是将来自外部的电源电压的噪声分量除去，而不要求除去输出电源线62的大的噪声分量，所以能将电源线72的电源电压VDDQ维持在没有噪声的稳定的电压电平。另外，由于输出接地线63与接地线74被隔离，所以输出接地线63的噪声分量不会传递给接地线74，能准确且稳定地生成电压电平为(VDDQ-VSS)/2的基准电压。

图17是概略地表示供给电源电压VDDQ的部分的结构图。在图17中，输出电源衰减器64通过焊接引线81连接在输出电源端子80上。电源衰减器71通过焊接引线82连接在输出电源端子80上。

输出电源衰减器64通过输出电源线62连接在缓冲电路60上。这里，缓冲电路60代表性地示出了图15A所示的缓冲电路60a-60n，另外，衰减器64代表性地示出了图15A所示的衰减器64a及64b。

电源衰减器71通过电源线72与基准电压发生电路70相耦合。这些电源衰减器64及71即使连接在同一个电源端子80上，但焊接引线81及82的寄生电容大，另外，衰减器64及71的寄生电容也大，电源线81及82在交流上被隔离，在输出电源线62上即使发生大的噪声分量，由于这些寄生电容的作用，输出电源线62上的噪声被吸收，能可靠地防止输出电源线62上的噪声被传递给电源线72。

另外，接地衰减器65通过焊接引线87连接在输出接地端子86上，接地衰减器73通过焊接引线88连接在接地端子85上。输出接地衰减器65代表性地示出了图15A中的输出接地衰减器65a及65b。

输出接地端子86与接地端子85是不同的端子，输出接地端子86供给输出电路专用的接地电压VSSQ，接地端子85将接地电压VSS共同供给内部电路。接地线74与输出接地线63与互不相同的外部接地端子相耦合，它们互相被隔离。因此，即使在输出接地端子63上发生噪声，该噪声也不会传递给接地线74。

因此，即使输出缓冲电路工作，致使在输出电源线62及/或输出接地线63上发生噪声，基准电压发生电路70也能稳定地生成电压电平为输出电源电压VDDQ的1/2的基准电压Vref。

如上所述，如果采用本发明的实施例7，则利用将工作电源电压供给输出电路的输出电源线及与输出接地线在交流上隔离的电源线及接地线的电压，生成基准电压，能准确地生成电压电平为电源电压的1/2的基准电压，不受内部电路的工作所产生的电源噪声的影响，能准确地判断输入信号的逻辑电平。

另外，在上述的实施例1至7中，说明了1.8V接口和TTL接口。可是，如果是其外部信号的振幅与输出电源电压电平有关的接口，也能应用本发明。

因此，不限定于该1.8V接口。另外，作为与1.8V接口不同的接口，虽然使用TTL接口，但也可以是其他接口。

如上所述，如果采用本发明，则即使决定外部信号的振幅的输出电源电压发生变化，也能根据该输出电源电压和外部信号的电压电平，生成内部信号，能准确地生成内部信号。

这次公开的实施例在全部方面可认为是例示性的而不是限制性的。本发明的范围由权利要求书的范围而不是由上述的实施例的说明来表示，其意图是包含与权利要求的范围均等的意义和范围内的全部的变更。

Claims

1.一种半导体装置，其特征在于，备有：

从第一电源衰减器供给的第一电源电压，生成与上述第一电源电压有关的基准电压的基准电压发生电路；

接受第一输入信号，根据上述第一输入信号与上述基准电压的电压电平的关系，判断上述第一输入信号的逻辑电平，根据该判断结果，生成与上述第一电源电压不同的呈第二电源电压电平的第一内部信号的第一输入电路；以及

从与上述第一电源衰减器不同配置的第二电源衰减器接受上述第一电源电压作为工作电源电压，对所供给的信号进行缓冲处理后输出到外部的输出电路。

2.如权利要求1所述的半导体装置，其特征在于：

上述第一输入电路备有接受上述第二电源电压作为工作电源电压进行工作，对上述第一输入信号和上述基准电压进行差动放大，根据该差动放大结果，生成上述第一内部信号的差动放大电路。

3.如权利要求2所述的半导体装置，其特征在于：

上述第一输入信号是规定上述半导体装置的信号的取入及输出时序的时钟信号。

4.如权利要求1所述的半导体装置，其特征在于：

上述基准电压发生电路生成电压电平为上述第一电源电压的1/2的电压作为上述基准电压。

5.一种半导体装置，其特征在于：

备有接受第一电源电压作为工作电源电压进行工作，对输入信号进行缓冲处理，生成上述第一电源电压电平振幅的信号的门电路，决定上述输入信号的逻辑电平的电压电平与上述第一电源电压有关，

还备有将上述门电路的输出信号变换成与第一电源电压的电压电平不同的呈第二电源电压电平振幅的信号，生成内部信号的电平变换电路。

6.如权利要求5所述的半导体装置，其特征在于：

还备有检测上述第一电源电压的接通与否的电源接通检测电路，

上述门电路接受上述电源接通检测电路的输出信号和上述输入信号。

7.如权利要求5或6所述的半导体装置，其特征在于：

上述半导体装置是根据时钟信号进行信号的取入及输出的同步型半导体装置，

上述输入信号是上述时钟信号以外的信号。

8.如权利要求5或6所述的半导体装置，其特征在于：

上述电平变换电路备有：

接受上述第二电源电压作为工作电源电压，根据上述门电路的输出信号，输出上述第二电源电压电平振幅大小的互补信号的有第一及第二输出节点的电平变换器；以及

接受上述第二电源电压作为工作电源电压，闩锁上述第一输出节点的信号，而且生成上述内部信号的闩锁电路。

9.如权利要求5或6所述的半导体装置，其特征在于：

上述电平变换电路备有：

在栅极接受上述第二电源电压，将上述门电路的输出信号传递给上述第一输出节点的传输门。

10.一种半导体装置，其特征在于，备有：

对激活时来自外部的时钟信号与第一基准电压进行比较，根据该比较结果，生成与上述外部时钟信号对应的第一内部时钟信号的第一时钟输入电路；

对上述外部时钟信号与第二基准电压进行比较，根据该比较结果，生成与外部时钟信号对应的第二内部时钟信号的第二时钟输入电路；

根据上述外部时钟信号和指定上述外部时钟信号为有效/无效的时钟启动信号，生成将上述第一时钟输入电路激活用的第一时钟控制信号的第一时钟控制电路；以及

根据上述外部时钟信号和上述时钟启动信号，生成将上述第二时钟输入电路激活用的第二时钟控制信号的第二时钟控制电路。

11.如权利要求10所述的半导体装置，其特征在于：

还备有根据特别指定电源电压电平的工作模式，有选择地使上述第一及第二时钟控制信号非激活用的控制电路。

12.如权利要求10所述的半导体装置，其特征在于：

上述第一及第二时钟控制电路接受同一电源节点的电压作为工作电源电压。

13.如权利要求10所述的半导体装置，其特征在于：

上述第一及第二时钟控制电路接受从外部供给的第一及第二外部电源电压作为上述第一及第二电源电压，根据上述第一及第二外部电源电压的电压电平，决定上述外部时钟信号的振幅。

14.如权利要求10所述的半导体装置，其特征在于：

还备有与进行上述时钟信号以外的信号输入的衰减器有不同配置间距、输入上述外部时钟信号用的时钟衰减器，

上述第一和第二时钟输入电路以及上述第一和第二时钟控制电路各自的至少是初级电路与上述时钟衰减器接近地配置。

15.如权利要求10所述的半导体装置，其特征在于：

还备有根据特别指定电源电压的电压电平的工作模式，有选择地将上述外部时钟信号传递给上述第一和第二时钟输入电路以及上述第一和第二时钟控制电路的时钟传递线。