DE102006014733B4

DE102006014733B4 - Chip mit einer Mehrzahl extern gespeister Stromversorgungsnetze

Info

Publication number: DE102006014733B4
Application number: DE102006014733A
Authority: DE
Inventors: Peter Pöchmüller
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-03-30
Filing date: 2006-03-30
Publication date: 2010-09-23
Anticipated expiration: 2026-03-31
Also published as: DE102006014733A1; US20070230082A1

Abstract

Chip mit
einer integrierte Schaltungsanordnung (30), die eine Mehrzahl interner Versorgungsnetze (NET[1:3]) aufweist, von denen jedes mit einer individuell zugeordneten Sektion (OCD[1:3]) der Schaltungsanordnung zur Stromversorgung der betreffenden Sektion verbunden ist und jeweils aus einer ersten Leitungsschiene (B_DD) für das positive Potential (V_DD) einer Versorgungsspannung und aus einer zweiten Leitungsschiene (B_SS) für das negative Potential (V_SS) der Versorgungsspannung besteht, wobei jede Leitungsschiene mit einer integrierten Kontaktfläche (PD) zum Anlegen des betreffenden Versorgungspotentials aus einer externen Spannungsquelle (UDC) versehen ist und wobei die ersten Leitungsschienen (B_DD) und die zweiten Leitungsschienen (B_SS) mindestens zweier interner Versorgungsnetze (NET[1:3]) über eine interne Tiefpasskopplung (R_DD, R_SS, C_S) miteinander verbunden sind, und
einem Sockel (20), der Anschlusskontakte (PN) aufweist, wobei jede Kontaktfläche (PD) mit einem zugeordneten Anschlusskontakt (PN) über eine Drahtverbindung verbunden ist,
dadurch gekennzeichnet,
dass die interne Tiefpasskopplung (R_DD, R_SS, C_S) Koppelwiderstände (R_DD, R_SS) aufweist, wobei die erste Leitungsschiene (B_DD) und...

Description

Die Erfindung betrifft einen Chip, der eine integrierte Schaltungsanordnung (abgekürzt: ”IC”) mit einer Mehrzahl interner Versorgungsnetze aufweist, von denen jedes mit einer individuell zugeordneten Sektion der Schaltungsanordnung zur Stromversorgung der betreffenden Sektion verbunden ist. Ein vorteilhaftes, jedoch nicht ausschließliches Anwendungsgebiet der Erfindung sind Bausteine zur digitalen Verarbeitung, Übertragung oder Speicherung von Daten, insbesondere Hochleistungsspeicher für Grafikzwecke.
Durch Aufteilung der Stromversorgung verschiedener Sektionen einer IC auf separate Versorgungsnetze kann vermieden werden, dass sich Schaltstöße, die durch betriebsbedingte Änderungen des momentanen Stromverbrauchs in einer Sektion entstehen, über das Versorgungsnetz auf andere Sektionen übertragen und dort zu Störungen führen. Die Gefahr solcher Störeinflüsse ist umso größer, je schneller und heftiger sich die Stromlast in einer Sektion ändert. Deswegen verwendet man separate Versorgungsnetze bevorzugt in ICs, die mit hohen Betriebsfrequenzen arbeiten sollen, und zwar insbesondere dort, wo relativ starke Signale mit hoher Frequenz geschaltet werden müssen. Dies gilt besonders für die Sendeverstärker (Off-Chip-Driver) in Hochleistungs-ICs wie z. B. in Grafikspeichern und in zugeordneten Speichercontrollern.
Wie jedes elektrische Versorgungsnetz so bestehen auch die separaten Versorgungsnetze in einer IC jeweils aus zwei sogenannten ”Schienen”, die im Betrieb an die beiden Pole einer Gleichspannungsquelle angeschlossen werden. Jede Schiene ist gebildet durch eine Metallisierung, welche die IC oder einen Teil derselben netzartig durchzieht, um verschiedene Schal tungseinheiten der betreffenden Sektion mit dem positiven bzw. negativen Gleichspannungspotential zu versorgen. Herkömmlicherweise sind die Versorgungsnetze innerhalb der IC voneinander galvanisch isoliert, und zwischen den beiden Schienen jedes Versorgungsnetzes ist jeweils ein Glättungskondensator möglichst hoher Kapazität integriert, um Spannungseinbrüche bei starken Belastungsänderungen am betreffenden Netz möglichst weitgehend zu glätten.
ICs werden durch lithografische Verfahren auf einem Halbleitersubstrat hergestellt, wobei üblicherweise eine große Vielzahl gleicher solcher ICs gemeinsam auf einer Halbleiterscheibe, einem sogenannten ”Wafer”, gebildet werden. Bei der Integration auf dem Wafer werden für alle diejenigen Schaltungspunkte einer IC, an denen im späteren Betrieb externe Signale und Spannungen zu- oder abzuführen sind, jeweils zugeordnete Kontaktierungsflächen an der betreffenden IC gebildet, die sogenannten ”Pads”. Nach Fertigstellung der Integration wird der Wafer entlang der Grenzen zwischen den einzelnen ICs zerschnitten. Die so erhaltenen ”Chips” werden dann jeweils auf einen Gehäusesockel montiert, und die Pads des montierten Chip werden mechanisch mit zugeordneten Anschlusselementen, den sogenannten ”eins”, am Sockel verdrahtet. Dieser Aufbau wird dann verkapselt, so dass nur die Pins von außen zugänglich bleiben.
In einem Chip mit mehreren separaten internen Versorgungsnetzen sind für jedes Netz zwei individuelle Pads vorgesehen, eines für die ”positive” Schiene und eines für die ”negative” Schiene des betreffenden Netzes. Dementsprechend enthält auch der verkapselte IC-Baustein für jedes interne Versorgungsnetz jeweils zwei ”Versorgungs”-Pins. Die Verdrahtung zwischen jedem Pin des Gehäuses und dem zugeordneten Pad des darin montierten Chip hat einen relativ hohen ohmschen Widerstand und insbesondere auch eine relativ hohe Induktivität. Diese sogenannten ”Packungs-Parasiten” können für eine hinreichende Entkopplung zwischen den verschiedenen internen Versorgungs netzen für Schaltstöße sorgen, auch dann, wenn die Versorgungspins für mehrere interne Versorgungsnetze extern durch Brücken miteinander verbunden sind. Somit ist es herkömmliche Praxis, solche externen Brücken an einem verkapselten Chip vorzusehen und somit alle Versorgungsgin-Paare aus einer gemeinsamen Gleichspannungsquelle zu speisen.
Es ist wünschenswert, integrierte Schaltungsanordnungen in verschiedenen Stadien ihrer Herstellung zu testen, so auch im Stadium unmittelbar nach der Integration auf dem Wafer, bevor die Zerteilung in einzelne Chips erfolgt. Hierbei werden die Pads einer jeden IC auf dem Wafer mittels nadelförmiger Prüfsonden kontaktiert, um Versorgungsspannungen und Testsignale anzulegen und die daraufhin erzeugten Antwortsignale aus der IC abzugreifen. Die Nadeln sind an einer Testkarte angeordnet und mit einem Testgerät verbunden, das die Testsignale sendet und die Antwortsignale empfängt und auswertet.
Im Falle von ICs mit mehreren internen Versorgungsnetzen, die in herkömmlicher Weise voneinander isoliert sind, muss die Testkarte neben den Nadelsonden zur Eingabe der Testsignale und zum Abgreifen der Testantworten zusätzlich zwei Nadelsonden pro Versorgungsnetz tragen, eine zum Anlegen des positiven Versorgungspotentials und eine zum Anlegen des negativen Versorgungspotentials. Hierdurch wird die Anzahl der erforderlichen Nadeln an der Testkarte recht hoch, insbesondere wenn jede IC viele separate Versorgungsnetze aufweist. Diese hohe Anzahl vervielfältigt sich noch um ein Mehrfaches, wenn mehrere ICs auf dem Wafer gleichzeitig im Parallelbetrieb getestet werden sollen, was aus Gründen der Zeitersparnis wünschenswert ist. Die Gesamtanzahl von Nadeln an der Testkarte ist jedoch begrenzt, sowohl aus Kostengründen als auch auf Grund verschiedener technischer Restriktionen, z. B. hinsichtlich des Anpressdruckes, der für jede Nadel einem Gewicht von etwa 2 Gramm entsprechen muss, um einen zuverlässigen Kontakt mit dem zugeordneten Pad zu gewährleisten. Bei gegebenem maximal zulässigem Gesamt-Anpressdruck ist der mög liche ”Parallelismus” des Tests, also die Anzahl jeweils parallel testbarer ICs auf dem Wafer, umso geringer, je größer die Anzahl separater Versorgungsnetze in jeder IC ist. Ein geringer Parallelismus verlängert aber die Testzeit für den Wafer und somit die Belegungszeit des sehr teuren Testgerätes, was die Gesamtkosten der IC-Fabrikation erhöht.
Aus der DE 10 2005 018 736 A1 ist ein Chip gemäß dem Oberbegriff des Anspruchs 1 bekannt, der mehrere separate interne Versorgungsnetze aufweist, die nach außen angeschlossen sind, wobei die positive bzw. negative Leitungsschiene intern verbunden ist.
Aus der DE 10136285 A1 ist ferner bekannt, auf einem Chip innerhalb eines Versorgungsnetzes Tiefpasskopplungen zwischen den in das Versorgungsnetz geschalteten Schaltblöcken vorzusehen.
Die Aufgabe der Erfindung besteht darin, das Design eines Chips, der mehrere separate Versorgungsnetze enthält, so auszubilden, dass die Anzahl der Nadelsonden beim Wafertest vermindert werden kann, ohne die Funktionsfähigkeit des Chips zu beeinträchtigen. Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 genannten Merkmale gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
Demnach wird die Erfindung realisiert in einer integrierten Schaltungsanordnung, die eine Mehrzahl interner Versorgungsnetze aufweist, von denen jedes mit einer individuell zugeordneten Sektion der Schaltungsanordnung zur Stromversorgung der betreffenden Sektion verbunden ist und aus einer ersten Leitungsschiene für das positive Potential einer Versorgungsspannung und einer zweiten Leitungsschiene für das negative Potential der Versorgungsspannung besteht, wobei jede Leitungsschiene mit einer integrierten Kontaktfläche zum Anlegen des betreffenden Versorgungspotentials aus einer externen Spannungsquelle (UDC) versehen ist. Erfindungsgemäß ist zwi schen den Versorgungsnetzen jeweils einer Gruppe von mindestens zwei verschiedenen Versorgungsnetzen intern eine Tiefpasskopplung eingerichtet.
Die erfindungsgemäßen internen Tiefpasskopplungen zwischen den Versorgungsnetzen jeweils einer Gruppe von mehreren Versorgungsnetzen einer IC führen zu einer Gleichstromkopplung der Netze, während die Netze für Wechselstrom entkoppelt sind, und zwar umso besser, je höher die Frequenz ist. Infolge der Gleichstromkopplung genügt es beim Wafertest, die Versorgungsspannung an nur eines (oder nur einer Teilmenge) der Versorgungsnetze einer jeden Gruppe zu legen. Somit reduziert sich die Anzahl der erforderlichen Nadelsonden pro IC beim Wafertest.
Nach dem Zerschneiden des Wafer können die erhaltenen Chips verkapselt werden, ohne dass die erfindungsgemäßen internen Tiefpasskopplungen entfernt werden müssen. Falls die internen Tiefpasskopplungen unter Verwendung ohmscher Längswiderstände gebildet sind und falls die Speisung der Netze am verkapselten Chip aus einer gemeinsamen Spannungsquelle unter Verwendung von Brücken zwischen Versorgungs-Pins erfolgt (wie weiter oben beschrieben), müssen die Widerstandswerte der Längswiderstände der internen Tiefpassverbindungen so groß bemessen werden, dass sie der Entkopplung, welche durch die Package-Parasiten erreicht wird, nicht allzu stark entgegenwirken. Das heißt der ohmische Widerstand einer jeden internen Tiefpassverbindung sollte groß im Vergleich zum Wirkwiderstand der Package-Parasiten sein, vorteilhafterweise mindestens doppelt so groß.
Die Erfindung wird nachstehend anhand von Zeichnungen näher erläutert.
1 ist eine schematische Darstellung eines Teils einer auf einem Gehäusesockel als Chip montierten integrierten Schaltungsanordnung mit herkömmlichem Design;
2 zeigt einen Teil einer erfindungsgemäß ausgebildeten integrierten Schaltungsanordnung auf einem Wafer in Verbindung mit einem zugeordneten Teil einer Testkarte;
3 zeigt den in 2 dargestellten Teil einer integrierten Schaltungsanordnung in seiner Montage auf einem Gehäusesockel.
In den Zeichnungen sind gleiche oder gleichartige Elemente mit jeweils den gleichen Abkürzungen in Großbuchstaben bezeichnet, wobei in manchen Fällen zur näheren Identifizierung eine laufende Nummer in eckigen Klammern angefügt ist. Eine Doppelpunkt zwischen zwei solchen Nummern bedeutet ”bis”.
In der fragmentarischen Darstellung nach 1 sind nur einige Elemente einer auf einem Chip 10 integrierten Schaltungsanordnung (IC) gezeigt, und zwar drei Ausgangstreiber (Off Chip Driver) OCD[1:3], deren jeder seine Versorgungsspannung aus einem individuell zugeordneten Versorgungsnetz NET[1] bzw. NET[2] bzw. NET[3] empfängt. Jedes dieser Netze NET besteht aus einer ersten Schiene (”positive” Schiene) B_DD für das positivere Potential V_DD der Versorgungsspannung und einer zweiten Schiene (”negative” Schiene) B_SS für das negativere Potential V_SS der Versorgungsspannung. Zwischen die beiden Schienen B_DD und B_SS eines jeden Versorgungsnetzes NET ist jeweils ein Glättungskondensator C_S geschaltet. Die Treiber OCD haben jeweils einen Signaleingang SE zum Anlegen eines binären Datensignals und eine Signalausgang SA zum Ausgeben des verstärkten Datensignals.
Am Rand des Chip 10 befindet sich eine Vielzahl von Kontaktierungsflächen PD, üblicherweise als ”Pads” bezeichnet. Für jedes der Versorgungsnetze NET[1:3] sind jeweils zwei Pads PD vorgesehen, eines zur Kontaktierung der positiven Schiene B_DD und eines zur Kontaktierung der negativen Schiene B_SS des betreffenden Netzes. Die Pads PD sind in der Zeichnung jeweils als fett umrandete kleine Quadrate gezeichnet, ebenso drei weitere Pads, die mit den Signalausgängen SE[1:3] der drei Treiber OCD[1:3] verbunden sind.
An dieser Stelle sei erwähnt, dass der Chip 10 natürlich viele weitere separate Versorgungsnetze mit jeweils positiver und negativer Schiene und zugeordneten Pads enthalten kann. Jedes Netz kann eine eigene Sektion der IC auf dem Chip 10 versorgen, wobei solche Sektionen natürlich auch andere Schaltungen als die als Beispiel gezeigten Ausgangstreiber OCD enthalten können. Die Pads PD dienen zum Anschließen von Verbindungen zur Außenwelt. Je nach Art und Zweck der IC kann eine Vielzahl weiterer Pads vorgesehen sein, um weitere Signale nach außen abzugeben und Signale von außen zu empfangen.
Im gebrauchsfertigen Zustand ist der Chip 10 innerhalb eines Gehäuses (nicht gezeigt) auf einem Sockel 20 montiert, an dem sich die von außen zugänglichen Anschlusskontakte PN (”eins”) befinden. Jeder Pin PN ist über einen Draht mit einem zugeordneten Pad PD des Chip 10 verbunden. Jede dieser Drahtverbindungen hat parasitäre Impedanzen, die als ”Packungs-Parasiten” (Package Parasitics) bezeichnet werden. Wirksame Parasiten sind hauptsächlich der ohmische Eigenwiderstand R_P und die Eigeninduktivität L_P der Drahtverbindung, wie in der Zeichnung dargestellt.
Die Packungsparasiten an den Verbindungen zu den Schienen B_DD und B_SS der Versorgungsnetze NET in Kombination mit den internen Glättungskondensatoren C_S erlauben es, verschiedene Versorgungsnetze NET über die externen Pins aus der selben Spannungsquelle zu speisen, während die betreffenden Netze jedoch für Wechselströme entkoppelt bleiben, wenn auch in frequenzabhängiger Weise. Demgemäß ist es üblich, die Pins für die positiven Schienen B_DD aller Versorgungsnetze durch externe Brückenleiter miteinander zu verbinden und an den positiven Pol einer gemeinsamen Gleichspannungsquelle UDC anzuschließen und die negativen Schienen der Versorgungsnetze ebenfalls durch externe Brückenleiter miteinander zu verbinden und an den negativen Pol dieser Spannungsquelle UDC anzuschließen.
In der 1 ist diese Anschlussweise für die Gruppe der Netze NET[1:3] ersichtlich. Die links von den Pins PN als durchgezogene Linien gezeichneten Brückenleiter erstrecken sich auch auf übrige, in der Zeichnung nicht dargestellte Versorgungsnetze der IC, wie gestrichelt in der Zeichnung angedeutet. Die Brücken bilden zusammen mit den ohmischen und induktiven Packungsparasiten R_P, L_P und mit den Glättungskondensatoren C_S einzelne Tiefpassverbindungen zwischen den Netzen. Die Leiterbrücken sind vorteilhafterweise so dimensioniert, dass ihre Impedanz vernachlässigbar klein ist, so dass sie praktisch als Kurzschlüsse betrachtet werden können. So lässt sich jede der besagten Tiefpassverbindungen betrachten als Vierpol mit zwei Querimpedanzen, jeweils bestehend aus einem der Glättungskondensatoren C_S, und jeweils einer Längsimpedanz in jedem der beiden Längszweige zwischen den Querimpedanzen. Jede dieser Längsimpedanzen besteht aus der Reihenschaltung zweier Packungs-Drahtverbindungen. Im unteren Teil der 1 ist ein solcher über die Packungsparasiten gehender Tiefpass-Vierpol TPP für sich dargestellt, und zwar als Beispiel derjenige, der zwischen den Versorgungsnetzen NET[1] und NET[2] wirksam ist.
Wenn die Last an einem Versorgungsnetz durch einen Impuls gesteuert wird, so dass sie einen Stromimpuls aus dem betreffenden Netz zieht, dann entsteht ein gewisser Spannungseinbruch an diesem Netz. Bei dem in 1 gezeigten Beispiel enthält die Last jedes Versorgungsnetzes wie gesagt einen Sendetreiber OCD, vereinfacht dargestellt durch einen P-Kanal-Feldeffekttransistor PFET und einen N-Kanal-Feldeffekttransistor NFET, deren Kanäle in Reihe miteinander zwischen den Schienen B_DD und B_SS des betreffenden Versorgungsnetzes angeordnet sind. Die zusammengekoppelten Gates der beiden Transistoren bilden den Signaleingang SE, und der Verbindungspunkt zwischen den Kanälen der beiden Transistoren bildet den Signalausgang. Wenn an den Signaleingang SE ein Impuls mit positivem Potential gleich oder nahe V_DD angelegt wird, was z. B. einem Datenbit mit dem Binärwert ”1” entspricht, leitet der NFET und lädt den Signalausgang SA auf das negative Potential V_SS, wobei der Ladestrom zu einem positiven Störimpuls auf der negativen Schiene B_SS führt. Wenn an den Signaleingang SE ein Impuls mit negativem Potential gleich oder nahe V_SS angelegt wird, was z. B. einem Datenbit mit dem Binärwert ”0” entspricht, dann leitet der PFET und lädt den Signalausgang SA auf das positive Potential V_DD, wobei der Ladestrom zu einem negativen Störimpuls auf der positiven Schiene B_DD führt.
Über die besagten Tiefpassverbindungen zwischen den Versorgungsnetzen werden solche Netzstörungen gedämpft auf die anderen Versorgungsnetze übertragen, wobei diese Dämpfung bei gegebener Grenzfrequenz f_C des Tiefpasses umso besser ist, je kürzer die Dauer τ des Laststromimpulses ist. Bei gegebener Dauer τ des Laststromimpulses ist die Dämpfung umso besser, je niedriger die Grenzfrequenz f_C des Tiefpasses ist. Das heißt, die entkoppelnde Wirkung der Tiefpassverbindungen ist eine monoton ansteigende Funktion des Ausdrucks 1/(τ·f_C).
Bei den gebräuchlichen verkapselten IC-Bausteinen reichen die Packungsparasiten R_P, L_P und die internen Glättungskondensatoren C_S im Allgemeinen aus, um mit diesen Elementen und mit den externen Brückenleiter die Tiefpassverbindungen herzustellen, welche für die im Betrieb vorkommenden Impulsbelastungen eine zufriedenstellende Entkopplung zwischen den Versorgungsnetzen bringen. Auf einem Wafer fehlen jedoch die externen Brückenleiter an den ICs. Deswegen war man bisher gezwungen, beim Testen der ICs auf dem Wafer jedes Versorgungsnetz mit einem gesonderten Paar von Nadelsonden zu kontaktieren, was eine hohe Anzahl solcher Sonden pro IC erforderte.
Gemäß der vorliegenden Erfindung wird durch eine relativ einfache Modifikation im IC-Design erreicht, dass ein Wafertest mit einer reduzierten Anzahl von Nadelsonden durchgeführt werden kann. Diese Modifikation ist in der 2 veranschaulicht.
Die 2 zeigt in der gleichen fragmentarischen Darstellung wie 1 eine IC 30, welche die gleichen Elemente wie der IC-Chip 10 nach 1 enthält und zusammen mit vielen anderen gleichartigen ICs auf einem Wafer 40 integriert ist. Links neben Pads PD der IC 30 ist mit fetten gestrichelten Linien ein sogenannter ”Kerf”-Bereich des Wafer angedeutet, der später durch Sägen entfernt wird, um den Wafer 40 in die einzelnen Chips zu zerteilen.
Die Modifikation der IC 30 gegenüber der herkömmlichen IC 10 nach 1 besteht darin, dass die positiven Schienen B_DD der Versorgungsnetze intern über erste ohmische Widerstände R_DD miteinander gleichstromgekoppelt sind und dass die negativen Schienen B_SS der Versorgungsnetze intern über zweite ohmische Widerstände R_SS miteinander gleichstromgekoppelt sind. Somit genügt es, zum Anlegen der Versorgungsspannung an alle Netze, die über die Widerstände R_DD und R_SS miteinander verbunden sind, nur die Pads PD eines einzigen dieser Netze zu kontaktieren. Eine Testkarte 50, wie sie fragmentarisch in 2 gezeigt ist, benötigt also nur zwei Nadelsonden N_DD und N_SS zur Verbindung aller gezeigten Versorgungsnetze mit einer gemeinsamen Gleichspannungs-Versorgungsquelle UDC. Der Vollständigkeit halber sind in 2 die zusätzlichen Nadelsonden zur Kontaktierung der Signal-Pads dargestellt, die mit den Ausgängen SA der Treiber OCD[1:3] verbunden sind, um die betreffenden Ausgangssignale über die Testkarte 50 einem (nicht gezeigten) Testgerät zuzuführen.
Die internen Koppelwiderstände R_DD und R_SS wirken zusammen mit den internen Glättungskondensatoren C_S als RC-Tiefpässe zwischen den Versorgungsnetzen, so dass die Netze für Wechselströme frequenzabhängig entkoppelt sind. Jede dieser Tiefpassverbindungen kann betrachtet werden als Vierpol mit zwei Querimpedanzen, jeweils bestehend aus einem der Glättungskondensatoren C_S, und jeweils einer Längsimpedanz in jedem der beiden Längszweige zwischen den Querimpedanzen. Die Längsimpedanzen werden gebildet durch die internen Koppelwiderstände R_DD bzw. R_SS. Im unteren Teil der 2 ist ein solcher über die internen Koppelwiderstände gehender Tiefpass-Vierpol TPI für sich dargestellt, und zwar als Beispiel derjenige, der zwischen den beiden unmittelbar benachbarten Versorgungsnetzen NET[1] und NET[2] wirksam ist. In diesem Fall hat jede Längsimpedanz den Widerstandwert eines Koppelwiderstandes. In den Tiefpässen, die zwischen weiter entfernten Versorgungsnetzen wirken, betragen die Längswiderstände jeweils ein Mehrfaches, je nachdem, wie viele interne Koppelwiderstände in Serie involviert sind.
Die besagten Tiefpässe haben ähnliche Wirkung wie die Tiefpassverbindungen über die Leitungsparasiten beim verkapselten Baustein. Das heißt, Störimpulse die an einem Versorgungsnetz infolge eines Laststromimpulses entstehen, werden gedämpft auf die anderen Versorgungsnetze übertragen, wobei auch hier das Maß der Dämpfung und somit die entkoppelnde Wirkung der Tiefpassverbindungen invers zur Impulsdauer und invers zur Grenzfrequenz der Tiefpässe ist.
Bei der Bemessung der internen Koppelwiderstände R_DD und R_SS muss berücksichtigt werden, dass die IC 30 im späteren Gebrauch in einem Gehäuse verkapselt ist, wobei zwischen den Pads PD und den zugeordneten Gehäusepins PN jeweils die Packungsparasiten R_P und L_P wirksam sind. Dieser Montagezustand der IC 30 ist in 3 gezeigt. Die Darstellung in 3 entspricht der 1, nur dass statt der herkömmlichen IC 20 die erfindungsgemäß modifizierte IC 30 eingezeichnet ist, die sich von der IC allein durch die Anwesenheit der internen Koppelwiderstände R_DD und R_SS unterscheidet.
Am verkapselten IC-Chip 30 kombiniert sich die Wirkung der über die Packungsparasiten R_P, L_P und die externen Brückenleiter gehenden Tiefpassverbindungen TPP mit der Wirkung der über die internen Koppelwiderstände R_DD und R_SS gehenden Tiefpassverbindungen TPI. Im unteren Teil der 3 ist eine dieser kombinierten Tiefpässe TPC als Vierpol für sich dargestellt, und zwar als Beispiel derjenige, der zwischen den beiden unmittelbar benachbarten Versorgungsnetzen NET[1] und NET[2] wirksam ist. Man erkennt dass sich dieser Tiefpass TPC von dem bei der herkömmlichen IC 10 wirksamen Tiefpass TPP nach 1 dadurch unterscheidet, dass jedem Längszweig zusätzlich einer der internen Koppelwiderstände R_DD bzw. R_SS parallelgeschaltet ist. Dies erhöht die Wechselstromkopplung zwischen den Versorgungsnetzen, d. h., die für Wechselstrom bewirkte Entkopplung wird schlechter, und zwar umso mehr, je kleiner der Widerstandswert der internen Koppelwiderstände R_DD und R_SS ist. Deswegen sollten die Widerstandswerte R_I der internen Koppelwiderstände in vorteilhafter Ausführungsform der Erfindung wesentlich größer sein als das Doppelte der ohmischen Komponente R_P in den Pad-Pin-Drahtverbindungen. Das heißt, R_I/R_P = m > 2.
Wenn der Widerstandswert R_I der internen Koppelwiderstände R_DD und R_SS wesentlich größer ist als die ohmische Komponente R_P in den Pad-Pin-Drahtverbindungen, dann ist die Wechselstrom-Entkopplung zwischen den Versorgungsnetzen in einem verkapselten Baustein nicht wesentlich schlechter als im Falle einer Realisierung ohne die internen Koppelwiderstände R_DD und R_SS. Die stärkere Kopplung während des Wafertests mit geringer Anzahl von Kontaktnadeln für die Versorgungsnetze stellt kein Problem dar, da der Wafertest bei viel niedrigeren Frequenzen stattfindet als die Endprüfung ”gehäuster” (also verkapselter) Bausteine. Dies liegt an den hohen Werten der Parasiten von Nadelkarten. Ein Grafikspeicher wird z. B. mit 100 MHz Signalfrequenz im Wafertest geprüft. Die Endprüfung des gehäusten Bausteins erfolgt hingegen mit Signalfrequenzen im Bereich von 500 bis 1000 MHz.
Die Bemessungen der Widerstände und Frequenzen nach dem obigen Beispiel sind in der Praxis gut geeignet für ICs, welche DRAM-Bausteine darstellen, insbesondere Grafikspeicher, wobei die einzelnen Versorgungsnetze zur individuellen Versorgung der einzelnen Datenausgangstreiber (OCDs) angeschlossen sind, wie schematisch in den Figuren gezeigt.
Die Erfindung ist jedoch nicht beschränkt auf derartige ICs. In jeder integrierten Schaltungsanordnung, die zwei oder mehr separate Versorgungsnetze zur Stromversorgung verschiedener Sektionen enthält, können erfindungsgemäße interne Tiefpasskopplungen vorgesehen werden, so dass die Anzahl der kontaktierenden Nadelsonden beim Wafertest vermindert werden kann.
Ein solcher Vorteil ergibt sich schon dann, wenn nur die Versorgungsnetze einer Teilmenge aller Versorgungsnetze miteinander tiefpassgekoppelt sind. Die Tiefpasskopplung kann auch gruppenmäßig organisiert sein, indem eine Einteilung in mehrere disjunkte Netzgruppen erfolgt und Tiefpasskopplungen nur zwischen den Netzen der selben Gruppe eingerichtet sind.
Wenn eine Netzgruppe nur zwei Versorgungsnetze enthält, genügen zwei Koppelwiderstände, einer zwischen der ersten Schienen der beiden Netze und einer zwischen den zweiten Schienen der beiden Netze. Die 2 und 3 zeigen das Beispiel einer Netzgruppe, die n > 2 Versorgungsnetze enthält. In diesem Fall ist eine erste Widerstandskette aus n – 1 ersten Koppelwiderständen R_SS und eine zweite Widerstandskette aus n – 1 zweiten Koppelwiderständen R_DD vorgesehen, wobei jede Widerstandskette n Anschlusspunkte hat, nämlich einen an jedem Ende und jeweils einen zwischen jeweils benachbarten Gliedern der Kette. Die n ersten Schienen B_DD der n Versorgungsnetze sind mit den n Anschlusspunkten der ersten Widerstandskette verbunden, und die n zweiten Schienen B_SS der n Versorgungsnetze sind mit den n Anschlusspunkten der zweiten Widerstandskette verbunden.
Wenn eine Netzgruppe drei tiefpassgekoppelte Versorgungsnetze umfasst, brauchen beim Wafertest nur die Pads eines der Netze kontaktiert zu werden, und zwar vorzugsweise des mittleren Netzes, um die gesamte Gruppe zu speisen. Enthält eine Netzgruppe mehr als drei tiefpassgekoppelte Netze, dann kann ebenfalls die Kontaktierung nur eines dieser Netze beim Wafertest genügen. Bei einer Netzgruppe mit vielen tiefpassgekoppelten Netzen kann es aber notwendig werden, mehrere Netze der Gruppe beim Wafertest zu kontaktieren, z. B. jedes zweite oder dritte oder vierte usw. Netz der Gruppe.

10: Chip
20: Sockel
30: Chip
40: Wafer
50: Testkarte
B_DD: positive Versorgungsschiene
B_SS: negative Versorgungsschiene
C_S: Glättungskondensator
L_P: parasitäre Induktivität
NET: internes Versorgungsnetz
N_DD: Nadelsonde für positive Versorgungsschienen
NFET: N-Kanal-Feldeffekttransistor
N_SS: Nadelsonde für negative Versorgungsschienen
OCD: Ausgangsverstärker
PD: Pad
PFET: P-Kanal-Feldeffekttransistor
PN: Pin
R_DD: interner Koppelwiderstand
R_P: parasitärer Widerstand
R_SS: interner Koppelwiderstand
SA: Verstärkerausgang
SE: Verstärkereingang
TPI: Tiefpass-Vierpol
TPC: Tiefpass-Vierpol
TPP: Tiefpass-Vierpol
UDC: Gleichspannungs-Versorgungsquelle
V_DD: positives Versorgungspotential
V_SS: negatives Versorgungspotential

Claims

Chip mit einer integrierte Schaltungsanordnung (30), die eine Mehrzahl interner Versorgungsnetze (NET[1:3]) aufweist, von denen jedes mit einer individuell zugeordneten Sektion (OCD[1:3]) der Schaltungsanordnung zur Stromversorgung der betreffenden Sektion verbunden ist und jeweils aus einer ersten Leitungsschiene (B_DD) für das positive Potential (V_DD) einer Versorgungsspannung und aus einer zweiten Leitungsschiene (B_SS) für das negative Potential (V_SS) der Versorgungsspannung besteht, wobei jede Leitungsschiene mit einer integrierten Kontaktfläche (PD) zum Anlegen des betreffenden Versorgungspotentials aus einer externen Spannungsquelle (UDC) versehen ist und wobei die ersten Leitungsschienen (B_DD) und die zweiten Leitungsschienen (B_SS) mindestens zweier interner Versorgungsnetze (NET[1:3]) über eine interne Tiefpasskopplung (R_DD, R_SS, C_S) miteinander verbunden sind, und einem Sockel (20), der Anschlusskontakte (PN) aufweist, wobei jede Kontaktfläche (PD) mit einem zugeordneten Anschlusskontakt (PN) über eine Drahtverbindung verbunden ist, dadurch gekennzeichnet, dass die interne Tiefpasskopplung (R_DD, R_SS, C_S) Koppelwiderstände (R_DD, R_SS) aufweist, wobei die erste Leitungsschiene (B_DD) und die zweite Leitungsschiene (B_SS) der mindestens zwei internen Versorgungsnetze (NET[1:3]) über jeweils einen Koppelwiderstand (R_DD, R_SS) miteinander verbunden sind und wobei der Widerstandswert der Koppelwiderstände (R_DD, R_SS) jeweils mehr als doppelt so hoch ist wie die ohmschen Komponente (R) in den Drahtverbindungen zwischen den Kontaktflächen (PD) und den zugeordneten Anschlusskontakten (PN).
Chip nach Anspruch 1, dadurch gekennzeichnet, dass die interne Tiefpasskopplung (R_DD, R_SS, C_S) zwischen den zwei internen Versorgungsnetzen (NET[1:3]) durch einen Tiefpass-Vierpol (TPI) gebildet ist, dessen eines Anschlusspaar mit den beiden Leitungsschienen (B_DD[1], B_SS[1]) des einen Versorgungsnetzes (NET[1]) verbunden ist und dessen anderes Anschlusspaar mit den beiden Leitungsschienen (B_DD[2], B_SS[2]) des anderen Versorgungsnetzes (NET[2]) verbunden ist.
Chip nach Anspruch 2, dadurch gekennzeichnet, dass die beiden Längszweige jedes Tiefpass-Vierpols (TPI) jeweils aus einer gleichstromleitenden Verbindung bestehen, die über einen der ohmschen Koppelwiderstände (R_DD, R_SS) führt, und dass beidseitig dieser Koppelwiderstände jeweils eine Querkapazität (C_S) vorgesehen ist.
Chip nach Anspruch 3, dadurch gekennzeichnet, dass die Querkapazitäten (C_S) jedes Tiefpass-Vierpols (TPI) durch Glättungskondensatoren gebildet sind, die zwischen den beiden Leitungsschienen (R_DD, R_SS) jedes Versorgungsnetzes (NET) angeordnet sind.
Chip nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die ersten Leitungsschienen (B_DD) und die zweiten Leitungsschienen (B_SS) von n > 2 internen Versorgungsnetzen (NET [1:3]) über die interne Tiefpasskopplung (R_DD, R_SS, C_S) miteinander verbunden sind, wobei die n > 2 internen Versorgungsnetze über eine erste Widerstandskette aus n – 1 ersten Koppelwiderständen (R) und über eine zweite Widerstandskette aus n – 1 zweiten Koppelwiderständen (R_DD) verbunden sind, wobei jede Widerstandskette n Anschlusspunkte hat, nämlich einen an jedem Ende und jeweils einen zwischen jeweils benachbarten Gliedern der Kette, und wobei die n ersten Leitungsschienen (B_DD) der n Versorgungsnetze mit den n Anschlusspunkten der ersten Widerstandskette verbunden sind und die n zweiten Leitungsschienen (B_SS) der n Versorgungsnetze mit den n Anschlusspunkten der zweiten Widerstandskette verbunden sind.
Chip nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass alle Koppelwiderstände (R_DD, R_SS) gleichen Widerstandswert R_I haben.