DE19749599C2 - Takttreiberschaltung und integrierte Halbleiterschaltungseinrichtung mit Makrozellenlayoutbereichen - Google Patents
Takttreiberschaltung und integrierte Halbleiterschaltungseinrichtung mit MakrozellenlayoutbereichenInfo
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Description
Die Erfindung betrifft eine integrierte
Halbleiterschaltungseinrichtung mit Makrozellenlayoutbereichen wie ein Gate-Array oder
ein eingebettetes Zellen-Array (embedded cell array
ECA), und insbesondere eine in der integrierten
Halbleiterschaltungseinrichtung vorgesehene
Takttreiberschaltung.
In integrierten Halbleiterschaltungseinrichtungen
einschließlich Gate-Arrays oder eingebetteten Zellen-
Arrays umfaßt der Kernbereich der Einrichtungen zwei
Arten darin ausgebildeter Makrozellen: eine Vielzahl
von als Logikschaltungen wie AND- oder OR-Schaltungen
arbeitende Makrozellen, und eine Vielzahl von als
Schaltungen arbeitende Makrozellen, wie Flip-Flop-
Schaltungen, die jeweils ein Taktsignal erfordern.
Takttreiberschaltungen sind vorgesehen zum Versorgen
der Vielzahl der Flip-Flop-Schaltungen mit
entsprechenden Taktsignalen.
Aus der Druckschrift: WÖHLER, M.: MÜLLER, D., v. Sychowski, H.:
"Dem Zero-Skew ein Stück näher?".: Elektronik 22/1995, S.
58-64 ist es bekannt, Taktleitungen einer elektronischen
Halbleitereinrichtung zum Zuführen von Taktsignalen zu ein
Taktsignal benötigenden Schaltungsteilen in der Weise
vorzunehmen, daß Laufzeitunterschiede (Skew) verkleinert
werden. Zu diesem Zweck ist eine Treiberhierarchie in Form
eines baumförmigen Taktnetzes vorgesehen, wobei ein
aufgefächerter Baum von Takttreibern mit entsprechenden
Verzweigungen einer Vielzahl von Schaltungsteilen einen Takt
zuführt. In jeweils einer Hierarchiestufe der Taktleitungen
sind nur Takttreiber desselben Typs vorgesehen, wobei in den
Technologien zwischen unterschiedlichen Takttreibern gewählt
werden kann, so daß durch die Wahl der Takttreiber oder einer
entsprechenden Kombination unterschiedlicher Takttreiber
Laufzeitunterschiede vermindert werden können.
Aus der JP 7-22 511 (A) ist eine Halbleitereinrichtung bekannt,
bei der eine Vortreiberzelle zur Verteilung eines Takts auf
eine Vielzahl von Positionen auf der Halbleitereinrichtung
vorgesehen ist. Hierbei werden Leitungen gleicher Länge bei der
Verteilung der Taktsignale über Haupttakttreiber und eine
Verteilungschaltung verwendet.
Ferner ist es aus der JP 3-84 951 (A) bekannt, zur Verminderung
von Laufzeitunterschieden einen Hierarchiebaum zur Verteilung
der Taktsignale vorzusehen. Auf der Basis der bei der Layout-
Erstellung ermittelten höchsten Laufzeit eines vorbestimmten
Wegs werden Verzögerungsglieder zur Angleichung der übrigen
Laufwege der Taktsignale in den Laufweg eingesetzt.
Aus der JP 6-236923 (A)
ist eine weitere Möglichkeit
der Ausbildung einer in einer integrierten
Halbleiterschaltungseinrichtung angeordneten
Takttreiberschaltung offenbart. Gemäß Fig. 22 umfaßt
die Takttreiberschaltung typischerweise einen
Vortreiber PD und eine Vielzahl von Haupttreibern MD1
bis MDn. Die Eingangsknoten der Haupttreiber MD1 bis
MDn sind mit einer gemeinsamen Leitung L1 verbunden,
und die jeweiligen Ausgangsknoten sind mit einer
gemeinsamen Leitung L2 verbunden.
Fig. 23 zeigt die Anordnung der Takttreiberschaltung.
Insbesondere ist die Vielzahl der Haupttreiber MD1 bis
MD2 in Makrozellenlayoutbereichen MCR zwischen einer
Leistungsversorgungsleitung VDD1 und einer Masseleitung
GND1 angeordnet, die jeweils ein
Leistungsversorgungsleitungspaar bilden. Der
Leistungsversorgungsleitung VDD1 wird ein
Versorgungspotential zugeführt, und der Masseleitung
GND1, die benachbart und parallel zur
Leistungsversorgungsleitung VDD1 angeordnet ist, wird
ein Massepotential zugeführt.
Die gemeinsamen Leitungen L1 und L2 sind linear und
parallel zu der Leistungsversorgungsleitung VDD1 und
der Masseleitung GND1 ausgebildet, die das
Leistungsversorgungsleitungspaar bilden. Die
gemeinsamen Leitungen L1 und L2 sind elektrisch über
Durchgangsöffnungen TH1 und TH2 mit den Eingangs- und
Ausgangsknoten der Haupttreiber MD1 bis MDn verbunden.
Die gemeinsame Leitung L1 ist elektrisch mit dem
Ausgangsknoten des Vortreibers PD über eine
Durchgangsöffnung TH3 verbunden.
Die in den Makrozellenlayoutbereichen MCR angeordneten
Flip-Flop-Schaltungen FF erfordern die Zuführung eines
Taktsignals. Zu diesem Zweck sind die
Takteingangsknoten der Flip-Flop-Schaltungen FF
elektrisch mit einer Verdrahtung LL mit
Taktsignalversorgungsleitungen CL1 bis CLm verbunden,
die ihrerseits elektrisch mit der gemeinsamen Leitung
L2 verbunden sind.
Jede der Taktsignalversorgungsleitungen CL1 bis CLm
schneidet senkrecht die Leistungsversorgungsleitung
VDD1 und die Masseleitung GND1 in einem
Verdrahtungsbereich WR, und ist entlang des
betreffenden Makrozellenlayoutbereichs MCR angeordnet.
Jede der Taktsignalversorgungsleitungen CL1 bis CLm ist
elektrisch über eine Durchgangsöffnung TH4 mit der
gemeinsamen Leitung L2 verbunden, wobei an dieser
Stelle die gemeinsame Leitung L2 die betreffende
Taktsignalversorgungsleitung schneidet.
Jeder Makrozellenlayoutbereich MCR wird flankiert durch
eine Leistungsversorgungsleitung VDD2 und eine
Masseleitung GND2. Die beiden Leitungen VDD2 und GND2
schneiden senkrecht die Leistungsversorgungsleitung
VDD1 und die Masseleitung GND1 und sind elektrisch mit
diesen über Durchgangsöffnungen TH5 und TH6 verbunden.
Eine Takttreiberschaltung mit dem vorstehend
beschriebenen Aufbau, die in einer integrierten
Halbleiterschaltungseinrichtung vorgesehen ist, bildet
eine Takttreiberschaltung, die in einfacher Weise
bezüglich ihres Layouts zu erstellen ist, und die eine
hohe Ansteuerungsbarkeit ohne Vergrößerung der Fläche
des Halbleitersubstrats bereitstellt.
Während des Normalbetriebs wird eine integrierte
Halbleiterschaltung mit Taktsignalen mit einer Vielzahl
von Frequenzen in einem sogenannten Scan-Test (Abtast-
Test) zur Überprüfung von Fehlern (Test bezüglich
Schaltungsfehlern) versorgt. Der Test umfaßt teilweise
die Verbindung der Flip-Flop-Schaltungen innerhalb der
gesamten Schaltung unter Verwendung von Testpfaden
(Scan-Pfaden). Eine Möglichkeit zur Bildung der
Taktsignalverdrahtung für einen Scan-Test ist in der
JP 7-168735 (A) veranschaulicht.
Gemäß Fig. 24 wird im normalen Betrieb ein Taktsignal
A an einem Takt-A-Anschluß 101 zugeführt und durchläuft
einen Takttreiber A 103, eine Takt-A-Verdrahtung 120
und einen Schalter 111 einer Schalteinrichtung 114, und
tritt sodann in eine in einem Block 107 angeordnete
Flip-Flop-Schaltung 108 ein. Ein Taktsignal B wird an
einem Takt-B-Anschluß 102 eingegeben und durchläuft
einen Takttreiber B 104 einer Ansteuerungsbarkeit-
Änderungsschaltung 106, eine Takt-B-Verdrahtung 121 und
einen Schalter 112 einer Schalteinrichtung 114, und
tritt in eine in einem Block 107 angeordnete Flip-Flop-
Schaltung 109 ein.
Während eines Scan-Tests wird der Takt-A-Anschluß 101
nicht mit einem Taktsignal versorgt. Lediglich der
Takt-B-Anschluß 102 wird mit einem Taktsignal B
versorgt, so daß der integrierten
Halbleiterschaltungseinrichtung 119 lediglich eine
einzige Frequenz zugeführt wird. Hierbei wird der
Schalter 111 ausgeschaltet und die Schalter 112 und 113
der Schalteinrichtung 114 werden eingeschaltet. Im
Ergebnis werden die Flip-Flop-Schaltungen 108 und 109,
denen im Normalbetrieb Taktsignale mit einer Vielzahl
von Frequenzen zugeführt werden, lediglich mit einer
einzigen Taktsignal-B-Verdrahtung 121 verbunden.
Entsprechend diesem Aufbau wird der Ansteuerungs
barkeit-Änderungsschaltung 106 ein Ansteuerungsbar
keits-Änderungssignal 105 zugeführt zur Verbesserung
der Ansteuerungsbarkeit im Hinblick auf eine
Vergrößerung der Taktsignalverdrahtungs-Anschlußlasten.
Im Ergebnis werden die Flip-Flop-Schaltungen 108 und
109 mit einem am Takt-B-Anschluß 102 eingegebenen
Taktsignal B mittels der Ansteuerungsbarkeit-
Änderungsschaltung 106, der Block-B-Verdrahtung 121 und
den Schaltern 112 und 113 der Schalteinrichtung 114
versorgt. Bei der integrierten Halbleiterschaltungs
einrichtung mit dem vorstehend angegebenen Aufbau
werden Taktlaufzeitunterschiede (skews) während des
Scan-Tests vermindert.
Das erste, in den Fig. 22 und 23 gezeigte Beispiel
betrifft eine integrierte Halbleiterschaltungsein
richtung, die ein einziges Taktsignal empfängt (Gate-
Array, eingebettete Zellen-Array, u. s. w.). Das in Fig.
24 gezeigte zweite Beispiel betrifft demgegenüber
lediglich eine allgemein dargestellte integrierte
Halbleiterschaltungseinrichtung und bezieht sich nicht
im einzelnen auf Einrichtungen wie Gate-Arrays oder
eingebettete Zellen-Arrays. Das zweite Beispiel
offenbart keinen speziellen Aufbau des Takttreibers A
103 oder der Ansteuerungsbarkeit-Änderungsschaltung 106
einschließlich des Takttreibers B 104.
Der Erfindung liegt demgegenüber die Aufgabe zugrunde, eine
Takttreiberschaltung und eine integrierte Halbleiterschaltung
der eingangs genannten Art derart auszugestalten, daß die
Takttreiberschaltung den ein Taktsignal erfordernden
Schaltungen das Taktsignal mit kleinen Taktlaufzeit
unterschieden und mit einer hohen Ansteuerbarkeit zuführt,
wobei die Vielzahl der Takttreiberschaltungen betriebs
zustandsabhängig auch gemeinsam als eine Takttreiberschaltung
betrieben werden kann und die Anordnung eine minimale Fläche
auf der integrierten Halbleiterschaltung benötigt.
Erfindungsgemäß werden diese Aufgaben mit den im
Patentanspruch 1 (Takttreiberschaltung) und Patent
anspruch 9 (integrierte Halbleiterschaltungsein
richtung) angegebenen Merkmalen gelöst.
Erfindungsgemäß umfaßt eine Takttreiberschaltung eine
Vielzahl von Takteingangsanschlüssen zum jeweiligen
Empfangen eines Taktsignals und eine Vielzahl von
entsprechend der Vielzahl der Takteingangsanschlüsse
vorgesehenen Takttreibern.
Jeder der Vielzahl der Takttreiber umfaßt einen
Vortreiber mit einem Eingangsknoten zum Empfangen des
am betreffenden Takteingangsknoten eingegebenen
Taktsignals, eine Vielzahl von Haupttreibern, eine mit
den Eingangsknoten der Vielzahl der Haupttreiber und
einem Ausgangsknoten des Vortreibers elektrisch
verbundene erste gemeinsame Leitung, eine mit den
Ausgangsknoten der Vielzahl der Haupttreiber elektrisch
verbundene zweite gemeinsame Leitung, und eine Vielzahl
von mit den Eingangsknoten der jeweils ein Taktsignal
erfordernden Schaltungen verbundenen Taktsignalversor
gungsleitungen, wobei die Vielzahl der Taktsignalver
sorgungsleitungen elektrisch mit der zweiten gemein
samen Leitung verbunden ist.
Die Takttreiberschaltung umfaßt ferner eine Verbin
dungseinrichtung mit einer Vielzahl von zwischen der
Vielzahl der betreffenden Taktsignalversorgungs
leitungen und der Vielzahl der Takttreiber angeordneten
Verbindungsteilen, wobei die Vielzahl der Verbindungs
teile die betreffenden Taktsignalversorgungsleitungen
zwischen der Vielzahl der Takttreiber elektrisch
trennt, wenn ein Steuerungssignal einen ersten Zustand
bezeichnet, und die Vielzahl der Verbindungsteile
ferner die betreffenden Taktsignalversorgungsleitungen
der Vielzahl der Takttreiber elektrisch verbindet, wenn
das Steuerungssignal einen zweiten Zustand bezeichnet.
Erfindungsgemäß sind in der Takttreiberschaltung die
Haupttreiber der Vielzahl der Takttreiber aktiviert,
wenn das Steuerungssignal den ersten Zustand
bezeichnet, und es werden die Haupttreiber der Vielzahl
der Takttreiber mit Ausnahme eines Takttreibers
deaktiviert, wenn das Steuerungssignal den zweiten
Zustand bezeichnet.
Erfindungsgemäß ist ferner die Vielzahl der Takttreiber
in der Takttreiberschaltung in einer Hauptebene eines
Halbleitersubstrats ausgebildet. Die ersten und zweiten
gemeinsamen Leitungen jedes der Vielzahl der Takt
treiber sind linear in der ersten Richtung in der
Hauptebene des Halbleitersubstrats angeordnet. Die
Vielzahl der Taktsignalversorgungsleitungen jedes der
Vielzahl der Takttreiber ist parallel zueinander und in
einer zweiten Richtung senkrecht zur ersten Richtung in
der Hauptebene des Halbleitersubstrats angeordnet.
Desweiteren ist die Vielzahl der Haupttreiber jedes der
Vielzahl der Takttreiber in vorbestimmten Abständen
zueinander in der ersten Richtung in der Hauptebene des
Halbleitersubstrats angeordnet.
Bei der Takttreiberschaltung sind die Vortreiber und
die Vielzahl der Haupttreiber jeder der Vielzahl der
Takttreiber vorzugsweise entlang einer einzigen geraden
Linie angeordnet.
Ferner ist in der Takttreiberschaltung vorzugsweise der
mittlere Bereich jeder Taktsignalversorgungsleitung
jedes der Vielzahl der Takttreiber elektrisch mit der
zweiten gemeinsamen Leitung verbunden.
Ferner ist in der Takttreiberschaltung die Vielzahl der
Takttreiber vorzugsweise in der zweiten Richtung in der
Hauptebene des Halbleitersubstrats angeordnet.
Die integrierte Halbleiterschaltungseinrichtung gemäß
der vorliegenden Erfindung umfaßt:
ein Halbleitersubstrat mit einer Vielzahl von Makrozellenlayoutbereichen, die in einer ersten Richtung in der Hauptebene des Halbleitersubstrats angeordnet ist, und
eine Vielzahl von in einer zweiten Richtung senkrecht zur ersten Richtung in jedem der Vielzahl der Makrozellenlayoutbereiche des Halbleitersubstrats angeordneten Elektrodenpaaren,
wobei die Vielzahl der Makrozellenlayoutbereiche eine Vielzahl von in der zweiten Richtung ausgerich teten N-Diffusionsbereichen und eine Vielzahl von jeweils in der zweiten Richtung ausgerichteten P- Diffusionsbereichen aufweist, wobei die Vielzahl der N- Diffusionsbereiche und die Vielzahl der P-Diffusionsbereiche gemeinsam in der ersten Richtung ausgebildet sind,
wobei jedes der Vielzahl der Elektrodenpaare aus einer ersten und einer zweiten Elektrode besteht, wobei die erste Elektrode zusammen mit einem dazwischen liegenden Isolierfilm zwischen einem benachbarten Paar der Vielzahl der in jedem der Vielzahl der Makrozellen layoutbereiche vorgesehenen N-Diffusionsbereiche, und die zweite Elektrode zusammen mit einem dazwischen liegenden Isolierfilm zwischen einem benachbarten Paar der Vielzahl der entlang der ersten Elektrode in der ersten Richtung und in dem betreffenden Makrozellen layoutbereich vorgesehenen P-Diffusionsbereiche ausgebildet ist,
wobei jedes der Vielzahl der Elektrodenpaare und der zu beiden Seiten des betreffenden Elektrodenpaars angeordneten N- und P-Diffusionsbereiche eine Grundzelle bildet,
wobei eine erste Makrozelle, die aus einer vor bestimmten Anzahl benachbarter Grundzellen besteht und die als Logikschaltung arbeitet, in jedem der Vielzahl der Makrozellenlayoutbereiche auf dem Halbleiter substrat vorgesehen ist,
wobei eine zweite Makrozelle, die aus einer vorbestimmten Anzahl benachbarter Grundzellen besteht, und die als eine ein Taktsignal erfordernde Schaltung arbeitet, in jedem von zumindest zwei der Vielzahl der Makrozellenlayoutbereiche vorgesehen ist,
wobei die Vielzahl der Makrozellenlayoutbereiche auf dem Halbleitersubstrat in eine Vielzahl von Abschnitte aufgeteilt ist, und jeder Aufteilungsab schnitt mit einem Takttreiber und einem Takteingangs anschluß zum Empfangen eines Taktsignals ausgestattet ist,
wobei jeder der Takttreiber im betreffenden Aufteilungsabschnitt umfaßt:
einen Vortreiber, der aus einer vorbestimmten Anzahl benachbarter Grundzellen besteht und im be treffenden Makrozellenlayoutbereich auf dem Halb leitersubstrat angeordnet ist,
eine Vielzahl von Haupttreibern, die aus einer vorbestimmten Anzahl benachbarter Grundzellen bestehen, und die entlang einer einzigen geraden Linie mit den Vortreibern angeordnet sind, wobei die Vielzahl der Haupttreiber in jedem von zumindest zwei der Makro zellenlayoutbereiche auf dem Halbleitersubstrat ange ordnet sind, die nicht die Vortreiber aufweisen,
eine erste, linear in der ersten Richtung auf dem Vortreiber und der Vielzahl der Haupttreiber im betreffenden Aufteilungsabschnitt angeordnete gemein same Leitung, die elektrisch mit einem Ausgangsknoten des Vortreibers und mit Eingangsknoten der Vielzahl der Haupttreiber verbunden ist, die im betreffenden Auf teilungsabschnitt vorgesehen sind,
eine zweite, in der ersten Richtung auf dem Vortreiber und der Vielzahl der Haupttreiber des betreffenden Aufteilungsabschnitts angeordnete gemeinsame Leitung, die elektrisch mit Ausgangsknoten der Vielzahl der Haupttreiber im betreffenden Aufteilungsabschnitt verbunden ist, und
eine Vielzahl von Taktsignalversorgungsleitungen entsprechend der Vielzahl der Makrozellenlayout bereiche, die jeweils eine zweite Makrozelle im betreffenden Aufteilungsabschnitt aufweisen, wobei die Vielzahl der Taktsignalversorgungsleitungen linear in der zweiten Richtung angeordnet und elektrisch mit der zweiten gemeinsamen Leitung verbunden ist, und die Vielzahl der Taktsignalversorgungsleitungen ferner elektrisch mit jedem Takteingangsknoten der im betreffenden Makrozellenlayoutbereich vorgesehenen zweiten Makrozelle verbunden ist, und
wobei die integrierte Halbleiterschaltungsein richtung ferner eine in dazwischenliegender Weise zwischen benachbarten Takttreibern angeordnete Verbindungseinrichtung aufweist, die die betreffenden Taktsignalversorgungsleitungen der zwei benachbarten Takttreiber elektrisch voneinander trennt, wenn ein Steuerungssignal einen ersten Zustand bezeichnet, und wobei die Verbindungseinrichtung ferner die be treffenden Taktsignalversorgungsleitungen der zwei benachbarten Takttreiber elektrisch verbindet, wenn das Steuerungssignal einen zweiten Zustand bezeichnet.
ein Halbleitersubstrat mit einer Vielzahl von Makrozellenlayoutbereichen, die in einer ersten Richtung in der Hauptebene des Halbleitersubstrats angeordnet ist, und
eine Vielzahl von in einer zweiten Richtung senkrecht zur ersten Richtung in jedem der Vielzahl der Makrozellenlayoutbereiche des Halbleitersubstrats angeordneten Elektrodenpaaren,
wobei die Vielzahl der Makrozellenlayoutbereiche eine Vielzahl von in der zweiten Richtung ausgerich teten N-Diffusionsbereichen und eine Vielzahl von jeweils in der zweiten Richtung ausgerichteten P- Diffusionsbereichen aufweist, wobei die Vielzahl der N- Diffusionsbereiche und die Vielzahl der P-Diffusionsbereiche gemeinsam in der ersten Richtung ausgebildet sind,
wobei jedes der Vielzahl der Elektrodenpaare aus einer ersten und einer zweiten Elektrode besteht, wobei die erste Elektrode zusammen mit einem dazwischen liegenden Isolierfilm zwischen einem benachbarten Paar der Vielzahl der in jedem der Vielzahl der Makrozellen layoutbereiche vorgesehenen N-Diffusionsbereiche, und die zweite Elektrode zusammen mit einem dazwischen liegenden Isolierfilm zwischen einem benachbarten Paar der Vielzahl der entlang der ersten Elektrode in der ersten Richtung und in dem betreffenden Makrozellen layoutbereich vorgesehenen P-Diffusionsbereiche ausgebildet ist,
wobei jedes der Vielzahl der Elektrodenpaare und der zu beiden Seiten des betreffenden Elektrodenpaars angeordneten N- und P-Diffusionsbereiche eine Grundzelle bildet,
wobei eine erste Makrozelle, die aus einer vor bestimmten Anzahl benachbarter Grundzellen besteht und die als Logikschaltung arbeitet, in jedem der Vielzahl der Makrozellenlayoutbereiche auf dem Halbleiter substrat vorgesehen ist,
wobei eine zweite Makrozelle, die aus einer vorbestimmten Anzahl benachbarter Grundzellen besteht, und die als eine ein Taktsignal erfordernde Schaltung arbeitet, in jedem von zumindest zwei der Vielzahl der Makrozellenlayoutbereiche vorgesehen ist,
wobei die Vielzahl der Makrozellenlayoutbereiche auf dem Halbleitersubstrat in eine Vielzahl von Abschnitte aufgeteilt ist, und jeder Aufteilungsab schnitt mit einem Takttreiber und einem Takteingangs anschluß zum Empfangen eines Taktsignals ausgestattet ist,
wobei jeder der Takttreiber im betreffenden Aufteilungsabschnitt umfaßt:
einen Vortreiber, der aus einer vorbestimmten Anzahl benachbarter Grundzellen besteht und im be treffenden Makrozellenlayoutbereich auf dem Halb leitersubstrat angeordnet ist,
eine Vielzahl von Haupttreibern, die aus einer vorbestimmten Anzahl benachbarter Grundzellen bestehen, und die entlang einer einzigen geraden Linie mit den Vortreibern angeordnet sind, wobei die Vielzahl der Haupttreiber in jedem von zumindest zwei der Makro zellenlayoutbereiche auf dem Halbleitersubstrat ange ordnet sind, die nicht die Vortreiber aufweisen,
eine erste, linear in der ersten Richtung auf dem Vortreiber und der Vielzahl der Haupttreiber im betreffenden Aufteilungsabschnitt angeordnete gemein same Leitung, die elektrisch mit einem Ausgangsknoten des Vortreibers und mit Eingangsknoten der Vielzahl der Haupttreiber verbunden ist, die im betreffenden Auf teilungsabschnitt vorgesehen sind,
eine zweite, in der ersten Richtung auf dem Vortreiber und der Vielzahl der Haupttreiber des betreffenden Aufteilungsabschnitts angeordnete gemeinsame Leitung, die elektrisch mit Ausgangsknoten der Vielzahl der Haupttreiber im betreffenden Aufteilungsabschnitt verbunden ist, und
eine Vielzahl von Taktsignalversorgungsleitungen entsprechend der Vielzahl der Makrozellenlayout bereiche, die jeweils eine zweite Makrozelle im betreffenden Aufteilungsabschnitt aufweisen, wobei die Vielzahl der Taktsignalversorgungsleitungen linear in der zweiten Richtung angeordnet und elektrisch mit der zweiten gemeinsamen Leitung verbunden ist, und die Vielzahl der Taktsignalversorgungsleitungen ferner elektrisch mit jedem Takteingangsknoten der im betreffenden Makrozellenlayoutbereich vorgesehenen zweiten Makrozelle verbunden ist, und
wobei die integrierte Halbleiterschaltungsein richtung ferner eine in dazwischenliegender Weise zwischen benachbarten Takttreibern angeordnete Verbindungseinrichtung aufweist, die die betreffenden Taktsignalversorgungsleitungen der zwei benachbarten Takttreiber elektrisch voneinander trennt, wenn ein Steuerungssignal einen ersten Zustand bezeichnet, und wobei die Verbindungseinrichtung ferner die be treffenden Taktsignalversorgungsleitungen der zwei benachbarten Takttreiber elektrisch verbindet, wenn das Steuerungssignal einen zweiten Zustand bezeichnet.
In der integrierten Halbleiterschaltungseinrichtung ist
ferner vorzugsweise einer der vorstehend beschriebenen
Takttreiber vorgesehen.
In den Unteransprüchen sind vorteilhafte Ausgestal
tungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausfüh
rungsbeispielen unter Bezugnahme auf die Zeichnungen
näher erläutert. Es zeigen:
Fig. 1 eine schematische Draufsicht auf einen
Masterchip (vorgefertigter Chip) zur Verwendung in
einer integrierten Halbleiterschaltungseinrichtung,
Fig. 2 eine teilweise vergrößerte Ansicht des in
Fig. 1 gezeigten Masterchips,
Fig. 3 eine Schaltungsanordnung eines ersten
Ausführungsbeispiels,
Fig. 4 ein Blockschaltbild einer in Fig. 3
gezeigten zweiten Makrozelle 16,
Fig. 5 eine Schaltungsanordnung eines in Fig. 3
gezeigten Vortreibers 17a,
Fig. 6 eine Schaltungsanordnung eines Beispiels
eines in Fig. 3 gezeigten Vortreibers 17b,
Fig. 7 eine Schaltungsanordnung eines weiteren
Beispiels des in Fig. 3 gezeigten Vortreibers 17b,
Fig. 8 eine Schaltungsanordnung eines weiteren
Beispiels des in Fig. 3 gezeigten Vortreibers 17b,
Fig. 9 eine Schaltungsanordnung von in Fig. 3
gezeigten Vortreibern 19a(1) bis 19a(n),
Fig. 10 eine Schaltungsanordnung eines Beispiels
der in Fig. 3 gezeigten Haupttreiber 19b(1) bis
19b(n),
Fig. 11 eine Schaltungsanordnung eines weiteren
Beispiels der in Fig. 3 gezeigten Haupttreiber 19b(1)
bis 19b(n),
Fig. 12 eine Schaltungsanordnung eines weiteren
Beispiels der in Fig. 3 gezeigten Haupttreiber 19b(1)
bis 19b(n),
Fig. 13 eine schematische Draufsicht auf die
integrierte Halbleiterschaltungseinrichtung gemäß dem
ersten Ausführungsbeispiel,
Fig. 14 eine teilweise vergrößerte Ansicht eines in
Fig. 13 gezeigten Vortreibers 17a,
Fig. 15 eine teilweise vergrößerte Ansicht eines in
Fig. 13 gezeigten Vorteibers 17b,
Fig. 16 eine teilweise vergrößerte Ansicht eines
der in Fig. 13 gezeigten Haupttreiber 19a(1) bis
19a(n),
Fig. 17 eine teilweise vergrößerte Ansicht eines
der in Fig. 13 gezeigten Haupttreiber 19b(1) bis
19b(n),
Fig. 18 eine teilweise vergrößerte Ansicht der in
Fig. 13 gezeigten Verbindungseinrichtung 22,
Fig. 19 eine Schaltungsanordnung gemäß einem
zweiten Ausführungsbeispiel,
Fig. 20 eine schematische Draufsicht auf die
integrierte Halbleiterschaltungseinrichtung gemäß dem
zweiten Ausführungsbeispiel,
Fig. 21 eine teilweise vergrößerte Ansicht der in
Fig. 19 gezeigten Verbindungseinrichtung 22,
Fig. 22 eine Schaltungsanordnung einer bekannten
Takttreiberschaltung,
Fig. 23 eine Teilansicht des Aufbaus einer
bekannten Takttreiberschaltung, und
Fig. 24 ein Blockschaltbild einer bekannten
Taktsignalverdrahtungsanordnung.
Unter Bezugnahme auf die Fig. 1 bis 18 wird
nachstehend ein erstes Ausführungsbeispiel der
Takttreiberschaltung und der integrierten Halbleiterschaltungseinrichtung
beschrieben. Zuerst wird in
Verbindung mit den Fig. 1 und 2 ein Halbleiter
substrat und ein Masterchip (vorgefertigter Chip) der
integrierten Halbleiterschaltungseinrichtung wie ein
Gate-Array oder ein eingebettetes Zellen-Array
entsprechend der praktischen Ausführung gemäß einem
ersten Ausführungsbeispiel beschrieben.
Gemäß Fig. 1 umfaßt ein Halbleitersubstrat 1 Zellen
bereiche (interne Bereiche oder Kernbereiche) in einer
Hauptebene, die von Pufferbereichen (Randbereichen) 3
umgeben sind. Dabei ist es möglich, daß das Halbleiter
substrat 1 Zellenbereiche lediglich in der gesamten
Hauptebene aufweist. Im Zellenbereich 2 in der
Hauptebene des Halbleitersubstrats 1 sind gemäß Fig. 2
erste Elektroden 4 und zweite Elektroden 5 jeweils in
einer ersten Richtung (in Längsrichtung in der Figur)
ausgerichtet und bilden in einer zweiten Richtung (in
Querrichtung in der Figur) angeordnete Elektrodenpaare
4 und 5. Im Zellenbereich 2 in der Hauptebene des
Halbleitersubstrats 1 sind gemäß Fig. 2 ferner eine
Vielzahl von N-Diffusionsbereichen 6 in der zweiten
Richtung entsprechend den ersten Elektroden 4 jeder
Elektrodenpaargruppe angeordnet. Ferner ist eine
Vielzahl von P-Diffusionsbereichen 7 ebenfalls in der
zweiten Richtung entsprechend den zweiten Elektroden 5
jeder Elektrodenpaargruppe angeordnet. Dabei sind die
Reihen der P-Diffusionsbereiche 7 zusammen mit den
entsprechend den P-Diffusionsbereichen 7 angeordneten
N-Diffusionsbereichen 6 gemeinsam in der ersten
Richtung ausgebildet.
Jede erste Elektrode 4 und die beiden jeweils
flankierenden N-Diffusionsbereiche bilden einen N-MOS-
Transistor und jede zweite Elektrode 5 und die beiden
flankierenden P-Diffusionsbereiche bilden einen P-MOS-
Transistor. Ein N-MOS-Transistor und ein P-MOS-
Transistor, die in der ersten Richtung angeordnet sind,
bilden eine Grundzelle 8.
Jeder Zellenbereich auf dem Halbleitersubstrat 1 ist
mit Grundzellen 8 gefüllt, die jeweils aus einem N- und
einem P-MOS-Transistor bestehen, und die in der ersten
und der zweiten Richtung matrixartig angeordnet sind.
Die mit Grundzellen 8 gefüllten Zellenbereiche 2 auf
dem Halbleitersubstrat 1 bilden den sogenannten
Masterchip (vorgefertigter Chip).
Logikschaltungen wie AND- und OR-Schaltungen und
interne Schaltungen wie Flip-Flop-Schaltungen, die
jeweils ein Taktsignal erfordern, sind in Form der
Zellenstrukturen als sogenannte Makrozellen angeordnet
und bestehen jeweils aus einer vorbestimmten Anzahl von
Grundzellen 8. In der nachfolgenden Beschreibung wird
jede Logikzelle als eine erste Makrozelle und jede ein
Taktsignal erfordernde interne Zelle als eine zweite
Makrozelle 16 bezeichnet.
In den Zellenbereichen 2 auf dem Halbleitersubstrat 1
ist jeweils in der ersten Richtung eine Vielzahl von
Makrozellenlayoutbereichen 9 zur Aufnahme einer
Makrozelle vorgesehen. Zwei Makrozellenlayoutbereiche 9
flankieren jeweils jeden Verdrahtungsbereich 10 zum
elektrischen Verbinden der in den Makrozellenlayout
bereichen 9 ausgebildeten Makrozellen.
Jeder Makrozellenlayoutbereich 9 besteht aus einer
Reihe von in der zweiten Richtung angeordneten
Grundzellen 8. Jeder Verdrahtungsbereich 10 besteht aus
einer oder einer Vielzahl von Reihen von Grundzellen,
die in der zweiten Richtung in Abhängigkeit von der
Anzahl der in der zweiten Richtung ausgebildeten
Leitungen angeordnet sind. Die Pufferbereiche 3 auf dem
Halbleitersubstrat 1 nehmen Schaltungen einschließlich
Eingangspufferschaltungen, Ausgangspufferschaltungen
und Eingangs/Ausgangspufferschaltungen auf.
In der integrierten Halbleiterschaltungseinrichtung
gemäß dem vorstehenden Aufbau bildet jede zweite
Makrozelle die internen Schaltungen wie Flip-Flop-
Schaltungen, die ein Taktsignal benötigen, ein
schließlich einer Takttreiberschaltung. Takttreiber
schaltungen werden zum Zuführen eines externen
Taktsignals zu der integrierten Halbleiterschaltungs
einrichtung verwendet.
Da die Abmessungen der integrierten Halbleiterschal
tungseinrichtung größer werden, sind Takttreiber
schaltungen vorgesehen mit einer Vielzahl von
Funktionsblöcken, die jeweils unterschiedliche
Funktionen bereitstellen, wobei jeder Funktionsblock
getrennt mit einem Taktsignal versorgt wird. Werden die
zweiten Makrozellen, die ein Taktsignal benötigen,
einem Scan-Test unterzogen, dann ist es wirksamer,
sämtliche Blöcke gemeinsam dem Test zu unterziehen als
jeden Funktionsblock einzeln zu testen.
Das erste Ausführungsbeispiel der Takttreiberschaltung
und der integrierten Halbleiterschaltungseinrichtung
bezieht sich auf eine integrierte Halbleiterschaltung
mit dem vorstehend beschriebenen Aufbau. Nachstehend
folgt eine Beschreibung der in einer derartigen
integrierten Halbleiterschaltungseinrichtung vorzu
sehenden Takttreiberschaltungen. Zum Zwecke der
vereinfachten Darstellung wird angenommen, daß die
integrierte Halbleiterschaltung zwei Funktionsblöcke
aufweist, von denen jeder eine zweite Makrozelle
aufweist, die ein Taktsignal benötigt.
Gemäß Fig. 3 bezeichnen die Bezugszeichen 11a und 11b
einen ersten und zweiten Takteingangsanschluß. Die
Anschlüsse 11a und 11b, die entsprechend dem jeweiligen
Funktionsblock vorgesehen sind, ermöglichen getrennte
Taktsignale CLK1 und CLK2 in der normalen Betriebsart
und empfangen dasselbe Testtaktsignal test-CLK in der
Testbetriebsart. Bezugszeichen 12 bezeichnet einen
Steuerungssignaleingangsanschluß, der eine Steuerungs
signaltestbetriebsart ermöglicht mit einem ersten
Zustand (normale Betriebsart, im vorliegenden
Ausführungsbeispiel ein niedriger Pegel) oder einen
zweiten Zustand (Testbetriebsart, im vorliegenden
Ausführungsbeispiel ein hoher Pegel). Ein Scandaten
eingangsanschluß 13 empfängt Scan-Testdaten SCAN-IN in
der Testbetriebsart. Ein Scandatenausgangsanschluß 14
gibt in der Testbetriebsart Scan-Daten SCAN-OUT aus.
Die Bezugszeichen 15a und 15b bezeichnen einen ersten
und einen zweiten Takttreiber. Die beiden Takttreiber
15a und 15b entsprechen den Funktionsblöcken mit
jeweils einer Vielzahl von zweiten Makrozellen 16. Nach
Empfangen des Taktsignals durch die ersten und zweiten
Takteingangsanschlüsse 11a und 11b führen die ersten
und zweiten Takttreiber 15a und 15b das Taktsignal der
Vielzahl der zweiten Makrozellen 16 in den jeweiligen
Funktionsblöcken zu.
Jede zweite Makrozelle 16 ist hinsichtlich ihres Auf
baus in Fig. 4 gezeigt. In Fig. 4 bezeichnet Bezugs
zeichen 16(1) eine eingangsseitige Wähleinrichtung, die
auf der Basis des vom Steuerungssignaleingangsanschluß
12 stammenden und von einem Steuerungseingangsknoten
empfangenen Steuerungssignals entweder normale Daten
oder Scan-Daten auswählt. Die normalen Daten werden
mittels eines Dateneingangsknotens DI in der normalen
Betriebsart empfangen, und die Scan-Daten werden
mittels eines Scandateneingangsknotens SI in der
Testbetriebsart empfangen. Die mittels der eingangs
seitigen Wähleinrichtung 16(1) ausgewählten Daten
werden an einem Datenausgangsknoten DO ausgegeben.
Bezugszeichen 16(2) bezeichnet eine Schaltung wie eine
Flip-Flop-Schaltung, die in Synchronismus mit dem vom
Takttreiber 15 stammenden und mittels eines Taktein
gangsknotens T empfangenen Taktsignals Daten von einem
Datenausgangsknoten DO der eingangsseitigen Wählein
richtung 16(1) über einen Dateneingangsknoten D aufnimmt
und die Daten an einem Datenausgangsknoten O
ausgibt.
Bezugszeichen 16(3) bezeichnet eine ausgangsseitige
Wähleinrichtung, die über einen Dateneingangsknoten II
Daten vom Datenausgangsknoten O der Flip-Flop-Schaltung
16(1) empfängt und in Abhängigkeit von dem am Steue
rungssignaleingangsanschluß 12 eingegebenen und von
einem Steuerungseingangsknoten empfangenen Steuerungs
signal die Daten entweder in der normalen Betriebsart
am Datenausgangsknoten DO oder in der Testbetriebsart
am Scandatenausgangsknoten SO ausgibt.
Da die ersten und zweiten Takttreiber 15a und 15b im
wesentlichen den gleichen Schaltungsaufbau aufweisen,
beschränkt sich die nachfolgende Beschreibung auf den
ersten Takttreiber 15a, der als repräsentativ für die
in Fig. 3 gezeigten beiden Takttreiber gilt. In diesem
Zusammenhang werden dort, wo es möglich ist, die
Zusätze a und b der Bezugszeichen weggelassen, da sie
lediglich die einzelnen Takttreiber bezeichnen.
Bezugszeichen 17 bezeichnet einen Vortreiber, dessen
Eingangsknoten IN elektrisch mit dem Takteingangs
anschluß 11 über eine Taktsignaleingangsleitung 24
verbunden ist. Der Ausgangsknoten OUT des Vortreibers
17 ist elektrisch mit einer ersten gemeinsamen Leitung
18 verbunden. Mit Ausnahme eines Vortreibers sind
sämtliche Vortreiber 17 in der Testbetriebsart de
aktiviert. Da gemäß dem ersten Ausführungsbeispiel zwei
Vortreiber 17 vorgesehen sind, ist in der Testbetriebs
art der zweite Vortreiber 17b deaktiviert. Insbesondere
wird der Ausgangsknoten OUT des Vortreibers 17b auf den
Hochimpedanzpegel (elektrischer Leerlaufzustand,
potentialfreier Zustand) gebracht, so daß die erste
gemeinsame Leitung 18b nicht beeinflußt wird.
Gemäß der Darstellung in Fig. 5 umfaßt der erste
Vortreiber 17a typischerweise zwei zueinander in Reihe
geschaltete Inverterschaltungen. Jede Inverterschaltung
umfaßt einen P- und einen N-MOS-Transistor, die
zueinander in Reihe geschaltet sind.
Gemäß Fig. 6 umfaßt der zweite Vortreiber 17b typi
scherweise eine eingangsseitige Inverterschaltung und
eine ausgangsseitige Inverterschaltung. Die eingangs
seitige Inverterschaltung umfaßt einen P- und einen N-
MOS-Transistor, die zueinander in Reihe geschaltet
sind. Die ausgangsseitige Inverterschaltung besteht aus
einem P- und einem N-MOS-Transistor, deren Gate-
Elektroden das Ausgangssignal der eingangsseitigen
Inverterschaltung empfangen, sowie aus einem P- und
einem N-MOS-Transistor, deren Gate-Elektroden ein
invertiertes, vom Steuerungssignal des Steuerungs
signaleingangsanschlusses 12 abgeleitetes Steue
rungssignal empfangen, wobei die P- und N-MOS-
Transistoren zueinander in Reihe geschaltet sind.
Alternativ kann der zweite Vortreiber 17b ebenfalls
gemäß Fig. 7 aufgebaut sein. Dieser zweite Vortreiber
17b umfaßt eine NAND-Schaltung, eine NOR-Schaltung und
eine Ausgangspufferschaltung. Die NAND-Schaltung nimmt
ein vom Takteingangsanschluß 11 stammendes und mittels
eines Eingangsknotens IN eingegebenens Taktsignal sowie
ein invertiertes Steuerungssignal auf, das vom
Steuerungssignal des Steuerungssignaleingangsan
schlusses 12 abgeleitet ist. Die NOR-Schaltung empfängt
das vom Takteingangsanschluß 11 stammende und mittels
des Eingangsknotens IN eingegebene Taktsignal, sowie
das Steuerungssignal des Steuerungssignaleingangsan
schlusses 12. Die Ausgangspufferschaltung umfaßt einen
P-MOS-Transistor und einen N-MOS-Transistor, die
zueinander in Reihe geschaltet sind, wobei die
Gateelektrode des P-MOS-Transistors ein Ausgangssignal
der NAND-Schaltung empfängt, und die Gateelektrode des
N-MOS-Transistors das Ausgangssignal der NOR-Schaltung
empfängt.
In einer weiteren Alternative kann der zweite Vorteiber
17b gemäß dem in Fig. 8 gezeigten Aufbau ausgeführt
sein. Dieser Vortreiber umfaßt zwei in Reihe zueinander
geschaltete Inverterschaltungen, wobei jede Inverter
schaltung einen P- und N-MOS-Transistor umfaßt, die
zueinander in Reihe geschaltet sind. Der Vorteiber
umfaßt ferner einen in dazwischenliegender Weise
zwischen den Ausgangsknoten der ausgangsseitigen
Inverterschaltung und einen Ausgangsknoten OUT ge
schalteten N-MOS-Transistor, wobei die Gateelektrode
des N-MOS-Transistors das Steuerungssignal des
Steuerungssignaleingangsanschlusses 12 empfängt.
Gemäß Fig. 3 bezeichnen ferner die Bezugszeichen 19(1)
bis 19(n) eine Vielzahl von Hauptreibern, deren
Eingangsknoten IN elektrisch mit der ersten gemeinsamen
Leitung 18 verbunden sind. Die Ausgangsknoten OUT der
Haupttreiber 19(1) bis 19(n) sind elektrisch mit der
zweiten gemeinsamen Leitung 21 verbunden. Die zweite
gemeinsame Leitung 21 ist ihrerseits wieder mit einer
Vielzahl von Taktsignalversorgungsleitungen 20(1) bis
20(m) verbunden. Die Taktsignalversorgungsleitungen
20(1) bis 20(m) sind elektrisch mit den Takteingangs
knoten der internen Schaltungen (d. h. der zweiten
Makrozellen) verbunden, die jeweils ein Taktsignal
benötigen.
In der Testbetriebsart sind sämtliche Haupttreiber
19(1) bis 19(n) in den Takttreibern mit Ausnahme eines
einzigen deaktiviert. Da gemäß dem ersten Ausführungs
beispiel zwei Takttreiber 15 vorgesehen sind, sind die
Haupttreiber 19b(1) bis 19b(n) im zweiten Takttreiber
15b in der Testbetriebsart deaktiviert. Die Ausgangs
knoten OUT der deaktivierten Haupttreiber sind in den
Hochimpedanzzustand (elektrischer Leerlaufzustand,
potentialfreier Zustand) versetzt, so daß die zweite
gemeinsame Leitung 21b nicht beeinflußt wird.
Jeder der ersten Haupttreiber 19a(1) bis 19a(n) besteht
gemäß der Darstellung in Fig. 9 aus zwei Inverter
schaltungen. Jede Inverterschaltung umfaßt einen P- und
einen N-MOS-Transistor, die zueinander in Reihe ge
schaltet sind.
Gemäß Fig. 10 sind die zweiten Haupttreiber 19b(1) bis
19b(n) zur Veranschaulichung aus einer eingangsseitigen
und einer ausgangsseitigen Inverterschaltung gebildet.
Die eingangsseitige Inverterschaltung umfaßt einen P-
und einen N-MOS-Transistor, die zueinander in Reihe
geschaltet sind. Die ausgangsseitige Inverterschaltung
umfaßt einen P- und einen N-MOS-Transistor, deren
Gateelektroden das Ausgangssignal der eingangsseitigen
Inverterschaltung empfangen, und einen P- und einen N-
MOS-Transistor, deren Gateelektroden ein invertiertes
Steuerungssignal, das von dem Steuerungssignal des
Steuerungssignaleingangsanschlusses 12 abgeleitet ist,
empfangen, wobei die N- und die P-MOS-Transistoren
zueinander in Reihe geschaltet sind.
Alternativ können die zweiten Haupttreiber 19b(1) bis
19b(n) gemäß Fig. 11 aufgebaut sein. Insbesondere kann
jeder Haupttreiber eine NAND-Schaltung, eine NOR-
Schaltung und eine Ausgangspufferschaltung aufweisen.
Die NAND-Schaltung empfängt das vom Takteingangs
anschluß 11 stammende und über einen Takteingangsknoten
IN eingegebene Taktsignal, sowie ein von dem Steue
rungssignal des Steuerungssignaleingangsanschlusses 12
abgeleitetes invertiertes Steuerungssignal. Die NOR-
Schaltung empfängt das Taktsignal des Takteingangs
anschlusses 11, das über den Eingangsknoten IN einge
geben wurde, und das Steuerungssignal des Steuerungs
signaleingangsanschlusses 12. Die Ausgangspuffer
schaltung umfaßt einen P- und einen N-MOS-Transistor,
die zueinander in Reihe geschaltet sind, wobei die
Gateelektrode des P-MOS-Transistors das Ausgangssignal
der NAND-Schaltung empfängt, und die Gateelektrode des
N-MOS-Transistors das Ausgangssignal der NOR-Schaltung
empfängt.
In einer weiteren Alternative können die zweiten
Haupttreiber 19b(1) bis 19b(n) auch gemäß der
Darstellung in Fig. 12 ausgebildet sein. Insbesondere
umfaßt jeder Haupttreiber zwei in Reihe geschaltete
Inverterschaltungen, wobei jede Inverterschaltung einen
P- und einen N-MOS-Transistor aufweist, die zueinander
in Reihe geschaltet sind. Jeder Haupttreiber umfaßt
ferner einen weiteren N-MOS-Transistor, der in
dazwischenliegender Weise zwischen den Ausgangsknoten
der ausgangsseitigen Inverterschaltung und einen
Ausgangsknoten OUT geschaltet ist, wobei die Gate
elektrode des N-MOS-Transistors das Steuerungssignal
des Steuerungssignaleingangsanschlusses 12 empfängt.
Obwohl die Vortreiber 17 und die Haupttreiber 19(1) bis
19(n) gemäß der Darstellung aus zwei in Reihe ge
schalteten Inverterschaltungen bestehen, ist dieser
Aufbau nur beispielhaft und nicht einschränkend zu
verstehen. Es können auch mehrere Inverterschaltungen
zur Bildung jedes Treibers kombiniert werden.
Vorzugsweise sollte jedoch die Anzahl der Inverter
schaltungen zur Bildung jedes Vortreibers und die
Anzahl der Inverterschaltungen zur Bildung jedes
Haupttreibers bei der Addition eine gerade Zahl
ergeben.
Bezugszeichen 22 bezeichnet eine Verbindungsein
richtung, die in dazwischenliegender Weise zwischen
einer Vielzahl von Taktsignalversorgungsleitungen
20a(1) bis 20a(m) im ersten Takttreiber 15a einerseits
und einer Vielzahl von Taktsignalversorgungsleitungen
20b(1) bis 20b(m) im zweiten Takttreiber 15b anderer
seits angeordnet ist. Bezeichnet das Steuerungssignal
einen ersten Zustand (niedriger Pegel), dann trennt die
Verbindungseinrichtung 22 elektrisch die Vielzahl der
Taktsignalversorgungsleitungen 20a(1) bis 20a(m) im
ersten Takttreiber 15a von der Vielzahl der Takt
signalversorgungsleitungen 20b(1) bis 20b(m) im zweiten
Takttreiber 15b. Bezeichnet das Steuerungssignal
hingegen einen zweiten Zustand (hoher Pegel), dann
verbindet die Verbindungseinrichtung 22 elektrisch
sämtliche Taktsignalversorgungsleitungen 20a(1) bis
20a(m) im ersten Takttreiber 15a mit den betreffenden
Taktsignalversorgungsleitungen 20b(1) bis 20b(m) im
zweiten Takttreiber 15b.
Die Verbindungseinrichtung 22 umfaßt eine Vielzahl von
entsprechend den ersten Taktsignalversorgungsleitungen
20a(1) bis 20a(m) im ersten Takttreiber 15a sowie
entsprechend der Taktsignalversorgungsleitungen 20b(1)
bis 20b(m) im zweiten Takttreiber 15b angeordneten
Übertragungsgattern. Jedes Übertragungsgatter umfaßt
einen P-Kanal-MOS-Transistor 22P und einen N-Kanal-MOS-
Transistor 22N, die zueinander parallel geschaltet
sind. Ein Ende jedes Übertragungsgatters (ein Source-
und Drainbereich, die gemeinsam mit dem P-Kanal-MOS-
Transistor 22P und dem N-Kanal-MOS-Transistor 22N
verbunden sind) ist mit einem Ende der betreffenden
Taktsignalversorgungsleitung 20a im ersten Takttreiber
15a verbunden. Das andere Ende des Übertragungsgatters
(der andere Source- und Drainbereich, die gemeinsam mit
dem P-Kanal-MOS-Transistor 22P und dem N-Kanal-MOS-
Transistor 22N verbunden sind) ist mit einem Ende der
betreffenden Taktsignalversorgungsleitung 20b im
zweiten Takttreiber 15b verbunden. Die Steuerungs
elektrode jedes Übertragungsgatters empfängt das
Steuerungssignal.
Die Steuerungselektrode (Gateelektrode) des P-Kanal-
MOS-Transistors 22P empfängt ein auf der Basis des
Steuerungssignals des Steuerungssignaleingangs
anschlusses 12 mittels einer Inverterschaltung 23
invertiertes Steuerungssignal. Die Steuerungselektrode
des N-Kanal-MOS-Transistors 22N empfängt das Steue
rungssignal des Steuerungssignaleingangsanschlusses 12.
Jedes Übertragungsgatter bildet jeden der Verbin
dungsteile, die die Verbindungseinrichtung 22 bilden.
Nachstehend wird die Takttreiberschaltung beschrieben,
deren Aufbau in Fig. 3 gezeigt ist, und die den in den
Fig. 1 und 2 gezeigten Masterchip bilden. Bei dem
ersten Ausführungsbeispiel ist der Zellenbereich 2 auf
dem Halbleitersubstrat 1 in zwei Funktionsblocklayout
bereiche in der zweiten Richtung (in Querrichtung in
Fig. 3) aufgeteilt. Der linke Funktionsblocklayoutbe
reich umfaßt den ersten Takttreiber 15a, und der rechte
Funktionsblocklayoutbereich umfaßt den zweiten Takt
treiber 15b.
Da die erste und zweite Takttreiberschaltung 15a und
15b jeweils im wesentlichen den gleichen, vorstehend
beschriebenen Aufbau aufweisen, wird lediglich die
erste Takttreiberschaltung 15a als repräsentativ für
beide Takttreiberschaltungen beschrieben. Der zweite
Takttreiber (die zweite Takttreiberschaltung) 15b, die
entsprechend ihrem Aufbau identisch mit dem ersten
Takttreiber (der ersten Takttreiberschaltung) 15a ist,
ist in der rechten Hälfte von Fig. 3 angeordnet.
Der Vortreiber 17 ist ungefähr in der Mitte des
Makrozellenlayoutbereichs 9 angeordnet, der seinerseits
ungefähr in der Mitte des betreffenden Funktionsblock
layoutbereichs angeordnet ist. Der erste Vortreiber 17a
(dessen Einzelheiten in Fig. 14 und in einer ver
größerten Ansicht des Bereichs A1 in Fig. 13 gezeigt
sind) und der zweite Vortreiber 17b (dessen Einzel
heiten in Fig. 15 und in einer vergrößerten Ansicht
des Bereichs A2 in Fig. 13 gezeigt sind) ist jeweils
in dem betreffenden Funktionsblocklayoutbereich
angeordnet, wo ein Leistungsversorgungsleitungspaar
bestehend aus einer Leistungsversorgungsleitung 25 und
einer Masseleitung 26 den Makrozellenlayoutbereich 9
schneidet, d. h. jeder Vortreiber 17 ist im Makro
zellenlayoutbereich 9 zwischen der Leistungsversor
gungsleitung 25 und der Masseleitung 26, die ein
Leistungsversorgungsleitungspaar bilden, angeordnet.
Jedes Leistungsversorgungsleitungspaar ist in der
zweiten Richtung und ungefähr in der Mitte des
betreffenden Funktionsblocklayoutbereichs angeordnet.
Die Leistungsversorgungsleitungspaare sind linear über
dem Zellenbereich 2 in der ersten Richtung in der
Hauptebene des Halbleitersubstrats 1 angeordnet und in
vorbestimmten Abständen zueinander ausgebildet (Abstand
in Einheiten von 210 BC, BC = basic cell, Grundzelle,
der Abstand entsprechend einer Grundzelle 8 entspricht
ihrer Breite in der zweiten Richtung und beträgt
2.65 µm in diesem Ausführungsbeispiel). Bei dem ersten
Ausführungsbeispiel beträgt jeder Zellenbereich 9 mm in
der zweiten Richtung auf dem Halbleitersubstrat 1. Dies
bedeutet, daß jeder Aufteilungsabschnitt eine Vielzahl
von Leistungsversorgungsleitungspaaren aufweist.
In gleicher Weise wie bei der Verdrahtung innerhalb der
als erste Makrozellen arbeitenden Logikschaltungen, der
Verdrahtung innerhalb der als zweite Makrozellen arbei
tenden internen Schaltungen, der Verdrahtung zwischen
den Logikschaltungen, und der Verdrahtung zwischen den
Logikschaltungen einerseits und den internen Schal
tungen andererseits wird die Verdrahtung innerhalb
jedes Vortreibers 17 durch zumindest eine der ersten
und zweiten Verdrahtungen gebildet. Die erste Verdrah
tung ist linear in der zweiten Richtung angeordnet, und
die zweite Verdrahtung ist linear in der ersten Rich
tung angeordnet.
Die erste Verdrahtung besteht aus einer ersten
elektrischen Leitungsschicht, die zusammen mit einem
dazwischenliegenden Isolierfilm über den die Grundzelle
8 bildenden Elektrodenpaaren 4, 5 ausgebildet ist. Die
zweite Verdrahtung besteht aus einer zweiten elektri
schen Leitungsschicht, die zusammen mit einem dazwi
schenliegenden Isolierfilm über der ersten elektrischen
Leitungsschicht ausgebildet ist. Die erste und zweite
elektrische Leitungsschicht können ihre Position
jeweils in vertikaler Richtung vertauschen. Die erste
und zweite elektrische Leitungsschicht besteht aus
Aluminiumschichten (einschließlich einer Aluminiumle
gierungsschicht).
Der Leistungsversorgungsleitung 25 wird ein Versor
gungspotential zugeführt und der Masseleitung 26 wird
ein Massepotential zugeführt. Die Leistungsversorgungs
leitung 25 und die Masseleitung 26 bilden jedes der
Leistungsversorgungsleitungspaare, die benachbart und
parallel zueinander angeordnet und aus der zweiten
elektrischen Leitungsschicht gebildet sind. Die
Leistungsversorgungsleitungspaare, die jeweils aus
einer Leistungsversorgungsleitung 25 und einer Masse
leitung 26 bestehen, sind linear über dem Zellenbereich
2 in der ersten Richtung in der Hauptebene des
Halbleitersubstrats 1 ausgebildet.
Bei dem ersten Ausführungsbeispiel beträgt der Abstand
zwischen dem Außenbereich der Leistungsversorgungs
leitung 25 und demjenigen der Masseleitung 26, jedes
Leistungsversorgungsleitungspaar bildend, 46 BC
(Grundzellenabstände). Dies bedeutet, daß jeder
Vortreiber 17 einfach zwischen der Leistungsversor
gungsleitung 25 und der paarweise zugehörigen Masse
leitung 26 angeordnet werden kann.
In den Fig. 14 und 15 ist die Länge des Vortreibers
17 in der zweiten Richtung in einem Bereich vom
Außenbereich der Leistungsversorgungsleitung 25 zu
demjenigen der paarweise zugehörigen Masseleitung 26
gezeigt. Diese Anordnung ist jedoch als Beispiel und
nicht einschränkend zu sehen. In Abhängigkeit vom
Aufbau kann der Vortreiber 17 alternativ auch kürzer
als der Abstand zwischen dem Außenbereich der
Leistungsversorgungsleitung 25 und demjenigen der
paarweise zugehörigen Masseleitung 26 ausgeführt sein,
solange jeder Vortreiber 17 zwischen der Leistungsver
sorgungsleitung 25 und der paarweise zugehörigen
Masseleitung 26, die jedes Leistungsversorgungs
leitungspaar bilden, angeordnet werden kann.
Gemäß der Darstellung in den Fig. 14 und 15 wird dem
ersten und zweiten Vortreiber 17a und 17b jeweils ein
Versorgungspotential Vcc mittels der Leistungsversor
gungsleitung 25 über eine weitere Leistungsversor
gungsleitung 27 zugeführt. Jedem Vortreiber 17 wird
ferner das Massepotential GND mittels der Masseleitung
26 zugeführt, die mit dem Vortreiber 17 über eine
weitere Masseleitung 28 verbunden ist. Die Leistungs
versorgungsleitungen 27 sind sämtlich über dem Makro
zellenlayoutbereich 9 in der zweiten Richtung auf einer
Seite der Bereiche (obere Seite in den Fig. 14 und
15) angeordnet. Die Leistungsversorgungsleitungen 27
sind mit der ersten elektrischen Leitungsschicht
ausgebildet und elektrisch mit den Vortreibern 17 über
Kontaktöffnungen 30 sowie mit den Leistungsversorgungs
leitungen 25 über Kontaktöffnungen 29 verbunden. Die
Masseleitungen 28 sind sämtlich über dem Makrozellen
layoutbereichen 9 in der zweiten Richtung auf der
anderen Seite der Bereiche (untere Seite in den Fig.
14 und 15) angeordnet. Die Masseleitungen 28 sind
mittels der ersten elektrischen Leitungsschicht
ausgebildet und elektrisch mit den Vortreibern 17 über
Kontaktöffnungen 31 sowie mit den Masseleitungen 26
über Kontaktöffnungen 32 verbunden. Bei dem ersten
Ausführungsbeispiel umfassen die Takttreiber 15a und
15b jeweils einen Vortreiber 17. Diese Anordnung ist
jedoch als Beispiel und nicht einschränkend zu
verstehen. Eine Vielzahl von Vortreibern kann in jedem
Takttreiber vorgesehen sein. In einem derartigen Fall
sind die Vortreiber in vorbestimmten Abständen zuein
ander und in der ersten Richtung zwischen Leistungsver
sorgungsleitungspaaren in jedem von zumindest zwei der
Makrozellenlayoutbereiche 9 angeordnet.
Die ersten und zweiten Vortreiber 19(1) bis 19(n) sind
in vorbestimmten Abständen zueinander und entlang einer
einzigen geraden Linie in der ersten Richtung ange
ordnet und in jedem von zumindest zwei (n im vorliegen
den Aufbau) der Makrozellenlayoutbereiche 9 mit Aus
nahme derjenigen, in denen Vortreiber 17 vorgesehen
sind, angeordnet. Im Rahmen des ersten Ausführungs
beispiels sind somit die Haupttreiber 19 in sämtlichen
Makrozellenlayoutbereichen 9 mit Ausnahme derjenigen
vorgesehen, die Vortreiber 17 enthalten. Diese Anord
nung ist jedoch als Beispiel und nicht einschränkend zu
verstehen. Die Anordnung der Vortreiber kann in ange
messener Abhängigkeit von der Anzahl der vorgesehenen
Haupttreiber bestimmt werden.
Gemäß den Darstellungen der Einzelheiten in Fig. 16
(einer vergrößerten Ansicht des Bereichs B1 in Fig.
13) und Fig. 17 (einer vergrößerten Ansicht des
Bereichs B2 in Fig. 13) ist jeder der ersten und
zweiten Haupttreiber 19a und 19b dort ausgebildet, wo
jedes Leistungsversorgungsleitungspaar, bestehend aus
der Leistungsversorgungsleitung 25 und der Masseleitung
26, den Makrozellenlayoutbereich 9 schneidet, d. h.
jeder Haupttreiber 19 ist im Makrozellenlayoutbereich 9
zwischen der Leistungsversorgungsleitung 25 und der
Masseleitung 26, die jedes Leistungsversorgungs
leitungspaar bilden, angeordnet. Jedes Leistungsversorgungsleitungspaar
ist in der zweiten Richtung und
ungefähr in der Mitte des betreffenden Funktionsblock
layoutbereichs angeordnet. In dem betreffenden
Funktionsblocklayoutbereich sind die Haupttreiber 19
und die Vortreiber 17 entlang einer einzigen geraden
Linie in der ersten Richtung angeordnet.
In gleicher Weise wie bei den Vortreibern 17 ist die
Verdrahtung innerhalb jedes Haupttreibers 19 durch
zumindest eine der ersten und zweiten Verdrahtungen
gebildet, wobei die erste Verdrahtung linear in der
zweiten Richtung und die zweite Verdrahtung linear in
der ersten Richtung ausgebildet ist. Jeder Haupttreiber
19 kann einfach zwischen der Leistungsversorgungs
leitung 25 und der paarweise zugehörigen Masseleitung
26 angeordnet werden.
In den Fig. 16 und 17 ist die Länge jedes Haupt
treibers 19 in der zweiten Richtung in einem Bereich
vom Außenbereich der Leistungsversorgungsleitung 25 zu
demjenigen der paarweise zugehörigen Masseleitung 26
gezeigt. Diese Anordnung ist jedoch als Beispiel und
nicht einschränkend zu verstehen. In Abhängigkeit von
ihrem Aufbau kann der Haupttreiber 19 alternativ auch
kürzer als der Abstand zwischen dem Außenbereich der
Leistungsversorgungsleitung 25 und demjenigen der
paarweise zugehörigen Masseleitung 26 angeordnet sein,
solange jeder Haupttreiber 19 zwischen der Leistungs
versorgungsleitung 25 und der paarweise zugehörigen
Masseleitung 26, die zusammen das Leistungsversorgungs
leitungspaar bilden, angeordnet ist.
Gemäß der Darstellung in den Fig. 16 und 17 wird
jedem ersten und zweiten Haupttreiber 19a und 19b das
Leistungsversorgungspotential Vcc mittels der
Leistungsversorgungsleitung 25 und einer weiteren
Leistungsversorgungsleitung 27 zugeführt. Jedem Haupt
treiber 19 wird ferner das Massepotential GND mittels
der Masseleitung 26 zugeführt, die mit dem Haupttreiber
19 über eine weitere Masseleitung 28 verbunden ist. Die
Leistungsversorgungsleitungen 27 sind elektrisch mit
den Haupttreibern 19 über die Kontaktöffnungen 30 sowie
mit den Leistungsversorgungsleitungen 25 über die
Kontaktöffnungen 29 verbunden. Die Masseleitungen 28
sind elektrisch mit den Haupttreibern 19 über die
Kontaktöffnungen 32, sowie mit den Masseleitungen 26
über die Kontaktöffnungen 31 verbunden.
Gemäß Fig. 13 ist die erste gemeinsame Leitung 18
linear in der ersten Richtung über dem Vortreiber 17
und einer Vielzahl von Haupttreibern 19(1) bis 19(n)
angeordnet. Die erste gemeinsame Leitung 18 ist mittels
der zweiten elektrischen Leitungsschicht gebildet und
ist zwischen der Leistungsversorgungsleitung 25 und der
paarweise zugehörigen Masseleitung 26, die ein
Leistungsversorgungsleitungspaar bilden, und parallel
zu diesen paarweise angeordneten Leitungen ausgebildet.
Gemäß der Darstellung in den Fig. 14 und 15 ist die
erste gemeinsame Leitung elektrisch über eine Kontakt
öffnung 34 mit dem Ausgangsknoten des Vortreibers 17 in
dem betreffenden Funktionsblock verbunden. Die erste
gemeinsame Leitung 18 ist ebenfalls elektrisch gemäß
der Darstellung in den Fig. 16 und 17 mit den
Eingangsknoten der Haupttreiber 19(1) bis 19(n) über
Kontaktöffnungen 37 im betreffenden Funktionsblock
verbunden. Diese Verbindungen schließen die Ausgangs
knoten der Vortreiber 17 und die Eingangsknoten der
Haupttreiber 19(1) bis 19(n) in den jeweiligen
Funktionsblöcken kurz.
Gemäß der Darstellung in Fig. 13 ist die zweite ge
meinsame Leitung 21 linear in der ersten Richtung über
dem Vortreiber 17 und der Vielzahl der Haupttreiber
19(1) bis 19(n) im betreffenden Funktionsblock ange
ordnet. Die zweite gemeinsame Leitung 21 ist mittels
der zweiten elektrischen Leitungsschicht gebildet und
zwischen der Leistungsversorgungsleitung 25 und der
Masseleitung 26, die ein Leistungsversorgungsleitungs
paar bilden, und parallel zur ersten gemeinsamen Lei
tung 18 ausgebildet. Die zweite gemeinsame Leitung 21
ist elektrisch gemäß den Fig. 16 und 17 mit den
Ausgangsknoten der Haupttreiber 19(1) bis 19(n) über
Kontaktöffnungen 38 verbunden, wodurch diese Ausgangs
knoten kurzgeschlossen werden.
Die zweite gemeinsame Leitung 21 ist hinsichtlich ihrer
Leitungsbreite größer als die erste gemeinsame Leitung
18 ausgeführt. Die Gründe für die vergrößerte Leitungs
breite der zweiten gemeinsamen Leitung 21 sind nach
folgend erläutert. Die erste gemeinsame Leitung 18 ist
mit den Eingangsknoten der Vielzahl der Haupttreiber
19(1) bis 19(n) verbunden. Gemäß den Fig. 9 bis 12
sind die Eingangsknoten IN mit den Gateelektroden der
P- und N-MOS-Transistoren verbunden. Die mit der ersten
gemeinsamen Leitung 18 verbundene Anschlußbelastung ist
daher klein. Im Gegensatz dazu ist die zweite gemein
same Leitung 21 mit einer Vielzahl von Taktsignalver
sorgungsleitungen 20(1) bis 20(m) sowie mit den Takt
eingangsknoten einer Vielzahl von internen Schaltungen
16 verbunden. Dies bedeutet, daß die Anschlußbelastung
der zweiten gemeinsamen Leitung 21 groß ist.
Gemäß der Darstellung in den Fig. 14 und 15 ist der
Eingangsknoten des Vortreibers 17 mit der Taktsignal
eingangsleitung 24 über eine Kontaktöffnung 33 ver
bunden. Die Taktsignaleingangsleitung 24 ist mit dem
Takteingangsanschluß 11 verbunden. Die Taktsignalein
gangsleitung 24 ist mittels der ersten und zweiten
elektrischen Leitungsschicht gebildet.
Gemäß Fig. 15 ist der Steuerungsknoten des zweiten
Vortreibers 17b mit der Steuerungssignaleingangsleitung
35 über eine Kontaktöffnung 36 verbunden. Die Steue
rungssignaleingangsleitung ist mit dem Steuerungs
signaleingangsanschluß 12 verbunden. Die Steuerungs
signaleingangsleitung 35 ist mittels der ersten und
zweiten elektrischen Leitungsschicht gebildet.
Gemäß Fig. 13 ist die Vielzahl der Taktsignalver
sorgungsleitungen 20(1) bis 20(m) linear in der zweiten
Richtung entsprechend jedem der Vielzahl der Makro
zellenlayoutbereiche 9 im betreffenden Funktionsblock,
die jeweils eine Makrozelle 16 aufweisen, angeordnet.
Im betreffenden Funktionsblock gemäß dem ersten
Ausführungsbeispiel sind sämtliche Makrozellenlayout
bereiche 9 mit Taktsignalversorgungsleitungen 20 in
einem 1 : 1-Verhältnis ausgestattet. Alternativ kann
jedes benachbarte Paar von Makrozellenlayoutbereichen 9
mit einer Taktsignalversorgungsleitung 20 in einem 2 : 1-
Verhältnis ausgestattet sein. Als weitere Alternative
können Taktsignalversorgungsleitungen 20 lediglich bei
denjenigen Makrozellenlayoutbereichen 9 vorgesehen
sein, die eine zweite Makrozelle 16 enthalten. Bei der
zweiten Alternative können bei Vorliegen beliebiger
benachbarter Makrozellenlayoutbereiche 9 entsprechend
einer zweiten Makrozelle 16 diese beiden Makrozellen
layoutbereiche 9 mit einer Taktsignalversorgungsleitung
20 ausgestattet sein.
Die Taktsignalversorgungsleitungen 20(1) bis 20(m) sind
mittels der ersten elektrischen Leitungsschicht ausge
bildet und parallel zueinander über dem Verdrahtungsbe
reich 10 im betreffenden Funktionsblock angeordnet.
Jede der Taktsignalversorgungsleitungen 20(1) bis 20(m)
ist in ihrem mittleren Bereich elektrisch mit der
zweiten gemeinsamen Leitung 21 über eine Kontaktöffnung
40 verbunden. Die Taktsignalversorgungsleitungen 20(1)
bis 20(m) sind über eine Verdrahtung 41 mit den Takt
eingangsknoten der als zweite Makrozelle 16 arbeitenden
internen Schaltungen verbunden, die in den jeweiligen
Makrozellenlayoutbereichen 9 (siehe Fig. 3) vorgesehen
sind. Die Verdrahtung 41 wird mittels der zweiten
elektrischen Leitungsschicht gebildet.
Die Verbindungseinrichtung 22 ist im Makrozellenlayout
bereich 9 zwischen einem Funktionsblocklayoutbereich
einschließlich der ersten Takttreiberschaltung 15a
einerseits und einem Funktionsblocklayoutbereich ein
schließlich der zweiten Takttreiberschaltung 15b andererseits
angeordnet. Gemäß den in Fig. 18 darge
stellten Einzelheiten ist die Verbindungseinrichtung 22
dort ausgebildet, wo jedes Leistungsversorgungslei
tungspaar, bestehend aus der Leistungsversorgungs
leitung 25 und der Masseleitung 26, den Makrozellen
layoutbereich 9 schneidet, d. h. die Verbindungsein
richtung 22 ist im Makrozellenlayoutbereich 9 zwischen
der Leistungsversorgungsleitung 25 und der Masseleitung
26, die jedes Leistungsversorgungsleitungspaar bilden,
angeordnet. Jedes Leistungsversorgungsleitungspaar ist
in der zweiten Richtung ungefähr in der Mitte ange
ordnet.
Gemäß Fig. 18 (einer vergrößerten Ansicht des Bereichs
C in Fig. 13) besteht das Übertragungsgatter zur
Bildung jedes Verbindungsteils der Verbindungsein
richtung 22 aus einer zwischen der Leistungsversor
gungsleitung 25 und der paarweise zugehörigen Masse
leitung 26, die jedes Leistungsversorgungsleitungspaar
bilden, angeordneten Grundzelle. Die Grundzelle ist im
Makrozellenlayoutbereich 9 in der Nähe der betreffenden
Taktsignalversorgungsleitungen 20a und 20b ausgebildet.
Jedes Übertragungsgatter besteht somit aus einem P-MOS-
Transistor 22P und einem N-MOS-Transistor 22N, der in
der ersten Richtung relativ zu dem P-MOS-Transistor 22P
angeordnet ist.
Die Hauptelektroden (Source- und Drainbereiche) des die
Verbindungseinrichtung 22 bildenden P-MOS-Transistors
22P und des N-MOS-Transistors 22N sind auf einer Seite
gemeinsam mit einem Ende der betreffenden Taktsignal
versorgungsleitung 20a im ersten Takttreiber 15a verbunden.
Die Hauptelektroden (Source- und Drainbereiche)
der anderen Seite der P- und N-MOS-Transistoren 22P und
22N sind gemeinsam mit einem Ende der betreffenden
Taktsignalversorgungsleitung 20b im zweiten Takttreiber
15b verbunden. Die Steuerungselektrode (Gateelektrode)
des P-MOS-Transistors 22P ist mit dem Ausgangsknoten
der Inverterschaltung 23 über eine Verdrahtung 35B
verbunden, die mittels der zweiten elektrischen Lei
tungsschicht ausgebildet und parallel zu dem Leistungs
versorgungsleitungspaar angeordnet ist. Die Steue
rungselektrode (Gateelektrode) des N-MOS-Transistors
22N ist mit dem Steuerungssignaleingangsanschluß 12
über eine Verdrahtung 35A verbunden, die einen Teil der
Steuerungssignaleingangsleitung 35 bildet, und die
mittels der zweiten elektrischen Leitungsschicht pa
rallel zu den Leistungsversorgungsleitungspaaren aus
gebildet ist.
Die Inverterschaltung 23 ist im Makrozellenlayout
bereich 9 zwischen zwei Funktionsblocklayoutbereichen
angeordnet, wobei ein Funktionsblocklayoutbereich die
erste Takttreiberschaltung 15a und der andere Funk
tionsblocklayoutbereich die zweite Takttreiberschaltung
15b umfaßt. Die Inverterschaltungen 23 sollten vor
zugsweise in der Nähe der Verdrahtungen 35A und 35B
angeordnet sein. Eine Grundzelle zwischen der
Leistungsversorgungsleitung 25 und der paarweise
zugehörigen Masseleitung 26, die ein Leistungsver
sorgungsleitungspaar bilden, bildet eine Inverter
schaltung 23. Somit besteht die Inverterschaltung 23
aus einem P-MOS-Transistor und einem relativ zu dem P-
MOS-Transistor in der ersten Richtung ausgebildeten N-
MOS-Transistor.
Alternativ kann die Inverterschaltung 23 dort aus
gebildet sein, wo jedes Leistungsversorgungsleitungs
paar, bestehend aus der Leistungsversorgungsleitung 25
und der Masseleitung 26, den Makrozellenlayoutbereich 9
schneidet, wobei das Leistungsversorgungsleitungspaar
ungefähr im mittleren Bereich in der zweiten Richtung
angeordnet ist. Bei dieser alternativen Anordnung ist
die Verdrahtung 35B nicht erforderlich. Die Inverter
schaltung 23 und die Verbindungseinrichtung 22 können
zwischen der Leistungsversorgungsleitung 25 und der
paarweise zugehörigen Masseleitung 26, die jedes
Leistungsversorgungsleitungspaar bilden, angeordnet
werden.
In Fig. 13 ist eine als Logikschaltung arbeitende
erste Makrozelle oder eine als interne Schaltung ar
beitende zweite Makrozelle 16, die jeweils ein Takt
signal erfordert, zum Zwecke der Vereinfachung der
Darstellung weggelassen. In der Praxis füllen die
ersten und zweiten Makrozellen sämtliche Makrozellen
layoutbereiche 9 in effektiver Weise ohne verbleibende
Lücke aus (eine Grundzelle bildet hierbei im allge
meinen eine elektrische Isolation zwischen zwei be
nachbarten Makrozellen) mit Ausnahme der Makrozellen
layoutbereiche 9 zwischen der jedes Leistungsver
sorgungsleitungspaar bildenden Leistungsversorgungs
leitung 25 und der Masseleitung 26.
Obwohl das erste Ausführungsbeispiel mit dem ersten und
zweiten Takttreiber 15a und 15b dargestellt wurde, ist
diese Anordnung nur als Beispiel und nicht einschrän
kend zu verstehen. Alternativ können drei oder weitere
Takttreiberschaltungen vorgesehen sein. In einem der
artigen Fall kann eine Vielzahl von Funktionsblocklay
outbereichen in der zweiten Richtung vorgesehen sein,
und die Verbindungseinrichtung 22 kann zwischen den
benachbarten Funktionsblocklayoutbereichen angeordnet
sein. Die Funktionsblöcke, die jeweils eine Takt
treiberschaltung aufnehmen, sollten vorzugsweise die
gleiche Größe aufweisen.
Gemäß der vorstehenden Beschreibung wurden die Ein
gangsknoten jedes Vortreibers 17 mit einer Verbindung
zu dem Takteingangsanschluß 11 über eine Taktsignalein
gangsleitung 38 dargestellt. Alternativ kann zwischen
dem Eingangsknoten des Vortreibers 17 und dem Takt
eingangsanschluß 11 ein Takteingangstreiber mit zwei
Inverterschaltungen, d. h. ein Treiber mit dem gleichen
Aufbau wie derjenige des Vortreibers 17, vorgesehen
sein.
Es folgt nun eine Beschreibung der Wirkungsweise der
Takttreiberschaltung in der integrierten Halbleiter
schaltungseinrichtung in der Normalbetriebsart. Die
Wirkungsweise in der normalen Betriebsart setzt sich
von dem Zeitpunkt an, zu dem die ersten und zweiten
Takteingangsanschlüsse 11a und 11b mit einem getrennten
Taktsignal versorgt werden, bis zu dem Zeitpunkt fort,
bei dem ein Taktsignal am Takteingangsknoten der als
zweite Makrozelle 16 in jedem der Funktionsblöcke
arbeitenden internen Schaltung eingegeben wird.
Zu Anfang wird der Steuerungssignaleingangsanschluß 12
mit einem Steuerungssignal zur Bezeichnung eines ersten
Zustands (niedriger Pegel) versorgt, der gemäß dem
ersten Ausführungsbeispiel die Normalbetriebsart dar
stellt. Das Steuerungssignal versetzt die Verbindungs
einrichtung 22 in einen trennenden Zustand. Hierbei
wird die Vielzahl der Taktsignalversorgungsleitungen
20a(1) bis 20a(m) im ersten Takttreiber 15a von der
Vielzahl der Taktsignalversorgungsleitungen 20b(1) bis
20b(m) im zweiten Takttreiber 15b elektrisch vonein
ander getrennt. Der zweite Vortreiber 17b und die
zweiten Haupttreiber 19b(1) bis 19b(n) werden nach
Empfangen des den ersten Zustand bezeichnenden
Steuerungssignals aktiviert.
Die ersten und zweiten Takttreiber 15a und 15b
empfangen unterschiedliche Signale und arbeiten jedoch
im wesentlichen in der gleichen Weise. Die Beschreibung
beschränkt sich daher auf die Wirkungsweise des ersten
Takttreibers 15a.
Empfängt der erste Takteingangsanschluß 11a ein extern
zugeführtes Taktsignal, dann wird das Taktsignal dem
Vortreiber 17a mittels der Taktsignaleingangsleitung
24a zugeführt. Der Vortreiber 17a gibt ein vom einge
gebenen Taktsignal abgeleitetes Taktsignal aus. Das
Taktsignal des Vortreibers 17a wird der ersten ge
meinsamen Leitung 18a zugeführt, die ihrerseits das
Taktsignal den Haupttreibern 19a(1) bis 19a(n) zuführt.
Die Eingangsknoten der Haupttreiber 19a(1) bis 19a(n)
sind mittels der ersten gemeinsamen Leitung 18a kurz
geschlossen, und die Anschlußbelastung der ersten ge
meinsamen Leitung 18 ist daher gering. Dies bedeutet,
daß Änderungen im Taktsignal (Anstiegs- und Abfall
flanken) in gleicher Weise an den Eingangsknoten der
Haupttreiber 19a(1) bis 19a(n) auftreten.
Die Ausgangsknoten der Haupttreiber 19a(1) bis 19a(n)
bewirken die gleichen Änderungen im Taktsignal. Ferner
sind die Ausgangsknoten der Haupttreiber 19a(1) bis
19a(n), die in vorbestimmten Abständen zueinander an
geordnet sind, in einer verteilten Weise mit dem ge
samten Verlauf der zweiten gemeinsamen Leitung 21a
verbunden. Diese Anordnung bewirkt, daß das Taktsignal
entlang des gesamten Verlaufs der zweiten gemeinsamen
Leitung 21a in gleicher Weise Änderungen unterliegt.
Somit treten Änderungen in dem am Takteingangsanschluß
11 eingegebenen Taktsignal in gleicher Weise entlang
der zweiten gemeinsamen Leitung 21a auf. Mit anderen
Worten, es treten lediglich sehr begrenzte Taktlauf
zeitunterschiede (skew), d. h. zeitweilige Unterschiede,
in dem am Takteingangsanschluß 11 eingegebenen Takt
signal auf, wenn die zweite gemeinsame Leitung 21a
entlang ihres gesamten Verlaufs erreicht ist.
Das der zweiten gemeinsamen Leitung 21a zugeführte
Taktsignal wird über die Taktsignalversorgungsleitungen
21a(1) bis 21a(m) den Takteingangsknoten der internen
Schaltungen (zweite Makrozellen 16), die jeweils ein
Taktsignal benötigen, zugeführt. In diesem Fall treten
die Änderungen im Taktsignal an den Verbindungspunkten
zwischen den Taktsignalversorgungsleitungen 20a(1) bis
20a(m) einerseits und der zweiten gemeinsamen Leitung
21a andererseits, d. h. in den mittleren Punkten der
Taktsignalversorgungsleitungen auf. Die Änderungen im
Taktsignal an beiden Enden der Taktsignalversorgungs
leitungen 20a(1) bis 20a(m) sind lediglich bezüglich
derjenigen an den mittleren Punkten geringfügig ver
zögert. Diese Verzögerungen sind jedoch in der Praxis
vernachlässigbar und beeinträchtigen nicht die gesamte
Arbeitsweise der integrierten Halbleiterschaltungs
einrichtung.
Der zweite Takttreiber 15b arbeitet in der gleichen
Weise wie der erste Takttreiber 15a. Somit wird der
gesamte Verlauf der zweiten gemeinsamen Leitung 21b mit
einem am Takteingangsanschluß 12 eingegebenen Takt
signal versorgt, wodurch sehr begrenzte Taktlaufzeit
unterschiede auftreten. Das Taktsignal, das mit in der
Praxis nicht existierenden Taktlaufzeitunterschieden
die zweite gemeinsame Leitung 21b erreicht hat, wird
sodann über die Taktsignalversorgunsleitungen 20b(1)
bis 20b(m) den Takteingangsknoten der internen
Schaltungen (zweite Makrozellen 16) zugeführt, die
jeweils ein Taktsignal benötigen.
Die Takttreiberschaltung arbeitet in der Testbe
triebsart (im Rahmen des Scan-Tests) in der folgenden
Weise. Zuerst wird dem Steuerungssignaleingangsanschluß
12 ein Steuerungssignal zur Bezeichnung eines zweiten
Zustands (hoher Pegel) zugeführt, der die Testbetriebsart
gemäß dem ersten Ausführungsbeispiel dar
stellt. Das Steuerungssignal versetzt die Verbindungs
einrichtung 22 in einen verbindenden Zustand. Dies
bedeutet, daß die Taktsignalversorgungsleitungen 20a(1)
bis 20a(m) im ersten Takttreiber mit den Taktsignalver
sorgungsleitungen 20b(1) bis 20b(m) im zweiten Takt
treiber 15b elektrisch miteinander verbunden werden.
Der zweite Vortreiber 17b und die zweiten Haupttreiber
19b(1) bis 19b(n) werden nach Empfangen des den zweiten
Zustand bezeichnenden Steuerungssignals deaktiviert.
Dies bedeutet, daß die Ausgangsknoten des zweiten Vor
treibers 17b und der zweiten Haupttreiber 19b(1) bis
19b(n) in den elektrischen Leerlaufzustand (potential
freier Zustand, Hochimpedanzzustand) versetzt werden,
und ein am zweiten Takteingangsanschluß 11b einge
gebenes, für den Test verwendetes Taktsignal die ersten
und zweiten gemeinsamen Leitungen 18b und 21b nicht
beeinflußt.
Wird das für den Test verwendete Taktsignal extern am
ersten Takteingangsanschluß 11a zugeführt, dann wird
dieses Signal über die Taktsignaleingangsleitung 24a
dem Vortreiber 17a zugeführt. Der Vortreiber 17a gibt
ein vom eingegebenen Taktsignal abgeleitetes Taktsignal
ab. Das Taktsignal des Vortreibers 17a wird der ersten
gemeinsamen Leitung 18a zugeführt, die ihrerseits das
Taktsignal den Haupttreibern 19a(1) bis 19a(n) zuführt.
Im Rahmen des ersten Ausführungsbeispiels wird die
erste gemeinsame Leitung 18a mittels einer Aluminium
schicht ausgeführt, die dicker als bei der normalen
Verdrahtung ist. Der dickere Schichtaufbau ermöglicht
sowohl die Verminderung des Widerstandswerts der ersten
gemeinsamen Leitung 18a als auch eine Verminderung der
Anschlußbelastung der Leitung. Im Ergebnis treten
Änderungen in dem für den Test verwendeten Taktsignal
(Anstiegs- und Abfallflanken) in gleicher Weise an
denjenigen Eingangsknoten der Haupttreiber 19a(1) bis
19a(n) auf, die mittels der ersten gemeinsamen Leitung
18a kurzgeschlossen werden.
Die Ausgangsknoten der Haupttreiber 19a(1) bis 19a(n)
bewirken gleiche Änderungen in dem für den Test ver
wendeten Taktsignal. Ferner sind die Ausgangsknoten der
Haupttreiber 19a(1) bis 19a(n), die in vorbestimmten
Abständen zueinander angeordnet sind, in verteilter
Weise mit dem gesamten Verlauf der zweiten gemeinsamen
Leitung 21a verbunden. Diese Anordnung bewirkt, daß
Änderungen in dem für den Test verwendeten Taktsignal
entlang des gesamten Verlaufs der zweiten gemeinsamen
Leitung 21a in gleicher Weise auftreten.
Somit sind Änderungen des am Takteingangsanschluß 11
eingegebenen, für den Test verwendeten Taktsignals
entlang des gesamten Verlaufs der zweiten gemeinsamen
Leitung 21a gleich. Mit anderen Worten, es treten
lediglich sehr begrenzte Taktlaufzeitunterschiede, d. h.
zeitweilige Unterschiede des am Takteingangsanschluß 11
eingegebenen, für den Test verwendeten Taktsignals zur
Weiterleitung an die zweite gemeinsame Leitung 21a
entlang ihres gesamten Verlaufs auf.
Das zur zweiten gemeinsamen Leitung 21a übertragene
Taktsignal wird über die Taktsignalversorgungsleitungen
20a(1) bis 20a(m) sowie die Taktsignalversorgungs
leitungen 20b(1) bis 20b(m), die elektrisch durch die
Verbindungseinrichtung 22 mit den Taktsignalversor
gungsleitungen 20a(1) bis 20a(m) verbunden sind, mit
den Takteingangsknoten der internen Schaltungen (zweite
Makrozellen 16), die jeweils ein Taktsignal benötigen,
zugeführt.
In dem vorstehend angegebenen Fall sind Änderungen im
Taktsignal an den Verbindungspunkten zwischen den
Taktsignalversorgungsleitungen 20a(1) bis 20a(m)
einerseits und der zweiten gemeinsamen Leitung 21a
andererseits, d. h. in den mittleren Punkten der Takt
signalversorgungsleitungen gleich. Die Änderungen im
Taktsignal an beiden Enden der Taktsignalversorgungs
leitungen sind nur leicht bezüglich derjenigen in den
mittleren Punkten verzögert. Die Änderungen des Takt
signals auf den Taktsignalversorgungsleitungen 20b(1)
bis 20b(m), die elektrisch mittels der Verbindungs
einrichtung 22 mit den Taktsignalversorgungsleitungen
20a(1) bis 20a(m) verbunden sind, sind bezüglich der
Signaländerungen an den mittleren Punkten der
Taktsignalversorgungsleitungen 20a(1) bis 20a(m) nur
leicht verzögert. In der Praxis sind jedoch die
Verzögerungen vernachlässigbar und beeinträchtigen
nicht die gesamte Wirkungsweise der integrierten
Halbleiterschaltungseinrichtung.
Gemäß 14701 00070 552 001000280000000200012000285911459000040 0002019749599 00004 14582der vorstehenden Beschreibung sind sämtliche
Makrozellen 16 in Reihe zwischen den Scandateneingangsanschluß
13 und den Scandatenausgangsanschluß
14 zum Empfangen des für den Test verwendeten Takt
signals mit vernachlässigbaren Taktlaufzeitunter
schieden geschaltet. Somit werden am Scandatenein
gangsanschluß 13 eingegebene Testdaten sukzessive in
Synchronismus mit dem für den Test verwendeten Takt
signal geschaltet und am Scandatenausgangsanschluß 14
ausgegeben.
Gemäß der vorstehenden Beschreibung ermöglicht die
integrierte Halbleiterschaltungseinrichtung des ersten
Ausführungsbeispiels die nachfolgenden hauptsächlichen
Vorteile:
- A) In der Normalbetriebsart ändern sich an den Takteingangsanschlüssen 11a und 11b eingegebene Taktsignale für den ersten und zweiten Takttreiber 15a und 15b in der gleichen Weise entlang des gesamten Verlaufs der zweiten gemeinsamen Leitungen 21a und 21b. Somit werden sämtliche, als interne Schaltungen ar beitende zweite Makrozellen 16, die ein Taktsignal benötigen, mit einem Taktsignal mit in der Praxis ver nachlässigbaren Taktlaufzeitunterschieden versorgt.
- B) In der Testbetriebsart bleiben Änderungen des am Takteingangsanschluß 11a eingegebenen Taktsignals ent lang des gesamten Verlaufs der zweiten gemeinsamen Lei tung 21a im ersten Takttreiber 15a gleich. Entlang der Taktsignalversorgungsleitungen 20a(1) bis 20a(m) sowie entlang der Taktsignalversorgungsleitungen 20b(1) bis 20b(m), die über die Verbindungseinrichtung 22 mit den Taktsignalversorgungsleitungen 20a(1) bis 20a(m) verbunden sind, sind auftretende Taktlaufzeitunterschiede in der Praxis vernachlässigbar. Im Ergebnis werden sämtliche zweite Makrozellen 16 mit einem für den Test verwendeten Taktsignal mit vernachlässigbaren Taktlauf zeitunterschieden versorgt.
- C) Die Vortreiber 17a und 17b und die Haupttreiber 19a(1) bis 19a(n) sowie die Haupttreiber 19b(1) bis 19b(m), die die ersten und zweiten Takttreiber 15a und 15b bilden, sind zwischen der Leistungsversorgungs leitung 25 und der Masseleitung 26, die jedes Leistungsversorgungsleitungspaar bilden, angeordnet, wenn erste und zweite Makrozellen 16 nicht vorgesehen sind. Dieser Aufbau ermöglicht die Anordnung der Takt treiberschaltungen innerhalb des Zellenbereichs 2 ohne Verminderung der Anzahl der ersten und zweiten Makro zellen in diesen Bereichen.
Unter Bezugnahme auf die Fig. 19 bis 21 wird nach
stehend ein zweites Ausführungsbeispiel der Takttrei
berschaltung und der integrierten Halbleiterschaltungs
einrichtung beschrieben. Das zweite Ausführungsbeispiel
ist in seinem Aufbau identisch mit dem ersten Ausfüh
rungsbeispiel mit Ausnahme der Verbindungseinrichtung
22. Die Beschreibung beschränkt sich somit auf die
Ausgestaltung der Verbindungseinrichtung 22.
Bei dem zweiten Ausführungsbeispiel ist ein Funktions
blocklayoutbereich 15c ohne interne, ein Taktsignal
benötigende Makrozellen, d. h. ein Funktionsblock ohne
Bedarf an einem Takttreiber in dazwischenliegender
Weise zwischen dem Funktionsblocklayoutbereich mit dem
ersten Takttreiber 15a einerseits, und dem Funktions
blocklayoutbereich mit dem zweiten Takttreiber 15b
andererseits angeordnet. In den Fig. 19 bis 21 an
gegebene gleiche Bezugszeichen bezeichnen jeweils
gleiche oder entsprechende Teile im ersten und zweiten
Ausführungsbeispiel.
Gemäß der Darstellung in Fig. 19 umfaßt die Verbin
dungseinrichtung 22 Verbindungsteile, die entsprechend
den Taktsignalversorgungsleitungen 20a(1) bis 20a(m)
und den Taktsignalversorgungsleitungen 20b(1) bis
20b(m) der ersten und zweiten Takttreiber 15a und 15b
vorgesehen sind. Jeder Verbindungsteil umfaßt ein
erstes Übertragungsgatter (bestehend aus den Transi
storen 22P1 und 22N1), ein zweites Übertragungsgatter
(22P2, 22N2), eine Verbindungsverdrahtung 22H und eine
Festpotentialzuführungseinrichtung 22K.
Jedes erste Übertragungsgatter ist im Makrozellen
layoutbereich 9 zwischen der Leistungsversorgungs
leitung 25 und der Masseleitung 26, die jedes
Leistungsversorgungsleitungspaar bilden, in der Nähe
eines Endes der betreffenden Taktsignalversorgungs
leitung 20a im ersten Takttreiber 15a (siehe Bereich C
in Fig. 20) angeordnet.
Das erste Übertragungsgatter umfaßt einen P-Kanal-MOS-
Transistor 22P1 und einen N-Kanal-MOS-Transistor 22N1,
die zueinander parallel geschaltet sind. Die Haupt
elektroden (Source- und Drainbereiche) des P- und N-
Kanal-MOS-Transistors 22P1 und 22N1 sind auf der einen
Seite mit einem Ende der Taktsignalversorgungsleitung
20a im ersten Takttreiber 15a gemäß Fig. 21 (die eine
vergrößerte Ansicht des Bereichs C in Fig. 20 zeigt)
gemeinsam verbunden. Die Steuerungselektrode des P-
Kanal-MOS-Transistors 22P1 ist über die Inverter
schaltung 23 und die Steuerungssignaleingangsleitung 35
mit dem Steuerungssignaleingangsanschluß 12 gemäß der
Darstellung in den Fig. 19 und 21 verbunden. Die
Steuerungselektrode empfängt ein Testbetriebsarten
signal, das als Steuerungssignal dient. In gleicher
Weise ist die Steuerungselektrode des N-Kanal-MOS-
Transistors 22N1 mit dem Steuerungssignaleingangs
anschluß 12 über die Steuerungssignaleingangsleitung 35
verbunden. Diese Steuerungselektrode empfängt ebenfalls
das Steuerungssignal in Form des Testbetriebsarten
signals.
Die Steuerungssignaleingangsleitung 35 ist vorgesehen
zwischen der Leistungsversorgungsleitung 25 und der
Masseleitung 26, die das Leistungsversorgungsleitungs
paar bilden, und bei welchen das erste Übertragungs
gatter vorgesehen ist. Die Steuerungssignalein
gangsleitung 35 ist parallel zur Leistungsversorgungs
leitung 25 angeordnet und ist teilweise mittels der
zweiten elektrischen Leitungsschicht gebildet.
Jedes zweite Übertragungsgatter ist im Makrozellen
layoutbereich 9 zwischen der Leistungsversorgungs
leitung 25 und der Masseleitung 26, die jedes
Leistungsversorgungsleitungspaar bilden, und in der
Nähe eines Endes der betreffenden Taktsignalversorgungsleitung
20b im zweiten Takttreiber 15b (siehe
Bereich C in Fig. 20) angeordnet.
Das zweite Übertragungsgatter umfaßt einen P-Kanal-MOS-
Transistor 22P2 und einen N-Kanal-MOS-Transistor 22N2,
die zueinander parallel geschaltet sind. Die Haupt
elektroden (Source- und Drainbereiche) des P- und N-
Kanal-MOS-Transistors 22P2 und 22N2 sind auf der einen
Seite mit einem Ende der Taktsignalversorgungsleitung
20b im zweiten Takttreiber 15b gemäß Fig. 21 mit
einander verbunden. Die Steuerungselektrode des P-
Kanal-MOS-Transistors 22P2 ist über die Inverter
schaltung 22 und die Steuerungssignaleingangsleitung 35
mit dem Steuerungssignaleingangsanschluß 12 gemäß den
Fig. 19 und 21 verbunden. Die Steuerungselektrode
empfängt das Testbetriebsartensignal, das als
Steuerungssignal dient. In gleicher Weise ist die
Steuerungselektrode des N-Kanal-MOS-Transistors 22N2
mit dem Steuerungssignaleingangsanschluß 12 über die
Steuerungssignaleingangsleitung 35 verbunden. Diese
Steuerungselektrode empfängt ebenfalls das Steuerungs
signal in Form des Testbetriebsartensignals.
Die Steuerungssignaleingangsleitung 35 ist vorgesehen
zwischen der Leistungsversorgungsleitung 25 und der
Masseleitung 26, die jedes Leistungsversorgungs
leitungspaar bilden, und bei denen das zweite Über
tragungsgatter vorgesehen ist. Die Steuerungssignal
eingangsleitung 35 ist parallel zur Leistungsversor
gungsleitung 25 angeordnet und teilweise mittels der
zweiten elektrischen Leitungsschicht gebildet.
Gemäß der Darstellung in den Fig. 19 bis 21 ist die
Verbindungsverdrahtung 22H bei den betreffenden
Taktsignalversorgungsleitungen 20a und 20b im ersten
und zweiten Takttreiber 15a und 15b vorgesehen. Die
Verbindungsverdrahtung 22H ist linear in der zweiten
Richtung über dem Funktionsblocklayoutbereich ange
ordnet und mittels der ersten elektrischen Leitungs
schicht gebildet.
Ein Ende der Verbindungsverdrahtung 22H ist mit dem
anderen Ende des ersten Übertragungsgatters, d. h. mit
den Hauptelektroden (Source- und Drainbereiche) auf der
anderen Seite des ersten Übertragungsgatters verbunden,
mit welchem der P- und N-Kanal-MOS-Transistor 22P1 und
22N1 gemeinsam verbunden ist. Das andere Ende der
Verbindungsverdrahtung 22H ist mit dem anderen Ende des
zweiten Übertragungsgatters, d. h. mit den Hauptelek
troden (Source- und Drainbereiche) auf der anderen
Seite des zweiten Übertragungsgatters verbunden, mit
welchem der P- und N-Kanal-MOS-Transistor 22P2 und 22N2
zusammen verbunden ist.
Die Festpotentialzuführungseinrichtung 22K besteht aus
einem P-Kanal-MOS-Transistor, der in dazwischenlie
gender Weise zwischen einem Leistungsversorgungsknoten
(insbesondere die Leistungsversorgungsleitung 27) und
der Verbindungsverdrahtung 22H geschaltet ist. Die
Steuerungselektrode des P-Kanal-MOS-Transistors ist mit
dem Steuerungssignaleingangsanschluß 12 über die
Steuerungssignaleingangsleitung 35 verbunden und
empfängt das Testbetriebsartensignal in Form des
Steuerungssignals. Bezeichnet das Steuerungssignal die
Normalbetriebsart, dann wird die Festpotentialzufüh
rungseinrichtung 22K leitend zum Zuführen eines Ver
sorgungspotentials (festes Potential) zur Verbindungs
verdrahtung 22H. Der leitende Zustand fixiert die
Verbindungsverdrahtung 22H auf das Versorgungspoten
tial, so daß die Makrozellen nicht beeinflußt werden.
Die Festpotentialzuführungseinrichtung 22K ist nicht
leitend, wenn das Steuerungssignal die Testbetriebsart
bezeichnet.
Zwischen der Leistungsversorgungsleitung 25 und der
Masseleitung 26, die ein Leistungsversorgungsleitungs
paar bilden, ist entsprechend jedem ersten Über
tragungsgatter ein P-Kanal-MOS-Transistor zur Bildung
der Festpotentialzuführungseinrichtung 22K zusammen mit
dem ersten Übertragungsgatter vorgesehen. Alternativ
ist zwischen der Leistungsversorgungsleitung 25 und der
Masseleitung 26, die ein Leistungsversorgungsleitungs
paar bezüglich jedes zweiten Übertragungsgatters bil
den, ein weiterer P-Kanal-MOS-Transistor zur Bildung
der Festpotentialzuführungseinrichtung 22K zusammen mit
dem zweiten Übertragungsgatter vorgesehen.
Mit der Takttreiberschaltung gemäß dem vorstehend
beschriebenen Aufbau trennt in gleicher Weise wie beim
ersten Ausführungsbeispiel die Verbindungseinrichtung
22 die Taktsignalversorgungsleitungen 20a(1) bis 20a(m)
des ersten Takttreibers 15a von den Taktsignalversor
gungsleitungen 20b(1) bis 20b(m) des zweiten Takt
treibers 15b in der normalen Betriebsart, und verbindet
die jeweiligen Leitungen in der Testbetriebsart. Dies
ermöglicht im Rahmen des zweiten Ausführungsbeispiels
die gleichen wesentlichen Vorteile (A) bis (C) des
ersten Ausführungsbeispiels und zusätzlich den weiteren
Vorteil (D):
- A) Die Verbindungseinrichtung 22 umfaßt ein Über tragungsgatter, das an einem Ende jedes der Takt signalversorgungsleitungen 20a(1) bis 20a(m) und 20b(1) bis 20b(m) vorgesehen ist. In der normalen Betriebsart ermöglicht dieser Aufbau der Verbindungseinrichtung 22, eine Vergrößerung in der parasitären Kapazität der Taktsignalversorgungsleitungen 20a(1) bis 20a(m) und 20b(1) bis 20b(m) zu minimieren.
Bei dem zweiten Ausführungsbeispiel führt die Fest
potentialzuführungseinrichtung 22K das Versorgungs
potential zu. Alternativ kann die Festpotentialzu
führungseinrichtung 22 auch das Massepotential anstelle
des Versorgungspotentials zuführen.
Die Takttreiberschaltung umfaßt somit einen ersten und
einen zweiten Takttreiber 15a und 15b. In jedem der
Takttreiber sind Eingangsknoten und Ausgangsknoten
einer Vielzahl von Haupttreibern 19(1) bis 19(n)
jeweils mit einer ersten und einer zweiten gemeinsamen
Leitung 18 und 21 verbunden. Die zweite gemeinsame
Leitung 21 ist mit einer Vielzahl von Taktsignalversor
gungsleitungen 20(1) bis 20(m) verbunden, die ihrer
seits mit den Takteingangsknoten von zweiten Makro
zellen 16 verbunden sind, die jeweils ein Taktsignal
benötigen. In einer Testbetriebsart werden die Takt
signalversorgungsleitungen 20a(1) bis 20a(m) des ersten
Takttreibers jeweils mit den Taktsignalver
sorgungsleitungen 20b(1) bis 20b(m) des zweiten
Takttreibers 15b mittels einer Verbindungseinrichtung
22 verbunden. Auf diese Weise wird eine Takttreiber
schaltung bereitgestellt, die eine hohe Ansteuerungs
barkeit mit sowohl in der Normalbetriebsart als auch in
der Testbetriebsart vernachlässigbaren Taktlaufzeitun
terschieden gewährleistet.
Claims (15)
1. Takttreiberschaltung, mit
einer Vielzahl von Takteingangsanschlüssen (11a, 11b) zum jeweiligen Empfangen eines Taktsignals, und
einer Vielzahl von jeweils entsprechend der Vielzahl der Takteingangsanschlüsse vorgesehenen Takttreibern (15a, 15b),
wobei jede der Vielzahl der Takttreiber (15a, 15b) umfaßt:
einen Vortreiber (17a, 17b) mit einem Eingangsknoten zum Empfangen des am betreffenden Takteingangsanschluß (11a, 11b) eingegebenen Taktsignals,
eine Vielzahl von Haupttreibern (19(1) bis 19(n)),
eine elektrisch mit Eingangsknoten der Vielzahl der Haupttreiber (19(1) bis 19(n)) und einem Ausgangsknoten des Vortreibers (17a, 17b) elektrisch verbundene erste gemeinsame Leitung (18a, 18b),
eine mit Ausgangsknoten der Vielzahl der Haupttreiber (19(1) bis 19(n)) elektrisch verbundene zweite gemeinsame Leitung (21a, 21b), und
eine Vielzahl von Taktsignalversorgungsleitungen (20(1) bis 20(m)), die mit den Eingangsknoten von jeweils ein Taktsignal erfordernden Schaltungen (16) und ferner elektrisch mit der zweiten gemeinsamen Leitung (21a, 21b) verbunden sind, und
wobei die Takttreiberschaltung ferner eine Ver bindungseinrichtung (22) umfaßt mit einer Vielzahl von zwischen der Vielzahl der betreffenden Taktsignalver sorgungsleitungen (20(1) bis 20(m)) der Vielzahl der Takttreiber (15a, 15b) angeordneten Verbindungsteilen, wobei die Vielzahl der Verbindungsteile elektrisch die betreffenden Taktsignalversorgungsleitungen (20(1) bis 20(m)) zwischen der Vielzahl der Takttreiber (15a, 15b) elektrisch trennt, wenn ein Steuerungssignal einen ersten Zustand bezeichnet, und die Vielzahl der Verbindungsteile ferner die betreffenden Taktsignalversorgungsleitungen (20(1) bis 20(m)) der Vielzahl der Takttreiber (15a, 15b) elektrisch verbindet, wenn das Steuerungssignal einen zweiten Zustand bezeichnet.
einer Vielzahl von Takteingangsanschlüssen (11a, 11b) zum jeweiligen Empfangen eines Taktsignals, und
einer Vielzahl von jeweils entsprechend der Vielzahl der Takteingangsanschlüsse vorgesehenen Takttreibern (15a, 15b),
wobei jede der Vielzahl der Takttreiber (15a, 15b) umfaßt:
einen Vortreiber (17a, 17b) mit einem Eingangsknoten zum Empfangen des am betreffenden Takteingangsanschluß (11a, 11b) eingegebenen Taktsignals,
eine Vielzahl von Haupttreibern (19(1) bis 19(n)),
eine elektrisch mit Eingangsknoten der Vielzahl der Haupttreiber (19(1) bis 19(n)) und einem Ausgangsknoten des Vortreibers (17a, 17b) elektrisch verbundene erste gemeinsame Leitung (18a, 18b),
eine mit Ausgangsknoten der Vielzahl der Haupttreiber (19(1) bis 19(n)) elektrisch verbundene zweite gemeinsame Leitung (21a, 21b), und
eine Vielzahl von Taktsignalversorgungsleitungen (20(1) bis 20(m)), die mit den Eingangsknoten von jeweils ein Taktsignal erfordernden Schaltungen (16) und ferner elektrisch mit der zweiten gemeinsamen Leitung (21a, 21b) verbunden sind, und
wobei die Takttreiberschaltung ferner eine Ver bindungseinrichtung (22) umfaßt mit einer Vielzahl von zwischen der Vielzahl der betreffenden Taktsignalver sorgungsleitungen (20(1) bis 20(m)) der Vielzahl der Takttreiber (15a, 15b) angeordneten Verbindungsteilen, wobei die Vielzahl der Verbindungsteile elektrisch die betreffenden Taktsignalversorgungsleitungen (20(1) bis 20(m)) zwischen der Vielzahl der Takttreiber (15a, 15b) elektrisch trennt, wenn ein Steuerungssignal einen ersten Zustand bezeichnet, und die Vielzahl der Verbindungsteile ferner die betreffenden Taktsignalversorgungsleitungen (20(1) bis 20(m)) der Vielzahl der Takttreiber (15a, 15b) elektrisch verbindet, wenn das Steuerungssignal einen zweiten Zustand bezeichnet.
2. Takttreiberschaltung nach Anspruch 1, wobei die
Haupttreiber (19(1) bis 19(n)) der Vielzahl der Takttreiber
(15a, 15b) aktiviert werden, wenn das Steuerungssignal den
ersten Zustand bezeichnet, und wobei die Haupttreiber der
Vielzahl der Takttreiber mit Ausnahme eines Takttreibers
deaktiviert werden, wenn das Steuerungssignal den zweiten
Zustand bezeichnet.
3. Takttreiberschaltung nach Anspruch 1, wobei die Vielzahl
der Takttreiber (15a, 15b) in der Hauptebene eines
Halbleitersubstrats (1) angeordnet ist,
wobei die ersten und zweiten gemeinsamen Leitungen (18a, 18b, 21a, 21b) jedes der Vielzahl der Takttreiber (15a, 15b) linear in einer ersten Richtung in der Hauptebene des Halbleitersubstrats (1) angeordnet sind,
wobei die Vielzahl der Taktsignalversorgungsleitungen (20(1) bis 20(m)) jedes der Vielzahl der Takttreiber (15a, 15b) parallel zueinander und in einer zweiten Richtung senkrecht zur ersten Richtung in der Hauptebene des Halbleitersubstrats (1) angeordnet ist, und
wobei die Vielzahl der Haupttreiber (19(1) bis 19(n) jedes der Vielzahl der Takttreiber in vorbestimmten Abständen zueinander in der ersten Richtung in der Hauptebene des Halbleitersubstrats (1) angeordnet ist.
wobei die ersten und zweiten gemeinsamen Leitungen (18a, 18b, 21a, 21b) jedes der Vielzahl der Takttreiber (15a, 15b) linear in einer ersten Richtung in der Hauptebene des Halbleitersubstrats (1) angeordnet sind,
wobei die Vielzahl der Taktsignalversorgungsleitungen (20(1) bis 20(m)) jedes der Vielzahl der Takttreiber (15a, 15b) parallel zueinander und in einer zweiten Richtung senkrecht zur ersten Richtung in der Hauptebene des Halbleitersubstrats (1) angeordnet ist, und
wobei die Vielzahl der Haupttreiber (19(1) bis 19(n) jedes der Vielzahl der Takttreiber in vorbestimmten Abständen zueinander in der ersten Richtung in der Hauptebene des Halbleitersubstrats (1) angeordnet ist.
4. Takttreiberschaltung nach Anspruch 3, wobei der
Vortreiber (17a, 17b) und die Vielzahl der Haupttreiber
(19(1) bis 19(n)) jedes der Vielzahl der Takttreiber (15a,
15b) entlang einer einzigen geraden Linie angeordnet sind.
5. Takttreiberschaltung nach Anspruch 3, wobei der mittlere
Bereich jeder Taktsignalversorgungsleitung (20(1) bis
20(m)) eines jeden der Vielzahl der Takttreiber (15a, 15b)
elektrisch mit der zweiten gemeinsamen Leitung (21a, 21b)
verbunden ist.
6. Takttreiberschaltung nach Anspruch 3, wobei die Vielzahl
der Takttreiber (15a, 15b) in der zweiten Richtung in der
Hauptebene des Halbleitersubstrats (1) angeordnet ist.
7. Takttreiberschaltung nach Anspruch 6, wobei jeder
Verbindungsteil der Verbindungseinrichtung (22) ein in
dazwischenliegender Weise zwischen zwei benachbarten
Takttreibern (15a, 15b) angeordnetes Übertragungsgatter
aufweist, und ein Ende des Übertragungsgatters mit einem
Ende der Taktsignalversorgungsleitung entsprechend dem
einen der benachbarten Takttreiber verbunden ist, das
andere Ende des Übertragungsgatters mit einem Ende der
Taktsignalversorgungsleitung entsprechend dem anderen
benachbarten Takttreiber verbunden ist, das
Übertragungsgatter eine Steuerungselektrode aufweist zum
Empfangen des Steuerungssignals, und das Über
tragungsgatter einen P-Kanal-MOS-Transistor und einen N-
Kanal-MOS-Transistor aufweist, die zueinander parallel
geschaltet sind.
8. Takttreiberschaltung nach Anspruch 6, wobei jeder
Verbindungsteil der Verbindungseinrichtung (22) umfaßt:
ein in dazwischenliegender Weise zwischen zwei benachbarten Takttreibern (15a, 15b) angeordnetes erstes Übertragungsgatter (22N1(1), 22P1(1), . . ., 22N1(m), 22P1(m)), wobei ein Ende des ersten Übertragungsgatters mit der Taktsignalversorgungsleitung entsprechend dem einen der zwei benachbarten Takttreiber verbunden ist, das erste Übertragungsgatter eine Steuerungselektrode zum Empfangen des Steuerungssignals aufweist, und das erste Übertragungsgatter einen P-Kanal-MOS-Transistor und einen N-Kanal-MOS-Transistor aufweist, die zueinander parallel geschaltet sind,
ein in dazwischenliegender Weise zwischen zwei benachbarten Takttreibern (15a, 15b) angeordnetes zweites Übertragungsgatter (22N2(1), 22P2(1), . . ., 22N2(m), 22P2(m)), wobei ein Ende des zweiten Übertragungsgatters mit der Taktsignalversorgungsleitung entsprechend dem anderen benachbarten Takttreiber verbunden ist, das zweite Übertragungsgatter eine Steuerungselektrode aufweist zum Emfpangen des Steuerungssignals, und das zweite Übertragungsgatter einen P-Kanal-MOS-Transistor und einen N-Kanal-MOS-Transistor aufweist, die zueinander parallel geschaltet sind, und
eine in dazwischenliegender Weise zwischen zwei benachbarten Takttreibern (15a, 15b) angeordnete Ver bindungsverdrahtung (22H), wobei ein Ende der Verbin dungsverdrahtung (22H) mit dem anderen Ende des be treffenden ersten Übertragungsgatters (22N1(1), 22P1(1), . . ., 22N1(m), 22P1(m)), verbunden ist, und das andere Ende der Verbindungsverdrahtung (22H) mit dem anderen Ende des betreffenden zweiten Übertragungsgatters (22N2(1), 22P2(1), . . ., 22N2(m), 22P2(m)), verbunden ist.
ein in dazwischenliegender Weise zwischen zwei benachbarten Takttreibern (15a, 15b) angeordnetes erstes Übertragungsgatter (22N1(1), 22P1(1), . . ., 22N1(m), 22P1(m)), wobei ein Ende des ersten Übertragungsgatters mit der Taktsignalversorgungsleitung entsprechend dem einen der zwei benachbarten Takttreiber verbunden ist, das erste Übertragungsgatter eine Steuerungselektrode zum Empfangen des Steuerungssignals aufweist, und das erste Übertragungsgatter einen P-Kanal-MOS-Transistor und einen N-Kanal-MOS-Transistor aufweist, die zueinander parallel geschaltet sind,
ein in dazwischenliegender Weise zwischen zwei benachbarten Takttreibern (15a, 15b) angeordnetes zweites Übertragungsgatter (22N2(1), 22P2(1), . . ., 22N2(m), 22P2(m)), wobei ein Ende des zweiten Übertragungsgatters mit der Taktsignalversorgungsleitung entsprechend dem anderen benachbarten Takttreiber verbunden ist, das zweite Übertragungsgatter eine Steuerungselektrode aufweist zum Emfpangen des Steuerungssignals, und das zweite Übertragungsgatter einen P-Kanal-MOS-Transistor und einen N-Kanal-MOS-Transistor aufweist, die zueinander parallel geschaltet sind, und
eine in dazwischenliegender Weise zwischen zwei benachbarten Takttreibern (15a, 15b) angeordnete Ver bindungsverdrahtung (22H), wobei ein Ende der Verbin dungsverdrahtung (22H) mit dem anderen Ende des be treffenden ersten Übertragungsgatters (22N1(1), 22P1(1), . . ., 22N1(m), 22P1(m)), verbunden ist, und das andere Ende der Verbindungsverdrahtung (22H) mit dem anderen Ende des betreffenden zweiten Übertragungsgatters (22N2(1), 22P2(1), . . ., 22N2(m), 22P2(m)), verbunden ist.
9. Integrierte Halbleiterschaltungseinrichtung, mit:
einem Halbleitersubstrat (1) mit einer Vielzahl von Makrozellenlayoutbereichen (9), die in einer ersten Richtung in der Hauptebene des Halbleitersubstrats (1) angeordnet sind, und
einer Vielzahl von in einer zweiten Richtung senkrecht zur ersten Richtung in jedem der Vielzahl der Makrozellenlayoutbereiche (9) des Halbleitersubstrats (1) angeordneten Elektrodenpaaren (4, 5),
wobei die Vielzahl der Makrozellenlayoutbereiche (9) eine Vielzahl von in der zweiten Richtung ausgerichteten N- Diffusionsbereichen (6) und eine Vielzahl von jeweils in der zweiten Richtung ausgerichteten P-Diffusionsbereichen (7) aufweist, wobei die Vielzahl der N-Diffusionsbereiche und die Vielzahl der P-Diffusionsbereiche gemeinsam in der ersten Richtung ausgebildet sind,
wobei jedes der Vielzahl der Elektrodenpaare (4, 5) aus einer ersten und einer zweiten Elektrode besteht, wobei die erste Elektrode (4) zusammen mit einem dazwischenliegenden Isolierfilm zwischen einem benachbarten Paar der Vielzahl der in jedem der Vielzahl der Makrozellenlayoutbereich (9) vorgesehenen N- Diffusionsbereiche (6), und die zweite Elektrode (5) zusammen mit einem dazwischenliegenden Isolierfilm zwischen einem benachbarten Paar der Vielzahl der entlang der ersten Elektrode (4) in der ersten Richtung und in dem betreffenden Makrozellenlayoutbereich (9) vorgesehenen P- Diffusionsbereiche (7) ausgebildet ist,
wobei jedes der Vielzahl der Elektrodenpaare (4, 5) und der zu beiden Seiten des betreffenden Elektrodenpaars angeordneten N- und P-Diffusionsbereiche (6, 7) eine Grundzelle (8) bilden,
wobei eine erste Makrozelle, die aus einer vorbestimmten Anzahl benachbarter Grundzellen (8) besteht und die als Logikschaltung arbeitet, in jedem der Vielzahl der Makrozellenlayoutbereiche (9) auf dem Halbleitersubstrat vorgesehen ist,
wobei eine zweite Makrozelle, die aus einer vorbestimmten Anzahl benachbarter Grundzellen (8) besteht, und die als eine ein Taktsignal erfordernde Schaltung arbeitet, in jedem von zumindest zwei der Vielzahl der Makrozellenlayoutbereiche (9) vorgesehen ist,
wobei die Vielzahl der Makrozellenlayoutbereiche (9) auf dem Halbleitersubstrat (1) in eine Vielzahl von Abschnitte aufgeteilt ist, und jeder Aufteilungsabschnitt mit einem Takttreiber (15a, 15b) und einem Takteingangsanschluß zum Empfangen eines Taktsignals ausgestattet ist,
wobei jeder der Takttreiber (15a, 15b) im be treffenden Aufteilungsabschnitt umfaßt:
einen Vortreiber (17a, 17b), der aus einer vor bestimmten Anzahl benachbarter Grundzellen (8) besteht und im betreffenden Makrozellenlayoutbereich (9) auf dem Halbleitersubstrat (1) angeordnet ist,
eine Vielzahl von Haupttreibern (19(1) bis 19(n)), die aus einer vorbestimmten Anzahl benachbarter Grundzellen (8) bestehen, und die entlang einer einzigen geraden Linie mit den Vortreibern angeordnet sind, wobei die Vielzahl der Haupttreiber in jedem von zumindest zwei der Makrozellenlayoutbereiche (9) auf dem Halbleitersubstrat (1) angeordnet sind, die nicht die Vortreiber (17a, 17b) aufweisen,
eine erste, linear in der ersten Richtung auf dem Vortreiber (17a, 17b) und der Vielzahl der Haupttreiber (19(1) bis 19(n)) im betreffenden Aufteilungsabschnitt angeordnete gemeinsame Leitung (18a, 18b), die elektrisch mit einem Ausgangsknoten des Vortreibers (17a, 17b) und mit Eingangsknoten der Vielzahl der Haupttreiber (19(1) bis 19(n)) verbunden ist, die im betreffenden Aufteilungsabschnitt vorgesehen sind,
eine zweite, in der ersten Richtung auf dem Vortreiber (17a, 17b) und der Vielzahl der Haupttreiber (19(1) bis 19(n)) des betreffenden Aufteilungsabschnitts angeordnete gemeinsame Leitung (21a, 21b), die elektrisch mit Ausgangsknoten der Vielzahl der Haupttreiber im betreffenden Aufteilungsabschnitt verbunden ist, und
eine Vielzahl von Taktsignalversorgungsleitungen (20(1) bis 20(m)) entsprechend der Vielzahl der Makro zellenlayoutbereiche (9), die jeweils eine zweite Makrozelle (16) im betreffenden Aufteilungsabschnitt aufweisen, wobei die Vielzahl der Taktsignalversor gungsleitungen (20(1) bis 20(m)) linear in der zweiten Richtung angeordnet und elektrisch mit der zweiten gemeinsamen Leitung (21a, 21b) verbunden ist, und die Vielzahl der Taktsignalversorgungsleitungen (20(1) bis 20(m)) ferner elektrisch mit jedem Takteingangsknoten der im betreffenden Makrozellenlayoutbereich (9) vorgesehenen zweiten Makrozelle (16) verbunden ist, und
wobei die integrierte Halbleiterschaltungseinrichtung ferner eine in dazwischenliegender Weise zwischen benachbarten Takttreibern (15a, 15b) angeordnete Verbindungseinrichtung (22) aufweist, die die betreffenden Taktsignalversorgungsleitungen (20(1) bis 20(m)) der zwei benachbarten Takttreiber (15a, 15b) elektrisch voneinander trennt, wenn ein Steuerungssignal einen ersten Zustand bezeichnet, und wobei die Verbindungseinrichtung (22) ferner die betreffenden Taktsignalversorgungsleitungen (20(1) bis 20(m)) der zwei benachbarten Takttreiber (15a, 15b) elektrisch verbindet, wenn das Steuerungssignal einen zweiten Zustand bezeichnet.
einem Halbleitersubstrat (1) mit einer Vielzahl von Makrozellenlayoutbereichen (9), die in einer ersten Richtung in der Hauptebene des Halbleitersubstrats (1) angeordnet sind, und
einer Vielzahl von in einer zweiten Richtung senkrecht zur ersten Richtung in jedem der Vielzahl der Makrozellenlayoutbereiche (9) des Halbleitersubstrats (1) angeordneten Elektrodenpaaren (4, 5),
wobei die Vielzahl der Makrozellenlayoutbereiche (9) eine Vielzahl von in der zweiten Richtung ausgerichteten N- Diffusionsbereichen (6) und eine Vielzahl von jeweils in der zweiten Richtung ausgerichteten P-Diffusionsbereichen (7) aufweist, wobei die Vielzahl der N-Diffusionsbereiche und die Vielzahl der P-Diffusionsbereiche gemeinsam in der ersten Richtung ausgebildet sind,
wobei jedes der Vielzahl der Elektrodenpaare (4, 5) aus einer ersten und einer zweiten Elektrode besteht, wobei die erste Elektrode (4) zusammen mit einem dazwischenliegenden Isolierfilm zwischen einem benachbarten Paar der Vielzahl der in jedem der Vielzahl der Makrozellenlayoutbereich (9) vorgesehenen N- Diffusionsbereiche (6), und die zweite Elektrode (5) zusammen mit einem dazwischenliegenden Isolierfilm zwischen einem benachbarten Paar der Vielzahl der entlang der ersten Elektrode (4) in der ersten Richtung und in dem betreffenden Makrozellenlayoutbereich (9) vorgesehenen P- Diffusionsbereiche (7) ausgebildet ist,
wobei jedes der Vielzahl der Elektrodenpaare (4, 5) und der zu beiden Seiten des betreffenden Elektrodenpaars angeordneten N- und P-Diffusionsbereiche (6, 7) eine Grundzelle (8) bilden,
wobei eine erste Makrozelle, die aus einer vorbestimmten Anzahl benachbarter Grundzellen (8) besteht und die als Logikschaltung arbeitet, in jedem der Vielzahl der Makrozellenlayoutbereiche (9) auf dem Halbleitersubstrat vorgesehen ist,
wobei eine zweite Makrozelle, die aus einer vorbestimmten Anzahl benachbarter Grundzellen (8) besteht, und die als eine ein Taktsignal erfordernde Schaltung arbeitet, in jedem von zumindest zwei der Vielzahl der Makrozellenlayoutbereiche (9) vorgesehen ist,
wobei die Vielzahl der Makrozellenlayoutbereiche (9) auf dem Halbleitersubstrat (1) in eine Vielzahl von Abschnitte aufgeteilt ist, und jeder Aufteilungsabschnitt mit einem Takttreiber (15a, 15b) und einem Takteingangsanschluß zum Empfangen eines Taktsignals ausgestattet ist,
wobei jeder der Takttreiber (15a, 15b) im be treffenden Aufteilungsabschnitt umfaßt:
einen Vortreiber (17a, 17b), der aus einer vor bestimmten Anzahl benachbarter Grundzellen (8) besteht und im betreffenden Makrozellenlayoutbereich (9) auf dem Halbleitersubstrat (1) angeordnet ist,
eine Vielzahl von Haupttreibern (19(1) bis 19(n)), die aus einer vorbestimmten Anzahl benachbarter Grundzellen (8) bestehen, und die entlang einer einzigen geraden Linie mit den Vortreibern angeordnet sind, wobei die Vielzahl der Haupttreiber in jedem von zumindest zwei der Makrozellenlayoutbereiche (9) auf dem Halbleitersubstrat (1) angeordnet sind, die nicht die Vortreiber (17a, 17b) aufweisen,
eine erste, linear in der ersten Richtung auf dem Vortreiber (17a, 17b) und der Vielzahl der Haupttreiber (19(1) bis 19(n)) im betreffenden Aufteilungsabschnitt angeordnete gemeinsame Leitung (18a, 18b), die elektrisch mit einem Ausgangsknoten des Vortreibers (17a, 17b) und mit Eingangsknoten der Vielzahl der Haupttreiber (19(1) bis 19(n)) verbunden ist, die im betreffenden Aufteilungsabschnitt vorgesehen sind,
eine zweite, in der ersten Richtung auf dem Vortreiber (17a, 17b) und der Vielzahl der Haupttreiber (19(1) bis 19(n)) des betreffenden Aufteilungsabschnitts angeordnete gemeinsame Leitung (21a, 21b), die elektrisch mit Ausgangsknoten der Vielzahl der Haupttreiber im betreffenden Aufteilungsabschnitt verbunden ist, und
eine Vielzahl von Taktsignalversorgungsleitungen (20(1) bis 20(m)) entsprechend der Vielzahl der Makro zellenlayoutbereiche (9), die jeweils eine zweite Makrozelle (16) im betreffenden Aufteilungsabschnitt aufweisen, wobei die Vielzahl der Taktsignalversor gungsleitungen (20(1) bis 20(m)) linear in der zweiten Richtung angeordnet und elektrisch mit der zweiten gemeinsamen Leitung (21a, 21b) verbunden ist, und die Vielzahl der Taktsignalversorgungsleitungen (20(1) bis 20(m)) ferner elektrisch mit jedem Takteingangsknoten der im betreffenden Makrozellenlayoutbereich (9) vorgesehenen zweiten Makrozelle (16) verbunden ist, und
wobei die integrierte Halbleiterschaltungseinrichtung ferner eine in dazwischenliegender Weise zwischen benachbarten Takttreibern (15a, 15b) angeordnete Verbindungseinrichtung (22) aufweist, die die betreffenden Taktsignalversorgungsleitungen (20(1) bis 20(m)) der zwei benachbarten Takttreiber (15a, 15b) elektrisch voneinander trennt, wenn ein Steuerungssignal einen ersten Zustand bezeichnet, und wobei die Verbindungseinrichtung (22) ferner die betreffenden Taktsignalversorgungsleitungen (20(1) bis 20(m)) der zwei benachbarten Takttreiber (15a, 15b) elektrisch verbindet, wenn das Steuerungssignal einen zweiten Zustand bezeichnet.
10. Integrierte Halbleiterschaltungseinrichtung nach
Anspruch 9, wobei die Haupttreiber (19(1) bis 19(n)) der
Vielzahl der Takttreiber (15a, 15b) aktiviert werden, wenn
das Steuerungssignal den ersten Zustand bezeichnet, und
wobei die Haupttreiber (19(1) bis 19(n)) der Vielzahl der
Takttreiber (15a, 15b) mit Ausnahme eines Takttreibers
deaktiviert werden, wenn das Steuerungssignal den zweiten
Zustand bezeichnet.
11. Integrierte Halbleiterschaltungseinrichtung nach
Anspruch 9,
wobei die ersten und zweiten gemeinsamen Leitungen (18a, 18b, 21a, 21b) im mittleren Bereich in der zweiten Richtung jedes der Aufteilungsabschnitte angeordnet sind, und
wobei der mittlere Bereich der Vielzahl der bei dem betreffenden Aufteilungsabschnitt vorgesehenen Taktsignalversorgungsleitungen elektrisch mit der zweiten gemeinsamen Leitung (21a, 21b) im betreffenden Aufteilungsabschnitt verbunden ist.
wobei die ersten und zweiten gemeinsamen Leitungen (18a, 18b, 21a, 21b) im mittleren Bereich in der zweiten Richtung jedes der Aufteilungsabschnitte angeordnet sind, und
wobei der mittlere Bereich der Vielzahl der bei dem betreffenden Aufteilungsabschnitt vorgesehenen Taktsignalversorgungsleitungen elektrisch mit der zweiten gemeinsamen Leitung (21a, 21b) im betreffenden Aufteilungsabschnitt verbunden ist.
12. Integrierte Halbleiterschaltungseinrichtung nach
Anspruch 9,
wobei jeder der Aufteilungsabschnitte zumindest ein Leistungsversorgungsleitungspaar, bestehend aus einer Leistungsversorgungsleitung (25), der ein Ver sorgungspotential zugeführt wird, und einer zur Leistungsversorgungsleitung (25) benachbart und parallel angeordneten Masseleitung (26), der ein Massepotential zugeführt wird, aufweist und das Leistungsversorgungs leitungspaar (25, 26) linear in der ersten Richtung in der Hauptebene des Halbleitersubstrats (1) ausgebildet ist, und wobei der Vortreiber (17a, 17b) und die Vielzahl der Haupttreiber (19(1) bis 19(n)) zwischen der Leistungsversorgungsleitung (25) und der Masseleitung (26) angeordnet sind, die das im betreffenden Aufteilungs abschnitt vorgesehene Leistungsversorgungsleitungspaar bilden.
wobei jeder der Aufteilungsabschnitte zumindest ein Leistungsversorgungsleitungspaar, bestehend aus einer Leistungsversorgungsleitung (25), der ein Ver sorgungspotential zugeführt wird, und einer zur Leistungsversorgungsleitung (25) benachbart und parallel angeordneten Masseleitung (26), der ein Massepotential zugeführt wird, aufweist und das Leistungsversorgungs leitungspaar (25, 26) linear in der ersten Richtung in der Hauptebene des Halbleitersubstrats (1) ausgebildet ist, und wobei der Vortreiber (17a, 17b) und die Vielzahl der Haupttreiber (19(1) bis 19(n)) zwischen der Leistungsversorgungsleitung (25) und der Masseleitung (26) angeordnet sind, die das im betreffenden Aufteilungs abschnitt vorgesehene Leistungsversorgungsleitungspaar bilden.
13. Integrierte Halbleiterschaltungseinrichtung nach
Anspruch 9,
wobei eine Verdrahtung innerhalb jeder der ersten Makrozellen, eine Verdrahtung innerhalb jeder der zweiten Makrozellen (16), eine Verdrahtung zwischen den ersten Makrozellen, und eine Verdrahtung zwischen den ersten Makrozellen einerseits und den zweiten Makrozellen (16) andererseits mittels zumindest einer der ersten und zweiten Verdrahtungen gebildet ist, wobei die erste Verdrahtung in der zweiten Richtung ausgerichtet und mittels einer ersten elektrischen Leitungsschicht auf der Vielzahl der Elektrodenpaare (4, 5) ausgebildet ist, und die zweite Verdrahtung in der ersten Richtung angeordnet und mittels einer zweiten elektrischen Leitungsschicht ausgebildet ist, die zur ersten elektrischen Leitungsschicht unterschiedlich ist,
wobei die ersten und zweiten gemeinsamen Leitungen (18a, 18b, 21a, 21b) mittels der zweiten elektrischen Leitungsschicht gebildet sind, und
wobei die Vielzahl der Taktsignalversorgungsleitungen (20(1) bis 20(m)) mittels der ersten elektrischen Leitungsschicht gebildet ist.
wobei eine Verdrahtung innerhalb jeder der ersten Makrozellen, eine Verdrahtung innerhalb jeder der zweiten Makrozellen (16), eine Verdrahtung zwischen den ersten Makrozellen, und eine Verdrahtung zwischen den ersten Makrozellen einerseits und den zweiten Makrozellen (16) andererseits mittels zumindest einer der ersten und zweiten Verdrahtungen gebildet ist, wobei die erste Verdrahtung in der zweiten Richtung ausgerichtet und mittels einer ersten elektrischen Leitungsschicht auf der Vielzahl der Elektrodenpaare (4, 5) ausgebildet ist, und die zweite Verdrahtung in der ersten Richtung angeordnet und mittels einer zweiten elektrischen Leitungsschicht ausgebildet ist, die zur ersten elektrischen Leitungsschicht unterschiedlich ist,
wobei die ersten und zweiten gemeinsamen Leitungen (18a, 18b, 21a, 21b) mittels der zweiten elektrischen Leitungsschicht gebildet sind, und
wobei die Vielzahl der Taktsignalversorgungsleitungen (20(1) bis 20(m)) mittels der ersten elektrischen Leitungsschicht gebildet ist.
14. Integrierte Halbleiterschaltungseinrichtung nach
Anspruch 9,
wobei die Vielzahl der Makrozellenlayoutbereiche (9) auf dem Halbleitersubstrat (1) in eine Vielzahl von Abschnitten in der zweiten Richtung aufgeteilt ist, und
wobei die Verbindungseinrichtung (22) Verbindungsteile aufweist, die jeweils ein in dazwischenliegender Lage zwischen zwei benachbarten Aufteilungsabschnitten und aus einer vorbestimmten Anzahl benachbarter Grundzellen (8) bestehendes Übertragungsgatter umfassen, wobei ein Ende des Übertragungsgatters mit einem Ende der Taktsignalversorgungsleitung (20(1) bis 20(m)) entsprechend dem in einem der zwei benachbarten Aufteilungsabschnitte vorgesehenen Takttreiber (15a, 15b) verbunden ist, und das andere Ende des Übertragungsgatters mit einem Ende der Taktsignalversorgungsleitung (20(1) bis 20(m)) entsprechend dem im anderen benachbarten Aufteilungsabschnitt vorgesehenen Takttreiber (15a, 15b) verbunden ist, und das Übertragungsgatter eine Steuerungselektrode zum Empfangen des Steuerungssignals aufweist.
wobei die Vielzahl der Makrozellenlayoutbereiche (9) auf dem Halbleitersubstrat (1) in eine Vielzahl von Abschnitten in der zweiten Richtung aufgeteilt ist, und
wobei die Verbindungseinrichtung (22) Verbindungsteile aufweist, die jeweils ein in dazwischenliegender Lage zwischen zwei benachbarten Aufteilungsabschnitten und aus einer vorbestimmten Anzahl benachbarter Grundzellen (8) bestehendes Übertragungsgatter umfassen, wobei ein Ende des Übertragungsgatters mit einem Ende der Taktsignalversorgungsleitung (20(1) bis 20(m)) entsprechend dem in einem der zwei benachbarten Aufteilungsabschnitte vorgesehenen Takttreiber (15a, 15b) verbunden ist, und das andere Ende des Übertragungsgatters mit einem Ende der Taktsignalversorgungsleitung (20(1) bis 20(m)) entsprechend dem im anderen benachbarten Aufteilungsabschnitt vorgesehenen Takttreiber (15a, 15b) verbunden ist, und das Übertragungsgatter eine Steuerungselektrode zum Empfangen des Steuerungssignals aufweist.
15. Integrierte Halbleiterschaltungseinrichtung nach
Anspruch 9,
wobei die Vielzahl der Makrozellenlayoutbereiche (9) auf dem Halbleitersubstrat in eine Vielzahl von Abschnitten in der zweiten Richtung aufgeteilt ist,
wobei die Verbindungseinrichtung (22) Verbindungs teile aufweist, die jeweils umfassen:
ein in der Nähe eines der zwei benachbarten Auf teilungsabschnitte angeordnetes und aus einer vorbe stimmten Anzahl benachbarter Grundzellen (8) bestehendes 22N1 (m), erstes Übertragungsgatter (22N1(1), 22P1(1), . . ., 22N1(m), 22P1(m)), wobei ein Ende des ersten Übertragungsgatters mit einem Ende der Taktsignalversorgungsleitung (20(1) bis 20(m)) entsprechend dem in einem der zwei benachbarten Aufteilungsabschnitte vorgesehenen Takttreiber (15a, 15b) verbunden ist, und das erste Übertragungsgatter eine Steuerungselektrode zum Empfangen des Steuerungssignals aufweist,
ein in der Nähe der anderen der zwei benachbarten Aufteilungsabschnitte angeordnetes und aus einer vor bestimmten Anzahl benachbarter Grundzellen (8) bestehendes zweites Übertragungsgatter (22N2(1), 22P2(1), . . ., 22N2(m), 22P2(m)), wobei ein Ende des zweiten Übertragungsgatters mit einem Ende der Taktsignalversorgungsleitung (20(1) bis 20(m)) entsprechend dem in dem anderen der beiden benachbarten Aufteilungsabschnitte vorgesehenen Takttreiber (15a, 15b) verbunden ist, und das zweite Übertragungsgatter eine Steuerungselektrode aufweist zum Empfangen des Steuerungssignals, und
eine Verbindungsverdrahtung (22H), deren eines Ende mit dem anderen Ende des ersten Übertragungsgatters (22N1(1), 22P1(1), . . ., 22N1(m), 22P1(m)) verbunden ist, und das andere Ende der Verbindungsverdrahtung (22H) mit dem anderen Ende des zweiten Übertragungsgatters (22N2(1), 22P2(1), . . ., 22N2(m), 22P2,
wobei die Vielzahl der Makrozellenlayoutbereiche (9) auf dem Halbleitersubstrat in eine Vielzahl von Abschnitten in der zweiten Richtung aufgeteilt ist,
wobei die Verbindungseinrichtung (22) Verbindungs teile aufweist, die jeweils umfassen:
ein in der Nähe eines der zwei benachbarten Auf teilungsabschnitte angeordnetes und aus einer vorbe stimmten Anzahl benachbarter Grundzellen (8) bestehendes 22N1 (m), erstes Übertragungsgatter (22N1(1), 22P1(1), . . ., 22N1(m), 22P1(m)), wobei ein Ende des ersten Übertragungsgatters mit einem Ende der Taktsignalversorgungsleitung (20(1) bis 20(m)) entsprechend dem in einem der zwei benachbarten Aufteilungsabschnitte vorgesehenen Takttreiber (15a, 15b) verbunden ist, und das erste Übertragungsgatter eine Steuerungselektrode zum Empfangen des Steuerungssignals aufweist,
ein in der Nähe der anderen der zwei benachbarten Aufteilungsabschnitte angeordnetes und aus einer vor bestimmten Anzahl benachbarter Grundzellen (8) bestehendes zweites Übertragungsgatter (22N2(1), 22P2(1), . . ., 22N2(m), 22P2(m)), wobei ein Ende des zweiten Übertragungsgatters mit einem Ende der Taktsignalversorgungsleitung (20(1) bis 20(m)) entsprechend dem in dem anderen der beiden benachbarten Aufteilungsabschnitte vorgesehenen Takttreiber (15a, 15b) verbunden ist, und das zweite Übertragungsgatter eine Steuerungselektrode aufweist zum Empfangen des Steuerungssignals, und
eine Verbindungsverdrahtung (22H), deren eines Ende mit dem anderen Ende des ersten Übertragungsgatters (22N1(1), 22P1(1), . . ., 22N1(m), 22P1(m)) verbunden ist, und das andere Ende der Verbindungsverdrahtung (22H) mit dem anderen Ende des zweiten Übertragungsgatters (22N2(1), 22P2(1), . . ., 22N2(m), 22P2,
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JP3838890B2 (ja) * | 2001-08-21 | 2006-10-25 | Necエレクトロニクス株式会社 | 半導体集積回路とその設計方法 |
US9305129B2 (en) * | 2013-12-26 | 2016-04-05 | Cavium, Inc. | System for and method of tuning clock networks constructed using variable drive-strength clock inverters with variable drive-strength clock drivers built out of a smaller subset of base cells |
US9390209B2 (en) | 2013-12-26 | 2016-07-12 | Cavium, Inc. | System for and method of combining CMOS inverters of multiple drive strengths to create tune-able clock inverters of variable drive strengths in hybrid tree-mesh clock distribution networks |
US9443053B2 (en) | 2013-12-26 | 2016-09-13 | Cavium, Inc. | System for and method of placing clock stations using variable drive-strength clock drivers built out of a smaller subset of base cells for hybrid tree-mesh clock distribution networks |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0384951A (ja) * | 1989-08-29 | 1991-04-10 | Mitsubishi Electric Corp | 集積回路のレイアウト設計方法 |
JPH0722511A (ja) * | 1993-07-05 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置 |
JPH07168735A (ja) * | 1993-12-16 | 1995-07-04 | Matsushita Electric Ind Co Ltd | スキャンテスト方法およびクロックスキュー補正装置およびクロック配線方法 |
US5444276A (en) * | 1992-12-18 | 1995-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit macro cells with wide lines |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6182525A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体集積回路装置 |
JPS61226943A (ja) * | 1985-03-30 | 1986-10-08 | Toshiba Corp | 自動配置配線用標準セル |
JPH01251738A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタンダードセル |
US5497109A (en) * | 1989-11-14 | 1996-03-05 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit with reduced clock skew |
US5079614A (en) * | 1990-09-26 | 1992-01-07 | S-Mos Systems, Inc. | Gate array architecture with basic cell interleaved gate electrodes |
FR2683342B1 (fr) * | 1991-10-31 | 1994-01-07 | Gemplus Card International | Circuit d'interface pour carte a circuit integre. |
JP3030991B2 (ja) * | 1991-11-14 | 2000-04-10 | 日本電気株式会社 | 半導体集積回路 |
JPH0714994A (ja) * | 1993-06-17 | 1995-01-17 | Fujitsu Ltd | 半導体集積回路装置及び基準信号供給方法 |
JP2760284B2 (ja) * | 1994-06-27 | 1998-05-28 | 日本電気株式会社 | 半導体集積回路装置 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0384951A (ja) * | 1989-08-29 | 1991-04-10 | Mitsubishi Electric Corp | 集積回路のレイアウト設計方法 |
US5444276A (en) * | 1992-12-18 | 1995-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit macro cells with wide lines |
JPH0722511A (ja) * | 1993-07-05 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置 |
JPH07168735A (ja) * | 1993-12-16 | 1995-07-04 | Matsushita Electric Ind Co Ltd | スキャンテスト方法およびクロックスキュー補正装置およびクロック配線方法 |
Non-Patent Citations (1)
Title |
---|
WÖHLER, M., MÜLLER, D., et al.: Dem Zero-Skew ein Stück näher? DE-Z.: Elektronik 22/1995, S. 58-64 * |
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JPH10242396A (ja) | 1998-09-11 |
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