JPH0722511A

JPH0722511A - 半導体装置

Info

Publication number: JPH0722511A
Application number: JP5165691A
Authority: JP
Inventors: Katsuyuki Maruyama; 勝之丸山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-07-05
Filing date: 1993-07-05
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】半導体装置内部に供給するクロックのクロッ
クスキューを低減する。【構成】外部からクロック信号を受け、入力端１１か
ら出力端までの長さが同一である配線により、クロック
を複数に分配するプリクロックセル１と、半導体装置内
部の回路にクロックを供給する複数のメインクロックセ
ル２と、プリクロックセル１からメインクロックセル２
にクロックを供給する同一の配線長の配線３とからなる
クロック分配回路を備えた半導体装置であり、クロック
分配回路における各配線の長さを等しくすることによ
り、分配されたクロック間の時間的ずれを少なくする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、内部回路にクロック
を供給するためのクロック分配回路を備える半導体装置
に関するものである。

【０００２】

【従来の技術】ゲートアレイなどの半導体装置におい
て、その半導体内部に形成された複数の回路は、相互に
同期をとりながら動作することが多い。このような場
合、同期をとるためのタイミング信号であるクロック
を、これら複数の回路に分配する必要がある。そして、
これらクロックは、それぞれの回路において動作開始、
終了等の基準となるため、位相、振幅等が同じで、同一
のタイミングで動作することが望ましい。

【０００３】従来の半導体装置におけるクロックの分配
方式には、図６に示すクロックツリー型分配方式と呼ば
れる方式がある。図６は半導体装置のチップの表面図で
あるが、クロック分配回路のみを示し、それ以外の回路
は省略している。

【０００４】同図において、１０１は電子回路が構成さ
れたマクロセルの周辺に配されたＩ／Ｏバッファ配置領
域、１０２は図示しない入力端子から外部のクロックを
受け、増幅等のバッファリングを行った後、半導体装置
のチップに構成された電子回路に対して出力するＩ／Ｏ
バッファである。Ｉ／Ｏバッファ１０２は、Ｉ／Ｏバッ
ファ配置領域１０１上に形成されている。１０３ａ〜１
０３ｄ（以下、１０３と総称する）及び１０４ａ〜１０
４ｄ（以下、１０４と総称する）はＩ／Ｏバッファ１０
２の出力を受け、クロックをバッファリングするクロッ
クドライバ、１０５ａ〜１０５ｂ（以下、１０５と総称
する）はＩ／Ｏバッファ１０２の出力を４つに分配し、
クロックドライバ１０３に対し供給する配線、１０６ａ
〜１０６ｂ（以下、１０６と総称する）はクロックドラ
イバ１０３の出力をクロックドライバ１０４に供給する
配線、１０７ａ〜１０７ｂ（以下、１０７と総称する）
はクロックドライバ１０４の出力を、半導体装置を構成
する電子回路の一部であるフリップフロップ（Ｆ／Ｆ）
に供給する配線である。

【０００５】図６におけるクロックツリー型分配方式で
は、Ｉ／Ｏバッファ１０２が外部からのクロックをバッ
ファリングし、配線１０５ａ〜１０５ｄにより４つに分
配し、クロックドライバ１０３ａ〜１０３ｄ及び１０４
ａ〜１０４ｄを介して、４つのＦ／Ｆに供給する。すな
わち、ツリー構造を持ったクロック配線を介して、一つ
のクロック信号を複数に分割し、フリップスロップ（Ｆ
／Ｆ）のクロック端子に入力する。これらフリップフロ
ップ（Ｆ／Ｆ）は、クロックに従って同期をとりながら
動作し、所定の処理を行う。

【０００６】このクロックリング型分配方式に基づき、
設計を自動配置配線によりおこなった場合、Ｉ／Ｏバッ
ファ１０２から初段のクロックドライバ１０３ａ〜１０
３ｄまでの配線１０５ａ〜１０５ｄのそれぞれの長さ、
クロックドライバ間の配線１０６ａ〜１０６ｄの長さ、
及び最終段のクロックドライバ１０４ａ〜１０４ｄから
フリップフロップ（Ｆ／Ｆ）までの配線１０７ａ〜１０
７ｄの長さは、回路の配置に応じて、自動的に決定され
るため、この長さを論理設計の段階で見積もることは非
常に困難である。

【０００７】このため、チップのレイアウト後の配線長
にばらつきを生じ、それぞれの回路に分配されるクロッ
クには、わずかながらも時間的なずれが生じる。このク
ロックの時間的ずれは、クロックスキューと呼ばれ、こ
のずれが大きくなると誤動作の原因となり、信頼性の低
下を招くことになる。また、クロック周波数は、クロッ
クの立ち上がり時間、立ち下がり時間そしてクロックス
キューの合計よりも小さくすることはできないことか
ら、高速動作が困難となる。

【０００８】したがって、クロックスキューは、特に高
速動作する回路において問題となり、高速メモリやゲー
トアレイ等では、クロックスキューが許容範囲に収まる
よう管理することが重要になる。しかし、従来のクロッ
クツリー型分配回路によれば、その配置、配線長を最適
化し、クロックスキューを低減するには、レイアウト試
行とタイミング検証を繰り返しつつ、論理設計やレイア
ウト設計にフィードバックしなくてはならなかった。

【０００９】一方、このクロックスキューの発生を抑
え、クロックスキューの管理を容易にする従来の半導体
装置として、クロックリングと呼ばれるクロックの分配
回路を備えた図７に示すものがある。図７に半導体装置
のチップ表面の構成を示す。同図において、１０２は図
示しない端子から入力されたクロックを、増幅等のバッ
ファリングをした後、プリクロックドライバ１１１に供
給するＩ／Ｏバッファ、１１１はＩ／Ｏバッファ１０２
からの信号を受け、クロックを増幅するプリクロックド
ライバ、１１２ａ及び１１２ｂ（以下、１１２と総称す
る）はプリクロックドライバ１１１の出力を受け、増幅
した後クロックリング１１３に供給するメインクロック
ドライバ、１１３は半導体装置のチップ全体に張り巡ら
され、メインクロックドライバ１１２により供給された
クロックを分配する格子状のクロックリング、１１４ａ
及び１１４ｂ（以下、１１４と総称する）はメインクロ
ックドライバ１１２の出力をクロックリング１１３に供
給するための接続点、１１５ａ及び１１５ｂ（以下、１
１５と総称する）は、クロックリング１１３におけるメ
インクロックドライバ１１２から最も遠い点である。

【００１０】次に、動作について説明する。図示しない
端子から供給されたクロックは、まず、Ｉ／Ｏバッファ
１０２に入力され、バッファリングが行われる。その出
力はプリクロックドライバ１１１を介して、メインクロ
ックドライバ１１２ａ、１１２ｂに入力される。メイン
クロックドライバ１１２ａ、１１２ｂは、クロックリン
グ１１３を駆動する。このように、クロックリング１１
３をプリクロックドライバ１１１と２つのメインクロッ
クドライバ１１２ａ、１１２ｂにより駆動するのは、ク
ロックスキューを低減するためである。すなわち、プリ
クロックドライバ１１１がないとすると、Ｉ／Ｏバッフ
ァ１０２の位置によっては、Ｉ／Ｏバッファ１０２から
メインクロックドライバ１１２ａ、１１２ｂまでの配線
の長さが、必ずしも同じにはならず、クロックスキュー
が発生する。しかし、図７の構成では、２つのメインク
ロックドライバ１１２ａ、１１２ｂを同時に駆動するよ
うに、プリクロックドライバ１１１を等距離の位置にお
いているため、クロックスキューを低減できる。

【００１１】半導体装置のフリップフロップ（Ｆ／Ｆ）
は、クロックリング１１３からクロックを受け、このク
ロックに同期して所定の処理を行う。ところで、このク
ロックリング型分配方式では、固定配線によりクロック
を供給するため、クロックリング１１３からフリップフ
ロップ（Ｆ／Ｆ）のクロック入力端子までの配線長と、
クロックリング１１３においてクロックが伝搬する配線
の長さを予測することができる。すなわち、クロック
が、クロックリング１１３のドライバに最も近い点１１
４から最も遠い点１１５まで伝搬した場合に、そのクロ
ックスキューは最大となるから、その値に基づき、クロ
ックスキュー管理を容易におこなうことができる。

【００１２】

【発明が解決しようとする課題】しかし、このようにチ
ップ全体をカバーする固定配線では、クロックスキュー
の管理はできるものの、その配線の浮遊容量が増大し、
高速で動作させるのは不適当である。また、パラレル駆
動を行っているメインクロックドライバ１１２ａ、１１
２ｂは、駆動能力の高いクロックドライバを構成するた
めにＩ／Ｏ領域１０１に構成しており、そのため、クロ
ックを供給する点である接続点１１４ａと接続点１１４
ｂとの間隔が大きくなり、クロックリング１１３内にク
ロックスキューが生じる。また、クロックリング１１３
の配線に生じる静電容量を充放電させるために、高い駆
動能力を持った特殊なドライバが必要となり、自動設計
の際のライブラリの開発に時間がかかる。

【００１３】さらに、図６の場合と異なり、クロックド
ライバに内部マクロセルを用いていないので、クロック
専用のドライバ１１１、１１２等を必要とする。例え
ば、半導体装置の内部回路の出力をクロックとして、他
の内部回路に供給する場合、上述のように浮遊容量があ
るため、内部回路の出力にとって負荷が大きすぎ、直接
接続することができない。したがって、半導体装置の内
部回路の出力をクロックとして取り扱うには、チップ上
で巨大な面積を占有する特殊なクロックドライバが必要
となるという問題点があった。

【００１４】この発明は、上記のような問題点を解決す
るためになされたもので、クロックの分配回路の長さを
均等にすることにより、半導体装置の低クロックスキュ
ー化を実現し、高速動作可能な半導体装置を得ることを
目的とする。

【００１５】

【課題を解決するための手段】請求項１の発明に係る半
導体装置は、外部から時間基準信号を受け、入力端から
出力端までの長さが略同一である配線により複数の出力
に分配する前置分配回路と、上記前置分配回路の出力を
受け、内部回路に時間信号を供給する複数の供給回路
と、それぞれが略同一の長さをもち、上記前置分配回路
の出力を複数の上記供給回路に伝送する複数の配線とか
ら構成される時間基準信号分配回路を備えたものであ
る。

【００１６】請求項２の発明に係る半導体装置は、内部
で発生した時間基準信号を受け、入力端から出力端まで
の長さが略同一の配線により複数の出力に分配するとと
もに、バッファにより処理を行い出力する前置分配回路
と、上記前置分配回路の出力を受け、内部回路に時間信
号を供給する複数の供給回路と、それぞれが略同一の長
さをもち、上記前置分配回路の出力を複数の上記供給回
路に伝送する複数の配線とから構成される時間基準信号
分配回路を備えたものである。

【００１７】請求項３の発明に係る半導体装置は、時間
基準信号が入力される入力端子と、上記入力端子に入力
された上記時間基準信号を受け処理する複数のバッファ
と、それぞれが略同一の長さをもち、上記入力端子に入
力された上記時間基準信号を上記複数のバッファに伝送
する複数の配線と、上記バッファの出力に基づき上記内
部回路に上記時間基準信号を供給し、複数の閉回路から
構成される配線網とからなる時間基準信号分配回路を備
え、上記時間基準信号分配回路を一部の領域にのみ構成
したものである。

【００１８】

【作用】請求項１の発明においては、前置分配回路が、
外部から時間基準信号を受け、入力端から出力端まで長
さが略同一の配線により複数の出力に分配し、複数の供
給回路が、上記前置分配回路の出力を受け、内部回路に
時間信号を供給し、それぞれが略同一の長さをもつ複数
の配線が、上記前置分配回路の出力を複数の上記供給回
路に伝送する。

【００１９】請求項２の発明においては、前置分配回路
が、内部で発生した上記時間基準信号を受け、入力端か
ら出力端までの長さが略同一の配線により複数の出力に
分配するとともに、バッファが処理を行い出力し、複数
の供給回路が、上記前置分配回路の出力を受け、内部回
路に時間信号を供給し、それぞれが略同一の長さをもつ
複数の配線が、上記前置分配回路の出力を複数の上記供
給回路に伝送する。

【００２０】請求項３の発明においては、複数のバッフ
ァが、それぞれが略同一の長さをもつ複数の配線によ
り、入力端子に入力された時間基準信号を受け処理し、
複数の閉開路網が、上記バッファの出力に基づき、半導
体装置の一部の内部回路に上記時間基準信号を供給す
る。

【００２１】

【実施例】

実施例１．図１は、本発明に係る半導体装置のチップの
表面を示す図である。図１は、本発明に係る半導体装置
のクロック分配回路のみを示しており、それ以外の回路
の表示はすべて省略している。同図において、１はプリ
クロックセル入力端子１１から入力された時間基準信号
であるクロックを所定の数に分配する前置分配回路であ
るプリクロックセルであり、内部の詳細な構成は後述す
る。２ａ〜２ｈ（以下、２と総称する）はプリクロック
セル１により分配されたクロックを受け、クロックを必
要とするチップ上の電子回路にクロックを供給する供給
回路であるメインクロックセルであり、内部の詳細な構
成は後述する。３ａ〜３ｈ（以下、３と総称する）はプ
リクロックセル１からメインクロックセル２にクロック
を伝送する第１の配線、４はＩ／Ｏバッファ１０２が出
力する外部のクロックをプリクロックセル２に供給する
伝送路である。同図において、プリクロックセル１は１
つ、メインクロックセル２は８つ配置された状態を示し
ている。１０１はＩ／Ｏバッファ配置領域、１０２はＩ
／Ｏバッファであり、これは従来例と同様のものであ
る。ただし、従来例においては、Ｉ／Ｏバッファ配置領
域１０１にメインクロックバッファ１１２及びプリクロ
ックバッファ１１１があったが、図１のＩ／Ｏバッファ
配置領域１０１はそれらを含まない。

【００２２】図１に示すように、プリクロックセル１は
チップの中央に配置される。これは、プリクロックセル
１と複数（図１では８つ）のメインクロックセル２との
間の距離を、いずれもほぼ等しくし、複数の第１の配線
３のそれぞれの長さを同じにするためである。

【００２３】次に、プリクロックセル１の詳細を図２に
示す。同図において、１１はバッファ配置領域１０１の
Ｉ／Ｏバッファ１０２を経由する外部のクロック、ある
いは、チップ内部で発生するクロック（例えば分周され
たクロック）のいずれかが入力されるプリクロック入力
端子、１２ａ〜１２ｄ（以下、１２と総称する）はクロ
ック入力端子１１に入力されたクロックを反転増幅する
インバータドライバ、１３ａ〜１３ｈ（以下、１３と総
称する）はインバータドライバ１２の出力を受け、増幅
した後、メインクロック２に対しクロックを出力するラ
インドライバ、１４ａ〜１４ｄ（以下、１４と総称す
る）はプリクロックセル入力端子１１に入力されたクロ
ックを所定の数に分配し、インバータドライバ１２に伝
送する第２の配線、１５ａ〜１５ｈ（以下、１５と総称
する）はインバータドライバ１２の出力を所定の数に分
配し、ラインドライバ１３に伝送する第３の配線であ
る。

【００２４】このプリクロックセル１は、１つのプリク
ロックセル入力端子１１から同じ長さの配線１４、１５
にてクロックを分配し、複数のラインドライバ１３によ
りバッファリングした後に出力する。

【００２５】この分配は、プリクロックセル入力端子１
１をドライブ回路のドライブ能力に応じて、適当な数の
バッファ回路を用いて行う。例えば、図２において、フ
ァンアウト数４のドライバによりプリクロックセル入力
端子１１がドライブされるものとして、その入力信号を
４つに分配するように構成し、一方、インバータドライ
バ１４のファンアウト数は２であるとして、その出力を
２つのラインドライバ１３に供給する。

【００２６】そして、これらラインドライバ１３は、メ
インクロックセル２の配置に対応して、それら出力端か
ら、図３に示すメインクロックセル入力端子２１までの
第１の配線３が同じ長さになるように配置されている。

【００２７】次に、メインクロックセル２の詳細を、図
３に示す。同図において、２１はプリクロックセル１に
より分配されたクロック、あるいは、チップ上で発生し
たクロックのいずれかが入力されるメインクロックセル
入力端子、２２ａ及び２２ｂ（以下、２２と総称する）
はメインクロックセル入力端子に入力されたクロックを
反転増幅するインバータドライバ、２３ａ及び２３ｂ
（以下、２３と総称する）はメインクロックセル入力端
子２１に入力されたクロックを所定の数に分配し、イン
バータドライバ２２に伝送する第４の配線である。２４
ａ〜２４ｅ（以下、２４と総称する）はインバータドラ
イバ２２の出力を所定の数に分配し、チップの図示しな
いフリップフロップ（Ｆ／Ｆ）、ラッチ等の電子回路に
供給する第５の配線であり、リング状の閉回路を構成し
ている。２５ａ及び２５ｂ（以下、２５と総称する）は
インバータドライバ２２の出力が第５の配線２４に接続
されるインバータドライバ出力接続端、２６ａ及び２６
ｂ（以下、２６と総称する）は第５の配線２４上の、イ
ンバータドライバ２２から最も遠い点である。

【００２８】ところで、メインクロックセル２は、クロ
ックを必要とする図示しない回路の配置に対応して、チ
ップ上の所定の位置に、必要な数だけ配置される。ここ
で、リング状の閉回路を構成する第５の配線２４は、そ
のカバーする領域の大きさ、メインクロックセル入力端
子２１を上としたときの横方向の配線数（図１において
５）及び同じく縦方向配線数（図１において２）につい
て自由に決定することができ、この実施例のクロック分
配回路を、ゲートアレイのようなマスタチップの構成が
単純なＬＳＩに適用する場合、プログラムによる自動生
成を容易に行うことができる。なお、メインクロックセ
ル２は、必要に応じて配置するパターンであって、予め
配置されている固定のパターンではない。

【００２９】次に動作について説明する。外部から入力
されたクロック信号は、図１において、Ｉ／Ｏバッファ
１０２及びチップ上にメタルで形成された伝送路４を経
由して、プリクロックセル入力端子１１に入力される。
この入力されたクロックは、図２の第２の配線１４によ
り分配された後、インバータドライバ１２に入力され
る。すなわち、同じ電気長をもつ第２の配線１４ａ、１
４ｂ、１４ｃ、１４ｄにより、入力されたクロックは４
つに分配され、インバータドライバ１２ａ、１２ｂ、１
２ｃ、１２ｄに入力される。

【００３０】次に、インバータドライバ１２ａ、１２
ｂ、１２ｃ、１２ｄの出力は、第３の配線１５により分
配された後、ラインドライバ１３に入力される。すなわ
ち、同じ電気長をもつ第３の配線１５ａ〜１５ｈによ
り、インバータドライバ１２ａ、１２ｂ、１２ｃ、１２
ｄの出力はそれぞれ２つに分配され、ラインドライバ１
３ａ〜１３ｈに入力される。つまり、プリクロックセル
入力端子１１に入力されたクロックは、メインクロック
セル２の数に対応し合計８つに分配されることになる。
そして、ラインドライバ１３の出力はメインクロックセ
ル２に入力される。

【００３１】ここで、ラインドライバ１３が出力するク
ロックのスキューについて検討すると、第２の配線１４
ａ、１４ｂ、１４ｃ、１４ｄは同一の電気長を持ち、ま
た第３の配線１５ａ〜１５ｈも同一の電気長を持つか
ら、プリクロックセル入力端子１１からラインドライバ
１５ａ〜１５ｈまでの電気長は、いずれも同じであり、
インバータドライバ１２ａ、１２ｂ、１２ｃ、１２ｄ及
びラインドライバ１３ａ〜１３ｈの動作遅延時間が同じ
であれば、クロックスキューは発生しない。すなわちプ
リクロックセル１において、クロックスキューは発生し
ない。

【００３２】プリクロックセル１のラインドライバ１３
ａ〜１３ｈの出力は、第１の配線３ａ〜３ｈを介してメ
インクロックセル２ａ〜２ｈに入力される。ここで、プ
リクロックセル１のラインドライバ１３ａ〜１３ｈから
メインクロックセル２ａ〜２ｈのメインクロックセル入
力端子２１までの、半導体チップ上の距離はほほ同じで
あり、第１の配線３ａ〜３ｈは、同じ電気長とすること
ができる。したがって、プリクロックセル１からメイン
クロックセル２までの第１の配線３においても、クロッ
クスキューは発生しない。

【００３３】メインクロックセル２において、メインク
ロックセル入力端子２１に入力されたクロックは、第４
の配線２３ａ、２３ｂによりインバータドライバ２２
ａ、２２ｂに入力される。インバータドライバ２２ａ、
２２ｂは、第５の配線２４ａ〜２４ｅにクロックを供給
し、図示しないＦ／Ｆやラッチ等の電子回路は、第５の
配線２４ａ〜２４ｅから必要に応じてクロックを受け
る。ここで、第４の配線２３ａ、２３ｂは同じ電気長を
持つから、クロックスキューは発生しない。一方、リン
グ状に配置されている第５の配線２４においては、クロ
ックを受けるＦ／Ｆ、ラッチ等が第５の配線２４のどこ
に接続されるかにより、その電気長が異なり、クロック
スキューが発生する。しかし、そのクロックスキュー
は、インバータドライバ出力接続端２５ａ、２５ｂから
最も遠い点２６ａ、２６ｂまでの距離に対応する配線２
４の電気長によるクロックスキューの大きさを越えるも
のではなく、比較的小さいものである。

【００３４】以上のように、図１のクロック分配回路に
おいて存在するクロックスキューは、インバータドライ
バ出力端子２５とそこから最も遠い点２６までの配線長
の差によるものだけである。したがって、図１のクロッ
ク分配回路によれば、クロックスキューを一定に抑える
ことができ、従来例のクロックツリー型分配方式と異な
り、その大きさを論理設計の段階で見積もることができ
る。また、従来例のクロックリング型分配方式と異な
り、分配回路の浮遊要領の増加を抑えることができ、高
速動作が可能となる。しかも、チップ上の全ての領域に
ある回路にクロックを供給することができる。

【００３５】なお、図２のプリクロックセル１におい
て、バッファ１２、１３を用いてクロックを分配してい
たが、Ｉ／Ｏバッファ１０２は、チップ内部の回路の出
力と異なり駆動能力が高いから、バッファ１２、１３を
介さず、配線１４、１５のみを用いて分配してもよい。

【００３６】なお、図３はメインクロックセル２の構成
の一例であり、２つのインバータドライバ２２ａ、２２
ｂ及び固定配線であるリング状の第５の配線２４ａ〜２
４ｅからなるものであるが、インバータドライバの代わ
りにラインドライバを用いてもかまわない。また、ＮＡ
ＮＤゲートを使用して、制御可能に構成してもよい。ま
た、第５の配線２４はリング状に限らず、ツリー状、格
子状に構成してもよい。

【００３７】なお、この実施例において、プリクロック
セル１を中央に配置したが、それに限るものではない。
たとえば、図１のメインクロックセル２ａ、２ｂ、２
ｃ、２ｃのみがある場合、メインクロックセル２の右側
に配置してもよい。ただし、配置の優先順位は、プリク
ロックセル、メインクロックセル、他の回路の順番であ
る。

【００３８】この実施例による半導体装置において、メ
インクロックセル２内の配線をリング状に構成したの
で、従来のクロックリング型分配方式のように、設計の
自由度を保つことができる。

【００３９】実施例２．また、図４に示すように、プリ
クロックセル入力端子１１に入力するクロックを、外部
から入力されたクロック信号に限らず、内部で発生する
クロック（例えば分周されたクロック）を供給するよう
にしてもよい。この場合、従来のクロックリング型分配
方式と異なり、プリクロックセル入力端子１１の浮遊容
量はわずかであるから、内部クロックを出力を直接プリ
クロックセル１に接続することができる。内部クロック
の出力端６からプリクロックセル入力端子１１までは、
例えば、メタル配線の伝送路４により接続する。

【００４０】実施例３．なお、図１に示す実施例は、プ
リクロックセル１と複数のメインクロックセル２ａ〜２
ｈを備え、クロックの供給をチップ全体に対し行うもの
であるが、図５に示すように、一部の領域についてのみ
メインクロックセル２を配置し、プリクロックセル１を
用いることなく構成してもよい。

【００４１】すなわち、図５に示すように、電子回路を
配置するチップを例えば８つの領域５ａ〜５ｈにわけ、
その内の領域５ａにのみメインクロックセル２ａを配置
する。このメインクロックセル２ａに対し、外部から入
力されたクロックを供給する。このように、特定の領域
にクロックを必要とする回路を集中して配置すれば（実
際のチップ設計ではこのようなケースが多い）、回路構
成が簡単になるとともに、設計も容易になる。

【００４２】また、メインクロックセル２ａに対し、入
力された外部のクロックに限らず、内部で発生するクロ
ック（例えば分周されたクロック）を供給するようにし
てもよい。メインクロックセル入力端子２１の負荷は小
さいから、Ｉ／Ｏドライバを介さず、内部マクロセルの
回路でも直接駆動することができる。

【００４３】実施例４．また、多相クロックを使用する
場合など、多系統のクロック信号を取り扱うときは、プ
リクロックセル１を複数用い、あるいは、プリクロック
セル１を省き、直接メインクロックセル２にクロック信
号を供給するようにしてもよい。

【００４４】

【発明の効果】請求項１及び請求項２の発明によれば、
時間基準信号を、ほぼ同じ長さの配線からなる前置分配
回路により分配し、ほぼ同じ長さの配線を介して、複数
の供給回路に供給するようにしたので、分配されるそれ
ぞれの時間基準信号の遅延時間がほぼ同じになり、時間
基準信号相互の時間的ずれ、位相差を低減することがで
き、高速な動作が可能な半導体装置を提供することがで
きる。

【００４５】さらに、請求項２の発明によれば、供給回
路を小さく構成したので、供給回路の負荷容量を小さく
でき、駆動するための特殊なバッファを必要としないの
で、半導体装置内部で発生した基準信号を取り扱うこと
ができる。

【００４６】請求項３の発明によれば、供給回路を、半
導体装置のチップ上の一部に配置したので、ドライブ能
力の低い回路でも駆動できて、さらに構成が簡単にな
る。

【図面の簡単な説明】

【図１】この発明による半導体装置の実施例１の構成を
示す図である。

【図２】この発明による半導体装置の実施例１のプリク
ロックセルの構成を示す図である。

【図３】この発明による半導体装置の実施例１のメイン
クロックセルの構成を示す図である。

【図４】この発明による半導体装置の実施例２の構成を
示す図である。

【図５】この発明による半導体装置の実施例３の構成を
示す図である。

【図６】従来の半導体装置のクロック分配回路を示す図
である。

【図７】従来の半導体装置のクロック分配回路を示す図
である。

【符号の説明】

１プリクロックセル１１プリクロックセル入力端子１２インバータドライバ１３ラインドライバ１４第２の配線１５第３の配線２メインクロックセル２１メインクロックセル入力端子２２インバータドライバ２３第４の配線２４第５の配線３第１の配線４伝送路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/3205 27/04 21/822 Ｇ１１Ｃ 11/34 ３５４Ｃ 8826−4ＭＨ０１Ｌ 21/88 Ａ 8832−4Ｍ 27/04 Ｄ

Claims

【特許請求の範囲】

【請求項１】内部回路に時間基準信号を供給する時間
基準信号分配回路を備える半導体装置において、上記時間基準信号分配回路を、上記半導体装置の外部か
ら上記時間基準信号を受け、入力端から出力端までの長
さが略同一である配線により複数の出力に分配する前置
分配回路と、上記前置分配回路の出力を受け、上記内部
回路に上記時間基準信号を供給する複数の供給回路と、
それぞれが略同一の長さをもち、上記前置分配回路の出
力を複数の上記供給回路に伝送する複数の配線とから構
成したことを特徴とする半導体装置。
【請求項２】内部回路に時間基準信号を供給する時間
基準信号分配回路を備える半導体装置において、上記時間基準信号分配回路を、上記半導体装置の内部で
発生した上記時間基準信号を受け、入力端から出力端ま
での長さが略同一である配線により複数の出力に分配す
るとともに、バッファにより処理を行い出力する前置分
配回路と、上記前置分配回路の出力を受け、上記内部回
路に時間信号を供給する複数の供給回路と、それぞれが
略同一の長さをもち、上記前置分配回路の出力を複数の
上記供給回路に伝送する複数の配線とから構成したこと
を特徴とする半導体装置。
【請求項３】内部回路に時間基準信号を供給する時間
基準信号分配回路を備える半導体装置において、上記時間基準信号分配回路を、上記時間基準信号が入力
される入力端子と、上記入力端子に入力された上記時間
基準信号を受け処理する複数のバッファと、それぞれが
略同一の長さをもち、上記入力端子に入力された上記時
間基準信号を上記複数のバッファに伝送する複数の配線
と、上記バッファの出力に基づき上記内部回路に上記時
間基準信号を供給する複数の閉回路とから構成し、上記
時間基準信号分配回路を上記半導体装置の一部の領域に
のみ構成したことを特徴とする半導体装置。