JPH08274167A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08274167A JPH08274167A JP7309595A JP7309595A JPH08274167A JP H08274167 A JPH08274167 A JP H08274167A JP 7309595 A JP7309595 A JP 7309595A JP 7309595 A JP7309595 A JP 7309595A JP H08274167 A JPH08274167 A JP H08274167A
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- JP
- Japan
- Prior art keywords
- wiring
- clock
- wirings
- clock signal
- insulating layer
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- Granted
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6616—Vertical connections, e.g. vias
- H01L2223/6622—Coaxial feed-throughs in active or passive substrates
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】高周波動作集積回路用に、クロック信号遅延を
高精度に見積り可能で設計の容易な、また、微細化にと
もなうクロック信号の急峻特性劣化を抑制できるクロッ
ク信号線構造を提供する。 【構成】クロック配線１の左右にそれぞれ一定の幅Ｌの
絶縁層を介して配線２，３を配置し、クロック配線１お
よび配線２，３を含む領域の上下に一定の厚さＨの絶縁
層を介して配置したＧＮＤ配線５，６と配線２，３をス
ルーホール４を介して接続し、クロック配線１をノイズ
よりシールドしている。
高精度に見積り可能で設計の容易な、また、微細化にと
もなうクロック信号の急峻特性劣化を抑制できるクロッ
ク信号線構造を提供する。 【構成】クロック配線１の左右にそれぞれ一定の幅Ｌの
絶縁層を介して配線２，３を配置し、クロック配線１お
よび配線２，３を含む領域の上下に一定の厚さＨの絶縁
層を介して配置したＧＮＤ配線５，６と配線２，３をス
ルーホール４を介して接続し、クロック配線１をノイズ
よりシールドしている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
クロック信号線を有する半導体装置に関する。
クロック信号線を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置の動作周波数の上昇にともな
い、同期回路においては、同期信号であるクロック信号
の位相のずれ（クロックスキュー）が問題となる。クロ
ックスキュー低減の１手法としてプロシーディングズ・
オブ・ザ・アイ・イー・イー・イー・１９９２・カスタ
ム・インテグレーテッド・サーキッツ・コンファレンス
（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ
１９９２ ＣＵＳＴＯＭＩＮＴＥＧＲＡＴＥＤ ＣＩＲ
ＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ）２８．３．１−２
８．３．４頁に記載されているように、Ｈツリーに代表
される木構造に基づきファンアウトや配線長を等しく
し、供給されるそれぞれのクロック信号遅延を揃えて分
配する方法が知られている。
い、同期回路においては、同期信号であるクロック信号
の位相のずれ（クロックスキュー）が問題となる。クロ
ックスキュー低減の１手法としてプロシーディングズ・
オブ・ザ・アイ・イー・イー・イー・１９９２・カスタ
ム・インテグレーテッド・サーキッツ・コンファレンス
（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ
１９９２ ＣＵＳＴＯＭＩＮＴＥＧＲＡＴＥＤ ＣＩＲ
ＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ）２８．３．１−２
８．３．４頁に記載されているように、Ｈツリーに代表
される木構造に基づきファンアウトや配線長を等しく
し、供給されるそれぞれのクロック信号遅延を揃えて分
配する方法が知られている。
【０００３】また、クロックスキューの原因として、プ
ロセスのばらつきや、隣接配線又は上下配線とのカップ
リングノイズによる遅延のずれも考えられるが、その影
響を正確に見積るのは困難である。
ロセスのばらつきや、隣接配線又は上下配線とのカップ
リングノイズによる遅延のずれも考えられるが、その影
響を正確に見積るのは困難である。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
では、クロックの位相を高精度に揃えるには、クロック
ツリーによる等長配線設計においても、単位長さあたり
の配線負荷は上下左右のパタンに依存し一定でなく、各
レジスタのクロック入力までのクロック信号遅延を揃え
るために、隣接配線との距離や上下のパタンによる寄生
容量値の正確な見積りのために膨大な計算を必要とし、
その上、計算のもとになるパラメータは配線密度や下層
パタンに依存するプロセス上のばらつきの影響を受ける
ため正確な見積り自体が容易でないという問題点があっ
た。さらに、今後の一層の微細化の進展により、配線抵
抗の増大や隣接配線間容量の増大といった配線負荷の増
加による信号波形の急峻特性の劣化によりクロック周波
数の限界も懸念されるが、その劣化を抑制するためのク
ロック信号線構造に関する技術も不可欠である。
では、クロックの位相を高精度に揃えるには、クロック
ツリーによる等長配線設計においても、単位長さあたり
の配線負荷は上下左右のパタンに依存し一定でなく、各
レジスタのクロック入力までのクロック信号遅延を揃え
るために、隣接配線との距離や上下のパタンによる寄生
容量値の正確な見積りのために膨大な計算を必要とし、
その上、計算のもとになるパラメータは配線密度や下層
パタンに依存するプロセス上のばらつきの影響を受ける
ため正確な見積り自体が容易でないという問題点があっ
た。さらに、今後の一層の微細化の進展により、配線抵
抗の増大や隣接配線間容量の増大といった配線負荷の増
加による信号波形の急峻特性の劣化によりクロック周波
数の限界も懸念されるが、その劣化を抑制するためのク
ロック信号線構造に関する技術も不可欠である。
【０００５】本発明の目的は、設計が容易な高周波用集
積回路のクロック信号線を有する半導体装置を提供する
ことにある。
積回路のクロック信号線を有する半導体装置を提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成したクロック配線と、前記クロック
配線の左右にそれぞれ一定の幅の絶縁層を介して配置し
た第１の配線と、前記クロック配線および左右の前記第
１の配線を含む領域の上下にそれぞれ一定の厚さの絶縁
層を介して配置した第２の配線を有し且つ前記第１およ
び第２の配線のそれぞれが少くとも１つの基準電位に設
定されている。
半導体基板上に形成したクロック配線と、前記クロック
配線の左右にそれぞれ一定の幅の絶縁層を介して配置し
た第１の配線と、前記クロック配線および左右の前記第
１の配線を含む領域の上下にそれぞれ一定の厚さの絶縁
層を介して配置した第２の配線を有し且つ前記第１およ
び第２の配線のそれぞれが少くとも１つの基準電位に設
定されている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示す断面図
である。
である。
【０００９】図１に示すように、幅ｗ、厚さｔの断面寸
法を有するクロック配線１の左右にそれぞれ幅Ｌの絶縁
層を介してクロック配線１とほぼ同じ断面寸法の配線
２，３を配置し、これらのクロック配線１および配線
２，３を含む領域の上下にそれぞれ厚さＨの絶縁層を介
して配線２の外側面から配線３の外側面までの寸法に相
当する幅ｗa のＧＮＤ（接地）配線５，６を有し、配線
２，３の上下の絶縁層に形成したスルーホール４に埋込
まれた導電層を介して配線２，３がＧＮＤ配線５，６に
接続されて構成され、ノイズシールドとして機能させ、
且つ単位長当りの配線負荷を均一にしている。
法を有するクロック配線１の左右にそれぞれ幅Ｌの絶縁
層を介してクロック配線１とほぼ同じ断面寸法の配線
２，３を配置し、これらのクロック配線１および配線
２，３を含む領域の上下にそれぞれ厚さＨの絶縁層を介
して配線２の外側面から配線３の外側面までの寸法に相
当する幅ｗa のＧＮＤ（接地）配線５，６を有し、配線
２，３の上下の絶縁層に形成したスルーホール４に埋込
まれた導電層を介して配線２，３がＧＮＤ配線５，６に
接続されて構成され、ノイズシールドとして機能させ、
且つ単位長当りの配線負荷を均一にしている。
【００１０】図２は本発明の第２の実施例を示す断面図
である。
である。
【００１１】図２に示すように、ＧＮＤ配線５の代りに
電源配線７を配置し、スルーホール４を介して配線２を
電源配線７に接続し、同様に配線３をＧＮＤ配線６に接
続した以外は第１の実施例と同様の構成を有している。
電源配線７を配置し、スルーホール４を介して配線２を
電源配線７に接続し、同様に配線３をＧＮＤ配線６に接
続した以外は第１の実施例と同様の構成を有している。
【００１２】図３は本発明の第３の実施例を説明するた
めのブロック図、図４（ａ），（ｂ）は第３の実施例を
示す断面図である。
めのブロック図、図４（ａ），（ｂ）は第３の実施例を
示す断面図である。
【００１３】図３に示すように、インバータ１０３に印
加されたクロック信号を各レジスタ１０５へ低スキュー
で供給するために、インバータ１０３からインバータ１
０４までのクロック信号線１０１とインバータ１０４か
らレジスタ１０５までのクロック信号線１０２のそれぞ
れを各レジスタ１０５までの配線長が等しくなるように
Ｈツリー構造とし、各クロック信号線１０１，１０２に
クロック信号を供給するインバータ１０３，１０４が分
岐点の手前に配置される。
加されたクロック信号を各レジスタ１０５へ低スキュー
で供給するために、インバータ１０３からインバータ１
０４までのクロック信号線１０１とインバータ１０４か
らレジスタ１０５までのクロック信号線１０２のそれぞ
れを各レジスタ１０５までの配線長が等しくなるように
Ｈツリー構造とし、各クロック信号線１０１，１０２に
クロック信号を供給するインバータ１０３，１０４が分
岐点の手前に配置される。
【００１４】ここで、クロック信号線１０１は図４
（ａ）に示すように、幅ｗ、厚さｔの断面寸法を有する
クロック配線１の左右にそれぞれ幅Ｌの絶縁層を介して
設けた配線２２，２３と、これらを含む領域の上下に厚
さＨの絶縁層を介して形成し、且つスルーホール２４を
介して配線２２，２３に接続したＧＮＤ配線２５，２６
を有して構成され、ノイズシールドとして機能させてい
る。また、クロック信号線１０２は図４（ｂ）に示すよ
うに、幅ｗ／２，厚さｔの断面寸法を有するクロック配
線２１の左右にそれぞれ幅Ｌ／２の絶縁層を介して配置
した配線２２，２３と、これらを含む領域の上下に厚さ
Ｈの絶縁層を介して形成し、且つスルーホール１４を介
して配線２２，２３に接続したＧＮＤ配線２７，２８を
有して構成され、ノイズシールドされる。ここで、クロ
ック信号線１０２はクロック信号線１０１に対して配線
抵抗は断面積に反比例するため２倍となり、容量は平行
平板の場合は距離に反比例するため隣接配線との容量が
約２倍、上下は面積が半分となり約０．５倍Ｌ＝Ｈと仮
定すると全容量は約１．２５倍である。微細化は横方向
に進む傾向があり、Ｌ＜Ｈと仮定すれば容量は２倍に近
づく。微細化により配線容量および配線抵抗が増大す
る。
（ａ）に示すように、幅ｗ、厚さｔの断面寸法を有する
クロック配線１の左右にそれぞれ幅Ｌの絶縁層を介して
設けた配線２２，２３と、これらを含む領域の上下に厚
さＨの絶縁層を介して形成し、且つスルーホール２４を
介して配線２２，２３に接続したＧＮＤ配線２５，２６
を有して構成され、ノイズシールドとして機能させてい
る。また、クロック信号線１０２は図４（ｂ）に示すよ
うに、幅ｗ／２，厚さｔの断面寸法を有するクロック配
線２１の左右にそれぞれ幅Ｌ／２の絶縁層を介して配置
した配線２２，２３と、これらを含む領域の上下に厚さ
Ｈの絶縁層を介して形成し、且つスルーホール１４を介
して配線２２，２３に接続したＧＮＤ配線２７，２８を
有して構成され、ノイズシールドされる。ここで、クロ
ック信号線１０２はクロック信号線１０１に対して配線
抵抗は断面積に反比例するため２倍となり、容量は平行
平板の場合は距離に反比例するため隣接配線との容量が
約２倍、上下は面積が半分となり約０．５倍Ｌ＝Ｈと仮
定すると全容量は約１．２５倍である。微細化は横方向
に進む傾向があり、Ｌ＜Ｈと仮定すれば容量は２倍に近
づく。微細化により配線容量および配線抵抗が増大す
る。
【００１５】
【発明の効果】以上説明したように本発明は、半導体基
板に形成されたクロック配線の左右に一定の幅の絶縁層
を介し、且つその上下に一定の厚さの絶縁層を介して基
準電位に接続された導電層を配置させることにより、ク
ロックスキューの低減とクロック信号の急峻特性劣化防
止に寄与し、クロック信号遅延の高精度設計を容易にす
るという効果がある。
板に形成されたクロック配線の左右に一定の幅の絶縁層
を介し、且つその上下に一定の厚さの絶縁層を介して基
準電位に接続された導電層を配置させることにより、ク
ロックスキューの低減とクロック信号の急峻特性劣化防
止に寄与し、クロック信号遅延の高精度設計を容易にす
るという効果がある。
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第２の実施例を示す断面図。
【図３】本発明の第３の実施例を説明するためのブロッ
ク図。
ク図。
【図４】本発明の第３の実施例を示す断面図。
１ クロック配線 ２，３，２２，２３ 配線 ４，２４ スルーホール ５，６，２５，２６，２７，２８ ＧＮＤ配線 ７ 電源配線
Claims (2)
- 【請求項１】 半導体基板上に形成したクロック配線
と、前記クロック配線の左右にそれぞれ一定の幅の絶縁
層を介して配置した第１の配線と、前記クロック配線お
よび左右の前記第１の配線を含む領域の上下にそれぞれ
一定の厚さの絶縁層を介して配置した第２の配線を有し
且つ前記第１および第２の配線のそれぞれが少くとも１
つの基準電位に設定されていることを特徴とする半導体
装置。 - 【請求項２】 木構造によりクロック信号を供給するク
ロックツリーの階層毎にクロック配線の断面寸法および
前記クロック配線と第１の配線との間隔を変えた請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073095A JP2912184B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073095A JP2912184B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274167A true JPH08274167A (ja) | 1996-10-18 |
| JP2912184B2 JP2912184B2 (ja) | 1999-06-28 |
Family
ID=13508439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7073095A Expired - Lifetime JP2912184B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912184B2 (ja) |
Cited By (12)
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| KR100450334B1 (ko) * | 2000-12-06 | 2004-10-01 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US6844613B2 (en) | 2002-11-28 | 2005-01-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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Families Citing this family (1)
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|---|---|---|---|---|
| JP2007103863A (ja) | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 半導体デバイス |
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| JPH0547767A (ja) * | 1991-08-19 | 1993-02-26 | Yamaha Corp | 集積回路装置の配線構造 |
| JPH0555227A (ja) * | 1991-08-27 | 1993-03-05 | Seiko Epson Corp | 半導体集積回路 |
| JPH06268186A (ja) * | 1993-03-12 | 1994-09-22 | Sony Corp | 電荷転送装置 |
| JPH0722511A (ja) * | 1993-07-05 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置 |
-
1995
- 1995-03-30 JP JP7073095A patent/JP2912184B2/ja not_active Expired - Lifetime
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