JPH0547767A - 集積回路装置の配線構造 - Google Patents
集積回路装置の配線構造Info
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- JPH0547767A JPH0547767A JP3230886A JP23088691A JPH0547767A JP H0547767 A JPH0547767 A JP H0547767A JP 3230886 A JP3230886 A JP 3230886A JP 23088691 A JP23088691 A JP 23088691A JP H0547767 A JPH0547767 A JP H0547767A
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- wiring layer
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Abstract
(57)【要約】
【目的】 集積回路装置の配線構造において、電磁波ノ
イズの出入りを抑制する。 【構成】 配線層１８の延長方向に沿って上下にはポリ
Ｓｉ層１４及び金属層２２等の導電層を且つ左右には金
属層１８ａ、１８ｂ等の導電体を多層配線技術により形
成する。そして、これらの導電層及び導電体を相互接続
した状態で接地端子に接続することにより電磁シールド
を構成する。この電磁シールドは、配線層１８から放出
されて他の回路部に飛び込む電磁波ノイズを低減した
り、他の回路部から放出されて配線層１８に飛び込む電
磁波ノイズを低減したりするのに有効であり、レイアウ
トの自由度を向上させるのに役立つ。
イズの出入りを抑制する。 【構成】 配線層１８の延長方向に沿って上下にはポリ
Ｓｉ層１４及び金属層２２等の導電層を且つ左右には金
属層１８ａ、１８ｂ等の導電体を多層配線技術により形
成する。そして、これらの導電層及び導電体を相互接続
した状態で接地端子に接続することにより電磁シールド
を構成する。この電磁シールドは、配線層１８から放出
されて他の回路部に飛び込む電磁波ノイズを低減した
り、他の回路部から放出されて配線層１８に飛び込む電
磁波ノイズを低減したりするのに有効であり、レイアウ
トの自由度を向上させるのに役立つ。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル・アナロ
グ混在ＩＣ等の集積回路装置の配線構造に関し、配線層
の上下左右に形成した複数の導電層乃至導電体を相互接
続状態にて接地して電磁シールドを構成したことにより
レイアウトの自由度の向上を図ったものである。
グ混在ＩＣ等の集積回路装置の配線構造に関し、配線層
の上下左右に形成した複数の導電層乃至導電体を相互接
続状態にて接地して電磁シールドを構成したことにより
レイアウトの自由度の向上を図ったものである。
【０００２】
【従来の技術】従来、ディジタル・アナログ混在ＩＣと
しては、ディジタル／アナログ変換器を集積化したもの
等が知られている。この種のＩＣにあっては、ディジタ
ル回路部から放出される電磁波ノイズがアナログ回路部
に飛び込み、特性劣化や誤動作を招くという問題があ
る。また、これと同様の問題は、高周波・低周波（又は
アナログ）混在ＩＣ等にもある。
しては、ディジタル／アナログ変換器を集積化したもの
等が知られている。この種のＩＣにあっては、ディジタ
ル回路部から放出される電磁波ノイズがアナログ回路部
に飛び込み、特性劣化や誤動作を招くという問題があ
る。また、これと同様の問題は、高周波・低周波（又は
アナログ）混在ＩＣ等にもある。
【０００３】このような問題に対処するため、従来は、
電磁波ノイズの影響が最小となるように回路素子や配線
のレイアウトを工夫するのが一般的であった。
電磁波ノイズの影響が最小となるように回路素子や配線
のレイアウトを工夫するのが一般的であった。
【０００４】
【発明が解決しようとする課題】上記したレイアウトに
よる対処法では、熟練が必要なこと、十分な成果を得る
のが容易でないこと、レイアウトの自由度が制約される
ことなどの問題点があった。
よる対処法では、熟練が必要なこと、十分な成果を得る
のが容易でないこと、レイアウトの自由度が制約される
ことなどの問題点があった。
【０００５】この発明の目的は、レイアウトの自由度を
向上させることができる新規な集積回路装置の配線構造
を提供することにある。
向上させることができる新規な集積回路装置の配線構造
を提供することにある。
【０００６】
【課題を解決するための手段】この発明による集積回路
装置の配線構造は、（ａ）基板の表面を覆って形成され
た第１の絶縁膜と、（ｂ）この第１の絶縁膜の上に所定
の配線方向に沿って形成された第１の導電層と、（ｃ）
この第１の導電層を覆って前記第１の絶縁膜の上に形成
された第２の絶縁膜と、（ｄ）前記第１の導電層の上方
で前記第２の絶縁膜の上に前記配線方向に沿って形成さ
れた配線層と、（ｅ）この配線層を覆って前記第２の絶
縁膜の上に形成された第３の絶縁膜と、（ｆ）この第３
の絶縁膜の上に前記配線層を覆って形成された第２の導
電層と、（ｇ）前記第１及び第２の導電層の間で前記配
線層の一方側及び他方側にそれぞれ位置し、前記配線方
向に沿って前記第２及び第３の絶縁膜の積層中に形成さ
れた第１及び第２の導電体であって、前記第１及び第２
の導電層と共に接地端子に接続されることにより電磁シ
ールドを構成するものとをそなえたものである。
装置の配線構造は、（ａ）基板の表面を覆って形成され
た第１の絶縁膜と、（ｂ）この第１の絶縁膜の上に所定
の配線方向に沿って形成された第１の導電層と、（ｃ）
この第１の導電層を覆って前記第１の絶縁膜の上に形成
された第２の絶縁膜と、（ｄ）前記第１の導電層の上方
で前記第２の絶縁膜の上に前記配線方向に沿って形成さ
れた配線層と、（ｅ）この配線層を覆って前記第２の絶
縁膜の上に形成された第３の絶縁膜と、（ｆ）この第３
の絶縁膜の上に前記配線層を覆って形成された第２の導
電層と、（ｇ）前記第１及び第２の導電層の間で前記配
線層の一方側及び他方側にそれぞれ位置し、前記配線方
向に沿って前記第２及び第３の絶縁膜の積層中に形成さ
れた第１及び第２の導電体であって、前記第１及び第２
の導電層と共に接地端子に接続されることにより電磁シ
ールドを構成するものとをそなえたものである。
【０００７】
【作用】この発明の構成によれば、配線層のまわりに電
磁シールドを設けたので、配線層から放出されて他の回
路部に飛び込む電磁波ノイズを低減したり、他の回路部
から放出されて配線層に飛び込む電磁波ノイズを低減し
たりすることができる。従って、この発明は、電磁波ノ
イズを放出しやすいディジタル回路、高周波回路等を含
むＩＣに適用して有益であると共に、電磁波ノイズで特
性劣化又は誤動作しやすいアナログ回路、低周波回路等
を含むＩＣ等に適用して有益であり、特にディジタル・
アナログ混在ＩＣ、高周波・低周波混在ＩＣに適用して
有益である。
磁シールドを設けたので、配線層から放出されて他の回
路部に飛び込む電磁波ノイズを低減したり、他の回路部
から放出されて配線層に飛び込む電磁波ノイズを低減し
たりすることができる。従って、この発明は、電磁波ノ
イズを放出しやすいディジタル回路、高周波回路等を含
むＩＣに適用して有益であると共に、電磁波ノイズで特
性劣化又は誤動作しやすいアナログ回路、低周波回路等
を含むＩＣ等に適用して有益であり、特にディジタル・
アナログ混在ＩＣ、高周波・低周波混在ＩＣに適用して
有益である。
【０００８】
【実施例】図１〜２は、この発明の一実施例による集積
回路装置の配線構造を示すものであり、図１は、図２の
Ａ−Ａ’線に沿う断面を示している。
回路装置の配線構造を示すものであり、図１は、図２の
Ａ−Ａ’線に沿う断面を示している。
【０００９】シリコン（Ｓｉ）等の半導体基板１０に
は、一例としてディジタル／アナログ変換器が集積回路
として形成されており、基板表面はシリコンオキサイド
等の絶縁膜１２で覆われている。絶縁膜１２の上には、
例えばアナログ回路の出力配線方向に沿ってポリＳｉ層
１４を図２に例示したようなパターンで形成する。ポリ
Ｓｉ層１４は、例えば絶縁膜１２上にポリＳｉを気相堆
積した後ポリＳｉ堆積層に低抵抗化用不純物をドープし
てから（又は該不純物を含むポリＳｉ堆積層を形成して
から）、該ポリＳｉ堆積層をホトリソグラフィ技術によ
りパターニングすることによって形成することができ
る。
は、一例としてディジタル／アナログ変換器が集積回路
として形成されており、基板表面はシリコンオキサイド
等の絶縁膜１２で覆われている。絶縁膜１２の上には、
例えばアナログ回路の出力配線方向に沿ってポリＳｉ層
１４を図２に例示したようなパターンで形成する。ポリ
Ｓｉ層１４は、例えば絶縁膜１２上にポリＳｉを気相堆
積した後ポリＳｉ堆積層に低抵抗化用不純物をドープし
てから（又は該不純物を含むポリＳｉ堆積層を形成して
から）、該ポリＳｉ堆積層をホトリソグラフィ技術によ
りパターニングすることによって形成することができ
る。
【００１０】絶縁膜１２の上には、ポリＳｉ層１４を覆
ってシリコンオキサイド等の絶縁膜１６を形成する。絶
縁膜１６は、気相堆積法等により形成すると、上面が非
平坦状となるが、周知の平坦化技術により上面を平坦化
するのが好ましい。この後、絶縁膜１６には、層間接続
部１８Ａ，１８Ｂ等に対応する接続孔をホトリソグラフ
ィ技術により出力配線方向に沿って２列状に形成する。
ってシリコンオキサイド等の絶縁膜１６を形成する。絶
縁膜１６は、気相堆積法等により形成すると、上面が非
平坦状となるが、周知の平坦化技術により上面を平坦化
するのが好ましい。この後、絶縁膜１６には、層間接続
部１８Ａ，１８Ｂ等に対応する接続孔をホトリソグラフ
ィ技術により出力配線方向に沿って２列状に形成する。
【００１１】絶縁膜１６の上には、例えばＡｌ又はＡｌ
合金等の金属を被着してパターニングすることによりア
ナログ出力導出用の配線層１８と、この配線層の両側に
沿って延長する金属層１８ａ，１８ｂとを図２に例示す
るようなパターンで形成する。金属層１８ａ，１８ｂに
おいて、絶縁膜１６の接続孔内に存在する部分は、層間
接続部１８Ａ，１８Ｂ等としてポリＳｉ層１４に接続さ
れる。
合金等の金属を被着してパターニングすることによりア
ナログ出力導出用の配線層１８と、この配線層の両側に
沿って延長する金属層１８ａ，１８ｂとを図２に例示す
るようなパターンで形成する。金属層１８ａ，１８ｂに
おいて、絶縁膜１６の接続孔内に存在する部分は、層間
接続部１８Ａ，１８Ｂ等としてポリＳｉ層１４に接続さ
れる。
【００１２】絶縁膜１６の上には、配線層１８及び金属
層１８ａ，１８ｂを覆ってシリコンオキサイド等の絶縁
膜２０を形成する。絶縁膜２０には、必要に応じてその
上面を平坦化した後、層間接続部２２Ａ，２２Ｂ等に対
応する接続孔を出力配線方向に沿って２列状に形成す
る。
層１８ａ，１８ｂを覆ってシリコンオキサイド等の絶縁
膜２０を形成する。絶縁膜２０には、必要に応じてその
上面を平坦化した後、層間接続部２２Ａ，２２Ｂ等に対
応する接続孔を出力配線方向に沿って２列状に形成す
る。
【００１３】絶縁膜２０の上には、例えばＡｌ又はＡｌ
合金等の金属を被着してパターニングすることにより配
線層１８を覆う金属層２２を図２に例示するようなパタ
ーンで形成する。金属層２２において、絶縁膜２０の接
続孔内に存在する部分は、層間接続部２２Ａ，２２Ｂ等
として金属層１８ａ，１８ｂに接続される。
合金等の金属を被着してパターニングすることにより配
線層１８を覆う金属層２２を図２に例示するようなパタ
ーンで形成する。金属層２２において、絶縁膜２０の接
続孔内に存在する部分は、層間接続部２２Ａ，２２Ｂ等
として金属層１８ａ，１８ｂに接続される。
【００１４】配線層１８を取囲むポリＳｉ層１４及び金
属層１８ａ，１８ｂ，２２は、上記のように相互接続さ
れた状態で接地端子に接続されることにより電磁シール
ドを構成する。このため、配線層１８に飛び込む電磁ノ
イズが低減され、高精度のアナログ出力が得られる。ま
た、配線層１８のレイアウトの自由度が向上する。な
お、図１〜２の構成は、ディジタル回路等において、配
線層１８から放出される電磁波ノイズを抑制するために
も採用可能である。
属層１８ａ，１８ｂ，２２は、上記のように相互接続さ
れた状態で接地端子に接続されることにより電磁シール
ドを構成する。このため、配線層１８に飛び込む電磁ノ
イズが低減され、高精度のアナログ出力が得られる。ま
た、配線層１８のレイアウトの自由度が向上する。な
お、図１〜２の構成は、ディジタル回路等において、配
線層１８から放出される電磁波ノイズを抑制するために
も採用可能である。
【００１５】図３は、この発明の他の実施例を示すもの
で、図１と同様の部分には同様の符号を付して詳細な説
明を省略する。
で、図１と同様の部分には同様の符号を付して詳細な説
明を省略する。
【００１６】この実施例の特徴は、図１の金属層１８
ａ，１８ｂを省略する一方、金属層２２の層間接続部２
２Ａ，２２Ｂを金属層１８ａ，１８ｂと同様に配線層１
８の両側に沿って延長するように形成し、ポリＳｉ層１
４に接続したことである。このような構成は、絶縁膜２
０を形成した後、層間接続部２２Ａ，２２Ｂに対応する
接続孔を絶縁膜１６，２０を貫通し且つ配線層１８の両
側に沿って延長するように形成し、この後金属層２２を
形成することにより簡単に得られる。
ａ，１８ｂを省略する一方、金属層２２の層間接続部２
２Ａ，２２Ｂを金属層１８ａ，１８ｂと同様に配線層１
８の両側に沿って延長するように形成し、ポリＳｉ層１
４に接続したことである。このような構成は、絶縁膜２
０を形成した後、層間接続部２２Ａ，２２Ｂに対応する
接続孔を絶縁膜１６，２０を貫通し且つ配線層１８の両
側に沿って延長するように形成し、この後金属層２２を
形成することにより簡単に得られる。
【００１７】図３の実施例によると、図１の実施例と同
様に電磁ノイズの出入りを抑制することができ、レイア
ウトの自由度が向上する他、構成が簡単であり、製造が
容易になる利点もある。
様に電磁ノイズの出入りを抑制することができ、レイア
ウトの自由度が向上する他、構成が簡単であり、製造が
容易になる利点もある。
【００１８】なお、図１〜３の実施例において、ポリＳ
ｉ層１４は、金属等の導電層であってもよく、金属層１
８ａ，１８ｂ，２２は、Ａｌ又はＡｌ合金以外の導電層
であってもよい。また、図１〜２の実施例において、層
間接続部１８Ａ，１８Ｂ及び／又は２２Ａ，２２Ｂは、
図３で述べたと同様に細長く延長するように形成しても
よい。
ｉ層１４は、金属等の導電層であってもよく、金属層１
８ａ，１８ｂ，２２は、Ａｌ又はＡｌ合金以外の導電層
であってもよい。また、図１〜２の実施例において、層
間接続部１８Ａ，１８Ｂ及び／又は２２Ａ，２２Ｂは、
図３で述べたと同様に細長く延長するように形成しても
よい。
【００１９】
【発明の効果】以上のように、この発明によれば、配線
層のまわりに電磁シールドを設けて電磁波ノイズの出入
りを抑制するようにしたので、レイアウトの自由度が向
上する効果が得られるものである。その上、複数の導電
層乃至導電体を用いて電磁シールドを構成したので、多
層配線技術により容易に実現できる利点もある。
層のまわりに電磁シールドを設けて電磁波ノイズの出入
りを抑制するようにしたので、レイアウトの自由度が向
上する効果が得られるものである。その上、複数の導電
層乃至導電体を用いて電磁シールドを構成したので、多
層配線技術により容易に実現できる利点もある。
【図１】 この発明の一実施例による集積回路装置の配
線構造を示す基板断面図である。
線構造を示す基板断面図である。
【図２】 図１の配線構造の上面図である。
【図３】 この発明の他の実施例を示す基板断面図であ
る。
る。
１０：半導体基板、１２，１６，２０：絶縁膜、１４：
ポリＳｉ層、１８：配線層、１８ａ，１８ｂ，２２：金
属層、１８Ａ，１８Ｂ，２２Ａ，２２Ｂ：層間接続部。
ポリＳｉ層、１８：配線層、１８ａ，１８ｂ，２２：金
属層、１８Ａ，１８Ｂ，２２Ａ，２２Ｂ：層間接続部。
Claims (1)
- 【請求項１】（ａ）基板の表面を覆って形成された第１
の絶縁膜と、 （ｂ）この第１の絶縁膜の上に所定の配線方向に沿って
形成された第１の導電層と、 （ｃ）この第１の導電層を覆って前記第１の絶縁膜の上
に形成された第２の絶縁膜と、 （ｄ）前記第１の導電層の上方で前記第２の絶縁膜の上
に前記配線方向に沿って形成された配線層と、 （ｅ）この配線層を覆って前記第２の絶縁膜の上に形成
された第３の絶縁膜と、 （ｆ）この第３の絶縁膜の上に前記配線層を覆って形成
された第２の導電層と、 （ｇ）前記第１及び第２の導電層の間で前記配線層の一
方側及び他方側にそれぞれ位置し、前記配線方向に沿っ
て前記第２及び第３の絶縁膜の積層中に形成された第１
及び第２の導電体であって、前記第１及び第２の導電層
と共に接地端子に接続されることにより電磁シールドを
構成するものとをそなえた集積回路装置の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230886A JPH0547767A (ja) | 1991-08-19 | 1991-08-19 | 集積回路装置の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230886A JPH0547767A (ja) | 1991-08-19 | 1991-08-19 | 集積回路装置の配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547767A true JPH0547767A (ja) | 1993-02-26 |
Family
ID=16914849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3230886A Pending JPH0547767A (ja) | 1991-08-19 | 1991-08-19 | 集積回路装置の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547767A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274167A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体装置 |
| WO1999012215A1 (en) * | 1997-08-29 | 1999-03-11 | Cardiac Pacemakers, Inc. | Shielded integrated circuit capacitor |
| KR100450334B1 (ko) * | 2000-12-06 | 2004-10-01 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2007005782A (ja) * | 2005-05-27 | 2007-01-11 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| DE10018358B4 (de) * | 1999-04-13 | 2008-05-21 | Sony Corp. | Halbleiter-Bauteil und dessen Herstellungsverfahren |
| DE10335118B4 (de) * | 2002-11-28 | 2012-11-08 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
-
1991
- 1991-08-19 JP JP3230886A patent/JPH0547767A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274167A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体装置 |
| WO1999012215A1 (en) * | 1997-08-29 | 1999-03-11 | Cardiac Pacemakers, Inc. | Shielded integrated circuit capacitor |
| US6198123B1 (en) | 1997-08-29 | 2001-03-06 | Cardiac Pacemakers, Inc. | Shielded integrated circuit capacitor connected to a lateral transistor |
| DE10018358B4 (de) * | 1999-04-13 | 2008-05-21 | Sony Corp. | Halbleiter-Bauteil und dessen Herstellungsverfahren |
| KR100450334B1 (ko) * | 2000-12-06 | 2004-10-01 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
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| JP2007005782A (ja) * | 2005-05-27 | 2007-01-11 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
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