JP2000232103A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000232103A JP2000232103A JP11033101A JP3310199A JP2000232103A JP 2000232103 A JP2000232103 A JP 2000232103A JP 11033101 A JP11033101 A JP 11033101A JP 3310199 A JP3310199 A JP 3310199A JP 2000232103 A JP2000232103 A JP 2000232103A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- shield
- signal lines
- semiconductor device
- plug
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ＬＳＩ等の半導体装置における信号線のシー
ルドを行うと共に、集積度の向上を図る。 【解決手段】 半導体基板２２上に層間絶縁膜２３，２
４を介して上層配線２６と下層配線２５が形成され、下
層の信号線２５１及び２５２間に、例えばグランド配線
又は電源配線等の上層の配線２６１に接続されたシール
ド用プラグ、即ちビアホール内に金属を埋め込んでなる
シールド用プラグ２８１が設けられる。
ルドを行うと共に、集積度の向上を図る。 【解決手段】 半導体基板２２上に層間絶縁膜２３，２
４を介して上層配線２６と下層配線２５が形成され、下
層の信号線２５１及び２５２間に、例えばグランド配線
又は電源配線等の上層の配線２６１に接続されたシール
ド用プラグ、即ちビアホール内に金属を埋め込んでなる
シールド用プラグ２８１が設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ等の半導体
装置、特にそのシールド配線に関する。
装置、特にそのシールド配線に関する。
【０００２】
【従来の技術】近年、ＬＳＩ等の半導体装置において
は、更なる高集積化に伴って隣接する配線の間隔が縮ま
ってきている。その結果、配線間容量のカップリングに
よって隣接信号線間で干渉し合い、ＬＳＩ動作の高速化
が妨げられたり、最悪の場合は誤動作したりする。これ
を防ぐために、従来は信号線間にシールドの役割をもた
せた配線、即ち電源線ＶDD又はグランド線ＶSSに接続さ
れた配線を設けていた。
は、更なる高集積化に伴って隣接する配線の間隔が縮ま
ってきている。その結果、配線間容量のカップリングに
よって隣接信号線間で干渉し合い、ＬＳＩ動作の高速化
が妨げられたり、最悪の場合は誤動作したりする。これ
を防ぐために、従来は信号線間にシールドの役割をもた
せた配線、即ち電源線ＶDD又はグランド線ＶSSに接続さ
れた配線を設けていた。
【０００３】図８は、その従来例を示す。この半導体装
置１は、素子が形成された例えばシリコンの半導体基板
２上に、層間絶縁膜３を介して信号線４，５を形成する
と共に、この隣接する信号線４及び５間にグランド電位
ＶSSが供給されるグランド配線又は電源電位ＶDDが供給
される電源配線等に接続されたシールド線６を形成して
構成される。さらに、層間絶縁膜９，１０が設けられ、
図示せざるも上層配線が形成される場合もある。信号線
４，５及びシールド線６は、共に例えばＡｌ層７とその
上のＴｉＮ層８との積層膜で形成される。また、信号線
４，５及びシールド線６は、所謂フォトリソグラフィを
技術を用い、フォトレジストをマスクとした選択エッチ
ングにより、同時に形成される。
置１は、素子が形成された例えばシリコンの半導体基板
２上に、層間絶縁膜３を介して信号線４，５を形成する
と共に、この隣接する信号線４及び５間にグランド電位
ＶSSが供給されるグランド配線又は電源電位ＶDDが供給
される電源配線等に接続されたシールド線６を形成して
構成される。さらに、層間絶縁膜９，１０が設けられ、
図示せざるも上層配線が形成される場合もある。信号線
４，５及びシールド線６は、共に例えばＡｌ層７とその
上のＴｉＮ層８との積層膜で形成される。また、信号線
４，５及びシールド線６は、所謂フォトリソグラフィを
技術を用い、フォトレジストをマスクとした選択エッチ
ングにより、同時に形成される。
【０００４】この構成では、シールド線６によって、隣
接する信号線４及び５間が相互にシールドされ、隣接信
号間での干渉を防ぐことができる。
接する信号線４及び５間が相互にシールドされ、隣接信
号間での干渉を防ぐことができる。
【０００５】
【発明が解決しようとする課題】しかし乍ら、上述の図
８に示すシールド線６を設けた場合には、シールド線６
を設ける前に比べて、シールド線６の幅をＬ、シールド
線６及び信号線４，５間の幅をＳ′とすると、信号線４
及び５間の間隔がＬ＋Ｓ′だけ広がってしまい、集積度
を落とす原因になっていた。
８に示すシールド線６を設けた場合には、シールド線６
を設ける前に比べて、シールド線６の幅をＬ、シールド
線６及び信号線４，５間の幅をＳ′とすると、信号線４
及び５間の間隔がＬ＋Ｓ′だけ広がってしまい、集積度
を落とす原因になっていた。
【０００６】本発明は、上述の点に鑑み、信号線に対す
るシールドを行うと同時に、集積度の向上を図った半導
体装置を提供するものである。
るシールドを行うと同時に、集積度の向上を図った半導
体装置を提供するものである。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
は、下層の信号線間に、上層配線に接続されたシールド
用プラグを形成した構成とする。
は、下層の信号線間に、上層配線に接続されたシールド
用プラグを形成した構成とする。
【０００８】本発明に係る半導体装置は、信号線を、そ
の上層及び下層配線と、上層及び下層配線間を接続する
シールド用プラグとによって囲うように構成する。
の上層及び下層配線と、上層及び下層配線間を接続する
シールド用プラグとによって囲うように構成する。
【０００９】本発明の構成では、信号線間がビアホール
に導電体を埋め込んでなるシールド用プラグにてシール
ドされるので、隣接信号線間の間隔が従来のシールド線
を用いた場合に比べて短縮され集積度が上がる。
に導電体を埋め込んでなるシールド用プラグにてシール
ドされるので、隣接信号線間の間隔が従来のシールド線
を用いた場合に比べて短縮され集積度が上がる。
【００１０】本発明の構成では、信号線がその上層及び
下層配線と、上層及び下層配線間に接続するシールド用
プラグとによって囲われるので、隣接する信号線間の間
隔が従来のシールド線を用いた場合に比べて短縮される
と共に、信号線の回りが完全にシールド配線で覆われ、
より確実なシールドが可能となる。
下層配線と、上層及び下層配線間に接続するシールド用
プラグとによって囲われるので、隣接する信号線間の間
隔が従来のシールド線を用いた場合に比べて短縮される
と共に、信号線の回りが完全にシールド配線で覆われ、
より確実なシールドが可能となる。
【００１１】
【発明の実施の形態】本発明に係る半導体装置は、半導
体基板上に層間絶縁膜を介して上層配線と下層配線が形
成され、下層の信号線間に、上層配線に接続されたシー
ルド用プラグが設けられた構成とする。
体基板上に層間絶縁膜を介して上層配線と下層配線が形
成され、下層の信号線間に、上層配線に接続されたシー
ルド用プラグが設けられた構成とする。
【００１２】シールド用プラグとしては、信号線に沿っ
て連続的に形成してもよく、信号線に沿って断続的に形
成してもよい。
て連続的に形成してもよく、信号線に沿って断続的に形
成してもよい。
【００１３】本発明に係る半導体装置は、半導体基板上
に層間絶縁膜を介して上層配線、中層配線及び下層配線
からなる３層配線を有し、中層の信号線が上層配線と下
層配線と上層配線から下層配線に接続されたシールド用
プラグとにより囲まれた構成とする。
に層間絶縁膜を介して上層配線、中層配線及び下層配線
からなる３層配線を有し、中層の信号線が上層配線と下
層配線と上層配線から下層配線に接続されたシールド用
プラグとにより囲まれた構成とする。
【００１４】以下、図面を参照して説明する。
【００１５】図１〜図３は、本発明の半導体装置の一実
施の形態を示す。なお、図１は半導体装置の信号線付近
の要部の平面図、図２及び図３はそのＡ1 −Ａ1 線上及
びＢ 1 −Ｂ1 線上の断面図を示す。但し、図２は他の領
域の普通のコンタクト部分を含む。
施の形態を示す。なお、図１は半導体装置の信号線付近
の要部の平面図、図２及び図３はそのＡ1 −Ａ1 線上及
びＢ 1 −Ｂ1 線上の断面図を示す。但し、図２は他の領
域の普通のコンタクト部分を含む。
【００１６】本実施の形態に係る半導体装置２１は、ト
ランジスタ等の半導体素子が形成された例えばシリコン
半導体基板２２上に、層間絶縁膜２３，２４を介して下
層配線２５及び上層配線２６が形成され、下層配線２５
と上層配線２６とが層間絶縁２４に形成したビアホール
２７内に埋め込まれた接続用プラグ２８により電気的に
接続されると共に、下層配線２５のうちの所要の隣接す
る信号線２５１及び２５２間に、このビアホール２７及
びこれに埋め込まれた接続用プラグ２８と同時に形成し
たビアホール２７１及びこれに埋め込まれたシールド用
プラグ２８１が設けられ、このシールド用プラグ２８１
に上層配線２６のうちの例えばグランド電位ＶSSを供給
するグランド配線又は電源電位ＶDDを供給する電源配線
等の配線２６１が接続されて構成される。
ランジスタ等の半導体素子が形成された例えばシリコン
半導体基板２２上に、層間絶縁膜２３，２４を介して下
層配線２５及び上層配線２６が形成され、下層配線２５
と上層配線２６とが層間絶縁２４に形成したビアホール
２７内に埋め込まれた接続用プラグ２８により電気的に
接続されると共に、下層配線２５のうちの所要の隣接す
る信号線２５１及び２５２間に、このビアホール２７及
びこれに埋め込まれた接続用プラグ２８と同時に形成し
たビアホール２７１及びこれに埋め込まれたシールド用
プラグ２８１が設けられ、このシールド用プラグ２８１
に上層配線２６のうちの例えばグランド電位ＶSSを供給
するグランド配線又は電源電位ＶDDを供給する電源配線
等の配線２６１が接続されて構成される。
【００１７】上層配線２６，２６１、下層配線２５及び
信号線２５１，２５２は、例えば図示するように、Ａｌ
膜３０とその上のＴｉＮ膜３１との積層膜で形成され
る。接続用プラグ２８及びシールド用プラグ２８１は、
ビアホール２７，２７１内壁に被着した密着層となる例
ではＴｉＮ膜３４を介してビアホール２７，２７１内に
金属例えばタングステン３５を埋め込んで形成される。
ＴｉＮ膜３４はタングステンに対しての密着層となる。
このプラグ２８，２８１は、タングステンプラグと呼ば
れる。
信号線２５１，２５２は、例えば図示するように、Ａｌ
膜３０とその上のＴｉＮ膜３１との積層膜で形成され
る。接続用プラグ２８及びシールド用プラグ２８１は、
ビアホール２７，２７１内壁に被着した密着層となる例
ではＴｉＮ膜３４を介してビアホール２７，２７１内に
金属例えばタングステン３５を埋め込んで形成される。
ＴｉＮ膜３４はタングステンに対しての密着層となる。
このプラグ２８，２８１は、タングステンプラグと呼ば
れる。
【００１８】シールド用プラグ２８１は、図１に示すよ
うに、隣接する信号線２５１及び２５２間にあって、信
号線２５１及び２５２に沿って（例えば全長に沿っ
て）、連続的に形成される。
うに、隣接する信号線２５１及び２５２間にあって、信
号線２５１及び２５２に沿って（例えば全長に沿っ
て）、連続的に形成される。
【００１９】この半導体装置２１は次のような工程で製
造される。素子が形成された半導体基板２２上に、層間
絶縁膜２３を介して信号線２５１，２５２を含む所定パ
ターンの下層配線２５を形成する。この信号線２５１，
２５２を含む下層配線２５は、例えばＡｌ膜３０とその
上のＴｉＮ膜３１をスパッタ、ＣＶＤ等により形成した
後、通常のフォトリソグラフィ技術を用いて選択エッチ
ングして形成される。
造される。素子が形成された半導体基板２２上に、層間
絶縁膜２３を介して信号線２５１，２５２を含む所定パ
ターンの下層配線２５を形成する。この信号線２５１，
２５２を含む下層配線２５は、例えばＡｌ膜３０とその
上のＴｉＮ膜３１をスパッタ、ＣＶＤ等により形成した
後、通常のフォトリソグラフィ技術を用いて選択エッチ
ングして形成される。
【００２０】次に、この下層の配線２５，２５１，２５
２を覆う層間絶縁膜２４を被着形成した後、この層間絶
縁膜２４上にフォトレジスト膜を形成し、ステッパーに
よる露光、その後の現像処理によって、層間絶縁膜２４
の、上層配線２６と接続されるべき下層配線２５に対応
する位置と信号線２５１及び２５２間に対応する位置と
に開口を有するフォトレジストマスクを形成する。そし
て、このフォトレジストマスクを介して層間絶縁膜２４
を選択エッチングして夫々下層配線２５に達する透孔、
即ちビアホール２７及び信号線２５１，２５２に沿う例
えば全長に渡って下層配線２５のないところの層間絶縁
膜２３に達する溝、即ちビアホール２７１を形成する。
２を覆う層間絶縁膜２４を被着形成した後、この層間絶
縁膜２４上にフォトレジスト膜を形成し、ステッパーに
よる露光、その後の現像処理によって、層間絶縁膜２４
の、上層配線２６と接続されるべき下層配線２５に対応
する位置と信号線２５１及び２５２間に対応する位置と
に開口を有するフォトレジストマスクを形成する。そし
て、このフォトレジストマスクを介して層間絶縁膜２４
を選択エッチングして夫々下層配線２５に達する透孔、
即ちビアホール２７及び信号線２５１，２５２に沿う例
えば全長に渡って下層配線２５のないところの層間絶縁
膜２３に達する溝、即ちビアホール２７１を形成する。
【００２１】このビアホールの形成に際して、絶縁膜２
４の膜厚のばらつき等を考慮して下地に配線がない場
合、下地配線、本例では下層配線２５の底、従って層間
絶縁膜２３の上面に達する程度のオーバーエッチングを
施すために、図２に示すように、両ビアホール２７及び
２７１が同時に形成される。
４の膜厚のばらつき等を考慮して下地に配線がない場
合、下地配線、本例では下層配線２５の底、従って層間
絶縁膜２３の上面に達する程度のオーバーエッチングを
施すために、図２に示すように、両ビアホール２７及び
２７１が同時に形成される。
【００２２】この後、ビアホール２７及び２７１内面
に、タングステンプラグの密着層であるＴｉＮ膜３４を
スパッタ或いはＣＶＤ等により成膜し、次いでビアホー
ル２７，２７１内を埋め込むように全面にタングステン
層を例えばＣＶＤにて堆積した後、エッチバックを施し
てビアホール２７，２７１内に埋め込まれたタングステ
ンによる接続用プラグ２８及びシールド用プラグ２８１
を形成する。
に、タングステンプラグの密着層であるＴｉＮ膜３４を
スパッタ或いはＣＶＤ等により成膜し、次いでビアホー
ル２７，２７１内を埋め込むように全面にタングステン
層を例えばＣＶＤにて堆積した後、エッチバックを施し
てビアホール２７，２７１内に埋め込まれたタングステ
ンによる接続用プラグ２８及びシールド用プラグ２８１
を形成する。
【００２３】次に、層間絶縁膜２４上に上層配線となる
例えばＡｌ膜３０及びその上のＴｉＮ膜３１をスパッタ
又はＣＶＤ等により形成し通常のフォトリソグラフィ技
術を用いて選択エッチングして電源配線（ＶDD）、グラ
ンド配線（ＶSS）等を含む所定パターンの上層配線２６
を形成する。上層配線２６のうち、所要の上層配線２６
は下層配線２５と接続する接続用プラグ２８に接続さ
れ、また電源配線又はグランド配線等の配線２６１がシ
ールド用プラグ２８１に接続される。そして、さらに上
層配線２６，２６１を覆うように絶縁膜３３が被着形成
される。
例えばＡｌ膜３０及びその上のＴｉＮ膜３１をスパッタ
又はＣＶＤ等により形成し通常のフォトリソグラフィ技
術を用いて選択エッチングして電源配線（ＶDD）、グラ
ンド配線（ＶSS）等を含む所定パターンの上層配線２６
を形成する。上層配線２６のうち、所要の上層配線２６
は下層配線２５と接続する接続用プラグ２８に接続さ
れ、また電源配線又はグランド配線等の配線２６１がシ
ールド用プラグ２８１に接続される。そして、さらに上
層配線２６，２６１を覆うように絶縁膜３３が被着形成
される。
【００２４】上述の半導体装置２１によれば、隣接する
信号線２５１及び２５２間にビアホール２７１を形成
し、ビアホール２７１内にＴｉＮ膜３４を介して導電材
の例えばタングステン３５を埋め込んで成るシールド用
プラグ２８１を設けることにより、隣接する信号線２５
１及び２５２間の間隔は、ビアホール２７１の幅をＣ、
ビアホール２７１と信号線２５１，２５２との間隔をＳ
とするとき、Ｓ＋Ｃ＋Ｓとなる。
信号線２５１及び２５２間にビアホール２７１を形成
し、ビアホール２７１内にＴｉＮ膜３４を介して導電材
の例えばタングステン３５を埋め込んで成るシールド用
プラグ２８１を設けることにより、隣接する信号線２５
１及び２５２間の間隔は、ビアホール２７１の幅をＣ、
ビアホール２７１と信号線２５１，２５２との間隔をＳ
とするとき、Ｓ＋Ｃ＋Ｓとなる。
【００２５】この場合、間隔Ｓは、合わせずれと線幅ば
らつきを見込めばよいので、０．２μｍ程度にすること
ができる。この値は前述の従来例の図８における間隔
Ｓ′より遥かに小さい。また、シールド用のビアホール
２７１の幅Ｃも前述の図８におけるシールド線６の幅Ｌ
より小さい。
らつきを見込めばよいので、０．２μｍ程度にすること
ができる。この値は前述の従来例の図８における間隔
Ｓ′より遥かに小さい。また、シールド用のビアホール
２７１の幅Ｃも前述の図８におけるシールド線６の幅Ｌ
より小さい。
【００２６】図８のシールド線６では、フォトレジスト
膜をマスクにしてＡｌ膜７及びＴｉＮ膜８を選択エッチ
ングして形成するため、金属のエッチング時のフォトレ
ジスト膜の目減を考慮してフォトレジスト膜を厚く形成
しなければならない。このため、フォトレジスト膜が厚
くなる分フォトレジストのパターニング時の解像度が低
下してフォトレジスト膜の開口幅が大きくならざるを得
ない。この開口幅は間隔Ｓ′に影響する。
膜をマスクにしてＡｌ膜７及びＴｉＮ膜８を選択エッチ
ングして形成するため、金属のエッチング時のフォトレ
ジスト膜の目減を考慮してフォトレジスト膜を厚く形成
しなければならない。このため、フォトレジスト膜が厚
くなる分フォトレジストのパターニング時の解像度が低
下してフォトレジスト膜の開口幅が大きくならざるを得
ない。この開口幅は間隔Ｓ′に影響する。
【００２７】これに対して、本実施の形態におけるビア
ホール２７，２７１の形成では、下地の層間絶縁膜（例
えばＳｉＯ 2）のエッチングであるためマスクとなるフ
ォトレジスト膜の膜厚は薄くてよい。薄い分、フォトレ
ジストの解像度が上がり、より幅の狭いビアホール２
７，２７１の形成が可能になる。従って、間隔Ｃは間隔
Ｌより小さくすることができる。
ホール２７，２７１の形成では、下地の層間絶縁膜（例
えばＳｉＯ 2）のエッチングであるためマスクとなるフ
ォトレジスト膜の膜厚は薄くてよい。薄い分、フォトレ
ジストの解像度が上がり、より幅の狭いビアホール２
７，２７１の形成が可能になる。従って、間隔Ｃは間隔
Ｌより小さくすることができる。
【００２８】よって、隣接する信号線間にシールドを設
けた場合、図８の従来例に比べて図１〜図３の本実施の
形態の方が信号線２５１及び２５２間の広がり量（Ｓ＋
Ｃ＋Ｓ）を下記のように従来の信号線５，６間の広がり
量（Ｓ′＋Ｌ＋Ｓ′）より小さくなる。
けた場合、図８の従来例に比べて図１〜図３の本実施の
形態の方が信号線２５１及び２５２間の広がり量（Ｓ＋
Ｃ＋Ｓ）を下記のように従来の信号線５，６間の広がり
量（Ｓ′＋Ｌ＋Ｓ′）より小さくなる。
【００２９】Ｓ′＞Ｓ， Ｌ＞Ｃ ∴（Ｓ′＋Ｌ＋Ｓ′）＞（Ｓ＋Ｃ＋Ｓ）
【００３０】従って、本実施の形態に係る半導体装置２
１では、シールド用プラグによって隣接する信号線２５
１及び２５２間での配線容量のカップリングを防ぎ、隣
接信号間の干渉を防ぎ、ＬＳＩ動作の高速化の妨げ、誤
動作等を防ぐことができると共に、隣接する信号線２５
１及び２５２間の間隔を小さくできるので、集積度を向
上することができる。
１では、シールド用プラグによって隣接する信号線２５
１及び２５２間での配線容量のカップリングを防ぎ、隣
接信号間の干渉を防ぎ、ＬＳＩ動作の高速化の妨げ、誤
動作等を防ぐことができると共に、隣接する信号線２５
１及び２５２間の間隔を小さくできるので、集積度を向
上することができる。
【００３１】シールド用プラグ２８１にグランド電位Ｖ
SS又は電源電位ＶDDを供給する配線２６１は、信号線２
５１，２５２より上層の配線であり、この配線２６１
は、シールド用プラグ２８１の延長方向に沿った任意の
場所でシールド用プラグ２８１と接続することができ
る。従って、上層の配線２６１の配置の自由度が向上す
る。
SS又は電源電位ＶDDを供給する配線２６１は、信号線２
５１，２５２より上層の配線であり、この配線２６１
は、シールド用プラグ２８１の延長方向に沿った任意の
場所でシールド用プラグ２８１と接続することができ
る。従って、上層の配線２６１の配置の自由度が向上す
る。
【００３２】図４〜図６は、本発明の半導体装置の他の
実施の形態を示す。図４は半導体装置の信号線付近の要
部の平面図、図５及び図６はそのＡ2 −Ａ 2 線上及びＢ
2 −Ｂ2 線上の断面図を示す。但し、図５は他の領域の
普通のコンタクト部分を含む。
実施の形態を示す。図４は半導体装置の信号線付近の要
部の平面図、図５及び図６はそのＡ2 −Ａ 2 線上及びＢ
2 −Ｂ2 線上の断面図を示す。但し、図５は他の領域の
普通のコンタクト部分を含む。
【００３３】本実施の形態に係る半導体装置４１は、前
述のシールド用プラグ２８１を信号線２５１及び２５２
に沿って全長に渡って形成する代わりに、複数のシール
ド用プラグ２８２を信号線２５１及び２５２に沿って
（例えば全長に沿って）所定のピッチを置いて断続的に
配列されるように形成し、この複数のシールド用プラグ
２８２上面に共通に接続するように信号線２５１，２５
２に沿って延長する上層配線のうちの電源配線（ＶDD）
又はグランド配線（ＶSS）等の配線２６１を配置して構
成される。その他の構成は、図１〜図３と同様であるの
で、対応する部分に同一符号を付して重複説明を省略す
る。
述のシールド用プラグ２８１を信号線２５１及び２５２
に沿って全長に渡って形成する代わりに、複数のシール
ド用プラグ２８２を信号線２５１及び２５２に沿って
（例えば全長に沿って）所定のピッチを置いて断続的に
配列されるように形成し、この複数のシールド用プラグ
２８２上面に共通に接続するように信号線２５１，２５
２に沿って延長する上層配線のうちの電源配線（ＶDD）
又はグランド配線（ＶSS）等の配線２６１を配置して構
成される。その他の構成は、図１〜図３と同様であるの
で、対応する部分に同一符号を付して重複説明を省略す
る。
【００３４】本実施の形態においても、断続的に複数配
列形成したシールド用プラグ２８２によって、隣接する
信号線２５１及び２５２間の配線容量のカップリングを
防止することによって隣接信号間の干渉を防止できると
共に、従来のシールド配線を用いた場合に比べて隣接す
る信号線２５１及び２５２間の間隔を縮めることがで
き、集積度の向上を図ることができる。
列形成したシールド用プラグ２８２によって、隣接する
信号線２５１及び２５２間の配線容量のカップリングを
防止することによって隣接信号間の干渉を防止できると
共に、従来のシールド配線を用いた場合に比べて隣接す
る信号線２５１及び２５２間の間隔を縮めることがで
き、集積度の向上を図ることができる。
【００３５】図７は、本発明の半導体装置のさらに他の
実施の形態を示す。本実施の形態に係る半導体装置４３
は、トランジスタ等の半導体素子が形成された例えばシ
リコン半導体基板２２上に、層配絶縁膜２３，２４，３
８を介して下層配線２５、中層配線３７及び上層配線２
６が形成され、所要の下層配線２５と所要の中層配線３
５とが層間絶縁膜２４に形成したビアホール２７内に埋
め込まれた接続用プラグ２８により電気的に接続され、
また、所要の中層配線３７と所要の上層配線２６とが層
間絶縁層３８に形成したビアホール２７内に埋め込まれ
た接続用プラグ２８により電気的に接続され、そして、
中層配線３７のうちの所要の信号線３７１がその延長方
向に沿って形成された上層配線２６のうちの所要の配線
２６１及び下層配線２５のうちの所要の配線２６１と、
この上層の配線２５１から下層の配線２５５に接続し信
号線３５１の延長方向に沿って形成されたシールド用プ
ラグ２８１とによって囲まれるようにして構成される。
実施の形態を示す。本実施の形態に係る半導体装置４３
は、トランジスタ等の半導体素子が形成された例えばシ
リコン半導体基板２２上に、層配絶縁膜２３，２４，３
８を介して下層配線２５、中層配線３７及び上層配線２
６が形成され、所要の下層配線２５と所要の中層配線３
５とが層間絶縁膜２４に形成したビアホール２７内に埋
め込まれた接続用プラグ２８により電気的に接続され、
また、所要の中層配線３７と所要の上層配線２６とが層
間絶縁層３８に形成したビアホール２７内に埋め込まれ
た接続用プラグ２８により電気的に接続され、そして、
中層配線３７のうちの所要の信号線３７１がその延長方
向に沿って形成された上層配線２６のうちの所要の配線
２６１及び下層配線２５のうちの所要の配線２６１と、
この上層の配線２５１から下層の配線２５５に接続し信
号線３５１の延長方向に沿って形成されたシールド用プ
ラグ２８１とによって囲まれるようにして構成される。
【００３６】上層の配線２６１及び下層の配線２５５
は、ともに、例えばグランド電位ＶSSを供給するグラン
ド配線、又は電源電位ＶDDを供給する電源配線とするこ
とができる。層間絶縁膜２４に埋め込まれるシールド用
プラグ２８１は、他の領域における中層配線３７と下層
配線２５を接続する接続用プラグ２８と同時に形成され
る。層間絶縁膜３８に埋め込まれるシールド用プラグ２
８１は、他の領域における上層配線２６と中層配線３７
を接続する接続用プラグ２８と同時に形成される。
は、ともに、例えばグランド電位ＶSSを供給するグラン
ド配線、又は電源電位ＶDDを供給する電源配線とするこ
とができる。層間絶縁膜２４に埋め込まれるシールド用
プラグ２８１は、他の領域における中層配線３７と下層
配線２５を接続する接続用プラグ２８と同時に形成され
る。層間絶縁膜３８に埋め込まれるシールド用プラグ２
８１は、他の領域における上層配線２６と中層配線３７
を接続する接続用プラグ２８と同時に形成される。
【００３７】それ以外の構成は、図２と同様であるので
対応する部分には同一符号を付して重複説明を省略す
る。
対応する部分には同一符号を付して重複説明を省略す
る。
【００３８】この半導体装置４３は、次のような工程で
製造される。この工程は信号線のシールド部分について
説明する。層間絶縁膜２３上に下層配線（例えばグラン
ド配線又は電源配線）２５５を形成する。次に、下層配
線２５５を覆う層間絶縁膜２４を形成した後、この層間
絶縁膜２４に延長する下層配線２５５の両側位置に対応
して夫々下層配線２５５に達するビアホール（いわゆる
溝）２７１を形成し、この夫々のビアホール２７１内に
例えばＴｉＮ膜３４を介してタングステン層３５を埋め
込んで第１のシールド用プラグ２８１を形成する。
製造される。この工程は信号線のシールド部分について
説明する。層間絶縁膜２３上に下層配線（例えばグラン
ド配線又は電源配線）２５５を形成する。次に、下層配
線２５５を覆う層間絶縁膜２４を形成した後、この層間
絶縁膜２４に延長する下層配線２５５の両側位置に対応
して夫々下層配線２５５に達するビアホール（いわゆる
溝）２７１を形成し、この夫々のビアホール２７１内に
例えばＴｉＮ膜３４を介してタングステン層３５を埋め
込んで第１のシールド用プラグ２８１を形成する。
【００３９】次に、層間絶縁膜２４上の両第１のシール
ド用プラグ２８１間に対応する位置（即ち下層配線２５
５の中央に対応する位置）に信号線３７１を形成する。
次に、層間絶縁膜３８を形成した後、この層間絶縁膜３
２に信号線３７１を挟むように上記の第１のシールド用
プラグ２８１に対応する位置に第１のシールド用プラグ
２８１に達するビアホール（いわゆる溝）２７１を形成
し、このビアホール２７１内に例えばＴｉＮ膜３４を介
して例えばタングステン層３５を埋め込んで第１のシー
ルド用プラグ２８１に接続された第２のシールド用プラ
グ２８１を形成する。
ド用プラグ２８１間に対応する位置（即ち下層配線２５
５の中央に対応する位置）に信号線３７１を形成する。
次に、層間絶縁膜３８を形成した後、この層間絶縁膜３
２に信号線３７１を挟むように上記の第１のシールド用
プラグ２８１に対応する位置に第１のシールド用プラグ
２８１に達するビアホール（いわゆる溝）２７１を形成
し、このビアホール２７１内に例えばＴｉＮ膜３４を介
して例えばタングステン層３５を埋め込んで第１のシー
ルド用プラグ２８１に接続された第２のシールド用プラ
グ２８１を形成する。
【００４０】次に、層間絶縁膜３８上に第２のシールド
用プラグ２８１に接続して信号線３７１上を信号線３７
１に沿って延長する上層の配線（例えば下層の配線２５
５と同じグランド配線又は電源配線）２６１を形成す
る。そして、さらに絶縁膜３３を形成する。
用プラグ２８１に接続して信号線３７１上を信号線３７
１に沿って延長する上層の配線（例えば下層の配線２５
５と同じグランド配線又は電源配線）２６１を形成す
る。そして、さらに絶縁膜３３を形成する。
【００４１】本実施の形態に係る半導体装置４３によれ
ば、信号線３７１が回りを上層配線２６１と下層配線２
５５とシールド用プラグ２８１とによって、完全に覆わ
れるので、より確実に隣接する信号線間の容量カップリ
ングを防止し、隣接信号間の干渉を防止することができ
る。そして、シールド配線としてシールド用プラグ２８
１を用いることにより上例と同様に隣接する信号線間の
間隔が縮まり集積度を向上できる。
ば、信号線３７１が回りを上層配線２６１と下層配線２
５５とシールド用プラグ２８１とによって、完全に覆わ
れるので、より確実に隣接する信号線間の容量カップリ
ングを防止し、隣接信号間の干渉を防止することができ
る。そして、シールド配線としてシールド用プラグ２８
１を用いることにより上例と同様に隣接する信号線間の
間隔が縮まり集積度を向上できる。
【００４２】尚、図７において、隣接する各信号線間に
夫々同様のシールド用プラグ２８１を設け、これら各シ
ールド用プラグ２８１の上下を夫々共通の上層配線２６
１及び下層配線２５５に接続し、各信号線を完全シール
ドするようになすこともできる。
夫々同様のシールド用プラグ２８１を設け、これら各シ
ールド用プラグ２８１の上下を夫々共通の上層配線２６
１及び下層配線２５５に接続し、各信号線を完全シール
ドするようになすこともできる。
【００４３】図７は、シールド用プラグ２８１を信号線
３７１に沿って連続して形成したが、その他、図４に示
すようにシールド用プラグ２８１を信号線３７１に沿っ
て所定ピッチで断続的に配列形成する構造とすることも
できる。
３７１に沿って連続して形成したが、その他、図４に示
すようにシールド用プラグ２８１を信号線３７１に沿っ
て所定ピッチで断続的に配列形成する構造とすることも
できる。
【００４４】
【発明の効果】本発明に係る半導体装置によれば、隣接
する信号線間に上層配線に接続するシールド用プラグが
設けられるので、信号線間の容量カップリングを防止
し、隣接信号間の干渉を防ぐことができると共に、隣接
する信号線間の間隔を縮小でき、集積度を向上すること
ができる。
する信号線間に上層配線に接続するシールド用プラグが
設けられるので、信号線間の容量カップリングを防止
し、隣接信号間の干渉を防ぐことができると共に、隣接
する信号線間の間隔を縮小でき、集積度を向上すること
ができる。
【００４５】シールド用プラグを信号線に沿って連続的
に形成するときは、シールド用プラグに沿った任意の位
置で上層配線とシールド用プラグとを接続することが可
能であり、シールド用プラグに接続される上層配線の配
置の自由度が向上する。
に形成するときは、シールド用プラグに沿った任意の位
置で上層配線とシールド用プラグとを接続することが可
能であり、シールド用プラグに接続される上層配線の配
置の自由度が向上する。
【００４６】本発明に係る半導体装置によれば、信号線
をその上層配線と下層配線と上下層配線を接続するシー
ルド用プラグとによって囲うようにすることにより、よ
り完全にシールドすることができる。従って、隣接する
信号線間の容量カップリングを防止し、隣接信号間の干
渉を防ぐと共に、隣接する信号線間の間隔を縮小でき、
集積度を向上することができる。
をその上層配線と下層配線と上下層配線を接続するシー
ルド用プラグとによって囲うようにすることにより、よ
り完全にシールドすることができる。従って、隣接する
信号線間の容量カップリングを防止し、隣接信号間の干
渉を防ぐと共に、隣接する信号線間の間隔を縮小でき、
集積度を向上することができる。
【図１】本発明に係る半導体装置の一実施の形態を示す
要部の平面図である。
要部の平面図である。
【図２】図１のＡ1 −Ａ1 線上の断面図である。
【図３】図１のＢ1 −Ｂ1 線上の断面図である。
【図４】本発明に係る半導体装置の他の実施の形態を示
す要部の平面図である。
す要部の平面図である。
【図５】図４のＡ2 −Ａ2 線上の断面図である。
【図６】図４のＢ2 −Ｂ2 線上の断面図である。
【図７】本発明に係る半導体装置の他の実施の形態を示
す断面図である。
す断面図である。
【図８】従来例に係る半導体装置の要部の断面図であ
る。
る。
２１，４１，４３‥‥半導体装置、２２‥‥半導体基
板、２３，２４，３８‥‥層間絶縁膜，２５‥‥下層配
線、２５１，２５２‥‥信号線、２６，２６１‥‥上層
配線、２７，２７１‥‥ビアホール、２８‥‥接続用プ
ラグ、２８１，２８２‥‥シールド用プラグ、３０‥‥
Ａｌ膜、３１‥‥ＴｉＮ膜、３３‥‥絶縁膜、３４‥‥
ＴｉＮ膜、３５‥‥タングステン膜、２２５‥‥下層配
線、３７‥‥中層配線、３７１‥‥信号線
板、２３，２４，３８‥‥層間絶縁膜，２５‥‥下層配
線、２５１，２５２‥‥信号線、２６，２６１‥‥上層
配線、２７，２７１‥‥ビアホール、２８‥‥接続用プ
ラグ、２８１，２８２‥‥シールド用プラグ、３０‥‥
Ａｌ膜、３１‥‥ＴｉＮ膜、３３‥‥絶縁膜、３４‥‥
ＴｉＮ膜、３５‥‥タングステン膜、２２５‥‥下層配
線、３７‥‥中層配線、３７１‥‥信号線
Claims (3)
- 【請求項１】 半導体基板上に層間絶縁膜を介して上層
配線と下層配線が形成され、 下層の信号線間に、上層配線に接続されたシールド用プ
ラグが設けられて成ることを特徴とする半導体装置。 - 【請求項２】 前記シールド用プラグが、前記信号線に
沿って連続的に、又は前記信号線に沿って断続的に形成
されて成ることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 半導体基板上に層間絶縁膜を介して上層
配線、中層配線及び下層配線からなる３層配線を有し、 中層の信号線が前記上層配線と前記下層配線と前記上層
配線から前記下層配線に接続されたシールド用プラグと
により囲まれて成ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033101A JP2000232103A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033101A JP2000232103A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232103A true JP2000232103A (ja) | 2000-08-22 |
Family
ID=12377286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11033101A Pending JP2000232103A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000232103A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450334B1 (ko) * | 2000-12-06 | 2004-10-01 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100763759B1 (ko) * | 2001-11-30 | 2007-10-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 전력금속선 연결 방법 |
| CN115377071A (zh) * | 2021-05-19 | 2022-11-22 | 圣邦微电子（北京）股份有限公司 | 一种信号线全包裹隔离的芯片、方法及芯片制造方法 |
-
1999
- 1999-02-10 JP JP11033101A patent/JP2000232103A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450334B1 (ko) * | 2000-12-06 | 2004-10-01 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100763759B1 (ko) * | 2001-11-30 | 2007-10-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 전력금속선 연결 방법 |
| CN115377071A (zh) * | 2021-05-19 | 2022-11-22 | 圣邦微电子（北京）股份有限公司 | 一种信号线全包裹隔离的芯片、方法及芯片制造方法 |
| CN115377071B (zh) * | 2021-05-19 | 2025-12-02 | 圣邦微电子（北京）股份有限公司 | 一种信号线全包裹隔离的芯片、方法及芯片制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0277133A (ja) | 半導体装置 | |
| JPH021928A (ja) | 半導体集積回路 | |
| JPH0546984B2 (ja) | ||
| JP2647188B2 (ja) | 半導体装置の製造方法 | |
| JP3109478B2 (ja) | 半導体装置 | |
| JP2000232103A (ja) | 半導体装置 | |
| US5955788A (en) | Semiconductor device having multilevel wiring with improved planarity | |
| JPH10163315A (ja) | 半導体回路装置 | |
| KR19980020482A (ko) | 반도체 장치의 배선구조 및 방법 | |
| JP2508831B2 (ja) | 半導体装置 | |
| JPH0286160A (ja) | 半導体装置 | |
| KR19980070981A (ko) | 반도체 집적회로 장치 | |
| JP2809172B2 (ja) | 半導体装置 | |
| JP4919475B2 (ja) | 半導体集積回路の製造方法 | |
| JPH11186386A (ja) | 半導体装置およびその製造方法 | |
| JPH11111849A (ja) | 半導体装置 | |
| JP2551077B2 (ja) | 半導体集積回路装置 | |
| JPH0945767A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH04373151A (ja) | 半導体装置 | |
| JPH07122629A (ja) | 半導体装置 | |
| JP2000164696A (ja) | 多層配線構造 | |
| CN119451111A (zh) | 半导体装置和半导体装置的制造方法 | |
| JPH04188753A (ja) | 多層配線半導体装置 | |
| JPS6043845A (ja) | 多層配線部材の製造方法 | |
| JPH0779137B2 (ja) | 半導体装置 |