JPH0277133A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0277133A
JPH0277133A JP63229221A JP22922188A JPH0277133A JP H0277133 A JPH0277133 A JP H0277133A JP 63229221 A JP63229221 A JP 63229221A JP 22922188 A JP22922188 A JP 22922188A JP H0277133 A JPH0277133 A JP H0277133A
Authority
JP
Japan
Prior art keywords
wiring
layer
wirings
solder
solder bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63229221A
Other languages
English (en)
Other versions
JP3022565B2 (ja
Inventor
Nobuo Owada
伸郎 大和田
Kaoru Ogaya
薫 大鋸谷
Toru Kobayashi
徹 小林
Motonori Kawaji
河路　幹規
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63229221A priority Critical patent/JP3022565B2/ja
Priority to KR1019890012250A priority patent/KR900005576A/ko
Priority to US07/406,548 priority patent/US5027188A/en
Publication of JPH0277133A publication Critical patent/JPH0277133A/ja
Priority to US07/714,627 priority patent/US5220199A/en
Application granted granted Critical
Publication of JP3022565B2 publication Critical patent/JP3022565B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13027—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being offset with respect to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に多層配線構造を備え
た半導体集積回路の電極上に半田バンプを接続した半導
体装置に適用して有効な技術に関するものである。
〔従来の技術〕
半導体装置の高密度化、高集積化に伴い、配線設計の自
由度の増大や配線遅延の低減などを目的とする配線の多
層化が必須の技術となり、例えば、バイポーラトランジ
スタで構成された論理ＬＳＩでは、へｐ４層配線構造が
、また、ＭＯＳ）ランジスタで構成されたメガピッ）　
　（Ｍｂｉｔ）　　級のメモＩＪ　Ｌ　Ｓ　Ｉでは、Ａ
Ｎ３層配線構造が実現されている。
配線の多層化を実現する際の課題となるのは、Ｊｉ１間
絶縁膜の平坦化および層間接続孔（スルーホール）の高
信頼化であり、前者の対策としては、バイアススパッタ
技術やＳ　ＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）技術な
どが、また、後者の対策としては、選択ＣＶＤによるタ
ングステン（Ｗ）の埋込み技術などがそれぞれ用いられ
ている。
また、多層配線構造では、配線をバターニングする際の
レジスト膜の近接効果やＡＮ膜をエッチングする際の速
度差のため、同一配線層における配線密度の高い領域と
低い領域とで、配線の仕上がり寸法、特に配線幅に差が
生じてしまうという問題が指摘されている（特開昭６０
−１１９７４９号）。その対策として、上記特開昭６０
−１１９７４９号では、配線密度の低い領域に配線とし
ての機能を有しないダミーペデスタルを配置することに
よって、同一配線層の配線密度を均一化する技術が開示
されている。
一方、半導体ペレ７）の高密度実装に好適な方式として
、いわゆるフリップチップ方式が知られている。これは
、アルミニウム（Ａｊ’）などの電極パッド上に半田バ
ンブ（Ｂｕｍｐ、突起電極）を接続し、この半田バンブ
を介して半導体ペレットを基板に表面実装する方式であ
る。
上記フリップチップ方式については、例えばＩＢＭ社発
行、ＭＢＭジャーナル・オブ・リサーチ・アンド・ディ
ベロップメント、１３巻、Ｎα３（ＩＢＭ　Ｊｏｕｒｎ
ａｌ　ｏｆ　Ｒｅ５ｅａｒｃｈ　ａｎｄ　Ｄｅｖｅｌｏ
ｐｍｅｎｔ、　Ｖｏｆ、１３．　Ｎｏ、３）　Ｊ　Ｐ　
２３９〜Ｐ２５０に詳細な記載がある。上記文献によれ
ば、へβ電極バッド上への半田バンブの接続は、次のよ
うにして行われる。
まず、スパッタ法で形成した５ｉｎ２からなるパッシベ
ーション膜の所定箇所をエツチングで開孔し、最上層の
Δｌ配線を露出させてＡＮ電極パッドを形成する。次に
、このＡβ電極パッドの表面にクロム（Ｃｒ）／銅（Ｃ
ｕ）／金（ΔＵ）などの金属層からなる半田下地層（Ｂ
　ＬＭ　；Ｂｕｍｐ　Ｌ１ｍ已ｔｉｎｇ　Ｍｅｔａｌｌ
ｕｒｇｙ）を蒸着形成する。この半田下地層は、半田バ
ンブとΔｐ電極バッドとの合金化反応を防止し、併せて
Ａ１電極パッド上に被着する半田のぬれ性を向上させる
ためのバリヤ層である。
次に、この半田下地膜の表面にスズ（Ｓｎ）／鉛（Ｐｂ
）合金からなる半田を選択的に蒸着した後、リフロー炉
内でこの半田をウェットバックして半球状の半田バンブ
を形成する。
〔発明が解決しようとする課題〕
本発明者は、Ａ、ｇ４層配線のような多層配線構造を備
えた半導体装置のＡ１電極パッド上に半田バンブを接続
しようとする場合には、下記のような問題が生ずること
を見出した。
すなわち、配線の多層化が進行すると、それにつれて複
数の下層配線同士の重なりによる下地の段差が累積的に
増大し、最上層配線やパンシベーンヨン膜の平坦度が低
下するようになる。特に、バイポーラトランジスタで構
成した論理ＬＳＩは、配線遅延の防止やエレクトロマイ
グレーション耐性の見地から、配線の膜厚を大きくして
いるため、平坦度の低下が一層顕著となる。
最上層配線の平坦度が低下すると、パッシベーション膜
を開孔して形成したＡＪ電極パッドの底部に大きな段差
が生ずるため、このＡＩ７電極パッドの表面に蒸着され
る半田下地層の被着性が低下する。その結果、半田下地
層の上に接続された半田バンブの内部にボイドやクラッ
タなどの欠陥が発生し、半田バンブの接続信頼性が著し
く低下する。
また、パンシベーンヨン膜の平坦度が低下すると、例え
ば第８図のように、半田バンブ４０が隣接する配線４１
．４１を跨ぐような位置に配置された場合には、パッシ
ベーション膜４２のＥ１部Ａにおいて半田下地層４３の
被着性が低下するため、その上に接続される半田バンブ
４０の内部にボイドやクラックなどの欠陥が発生し易く
なり、その接続信頼性が著しく低下してしまう。
本発明は、これらの問題点に着目してなされたものであ
り、その目的は、多層配線上の電極パッドに接続される
半田バンブの接続信頼性を向上させることのできる技術
を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
すなわち、絶縁膜によって互いに絶縁された複数の配線
層を備えた半導体集積回路の最上層配線に半田バンブを
接合し、前記半田バンブを接合した最上層配線の下方の
配線層の余・領域にダミーパターンを配設する半導体装
置である。
また、上記半導体装置において、所定の配線層に配設さ
れた配線と、その下方の配線層に配設された配線とが重
なる領域の余領域に、メッンユ状のダミーパターンを配
設するものである。
さらに、上記半導体装置において、最上層配線の側壁に
傾斜を設けるものである。
〔作用〕
半田バンブを接合した最上層配線の下方の配線層の余領
域にダミーパターンを配設すると、この配線層の配線（
ダミーパターンを含む）密度が高くなるため、この配線
層の上に被着される絶縁膜の表面が平坦化されろ。
その結果、この絶縁膜の上に配設される最上層配線を平
坦化することができるため、電極パッドの表面に蒸着さ
れる半田下地層の被着性が良好になる。
その際、配線とその下層の配線とが重なる領域の余領域
に、メツシュ状のダミーパターンを配設すると、絶縁膜
の表面の平坦度が特、に向上するため、この絶縁膜の上
に配設される最上層配線の平坦度も向上し、電極パッド
の表面に蒸着される半田下地層の被着性が特に良好にな
る。
さらに、上記手段に加えて、最上層配線の側壁に傾斜を
設けると、バッ／ベー／ヨン膜の段差被覆性が向上する
ため、半田下地層の被着性が良好になる。
〔実施例１〕 第１図は、本発明の一実施例である半導体装置における
ダミーパターンの配置を示す半導体ペレットの要部平面
図、第２図は、第１図■−■線の断面図、第３図は、本
実施例の半導体ペレットを示す平面図、第４図は、本実
施例のＥ　ＣＬ　＋３人力ＯＲゲートを示す回路図であ
る。
本実施例１の半導体装置は、例えばＡ　ｅ　４層配線構
造を備えたＥＣＬ（εｍ１ｔｔｅｒ　（：０ｕｐｌｅｄ
　Ｌｏｇｉｃ）ゲートアレイである。
第３図に示すように、このＥＣＬゲートアレイにおいて
は、例えばｐ形シリコン単結晶からなる半導体ペレット
１の全面に多数の半田バンブ２が形成されている。これ
らの半田バンブ２は、ＥＣＬゲートｒレイの電源である
負電位Ｖ０、負電位Ｖ　Ｔ　Ｔ　％　Ｖ　ＣＣなどを供
給するための半田バンブと、信号を人出力するための半
田バンブとによって構成され、この第３図では図示しな
い第４層Ａβ配線を介してＥＣＬゲートアレイの内部回
路に接続されている。
第１図は、１つの電源供給用半田バンブ２の下刃１頁域
における第３層Ａｆ配線３ａ〜３ｄの配置を示すもので
ある。半田バンブ２は、図の実線で囲まれた領域已に配
置されており、半田バンブ２の下方には、この半田バン
ブ２が接続される電源供給用の第４層Ａｌ配線４最上層
配線）４が、図の左右方向に延在している。このへβ配
線４の線幅は、例えば十数μｍ〜数十μｍである。
第４層Ａｌ配線４の下方には、信号人出力用の第３層Ａ
！配線３ａ〜３ｄが所定の間隔を置いて図の上下方向に
延在している。Ａｅ配線３ａ〜３ｄは、第４層Ａｌ配線
４よりも細く、その線幅は、例えば数μｍである。
本実施例１においては、第３層ＡＩ配線３ａ〜３ｄと同
一の配線層の余領域に、例えばこのΔｒ配線３ａ〜３ｄ
と同一層のアルミニウムで構成された複数本のダミーパ
ターン５がＡ１配線３ａ〜３ｄと同一の方向に延在して
いる。各ダミーパターン５は、隣接するＡβ配線または
ダミーパターン５との間隔がほぼ等しくなるような位置
にそれぞれ配設されている。ダミーパターン５は、例え
ば一つのレジストマスクを用いて第３層Ａβ配線３ａ〜
３ｄと同一工程で作成される。
ダミーパターン５は、いずれもフローティング状態で配
設され、従って、配線としての機能は有していない。ま
た、半田バンブ２の下方領域とその近傍にのみ配設され
ており、他の領域には配設されていない。従って、ダミ
ーパターン５を配設したことにより増加するＡβ配線３
ａ〜３ｄの寄生容量は、最小限に抑えられている。
第２図は、上記半田バンブ２の下方領域の断面図である
。
すなわち、半導体ベレット１の表面には、例えばｎ゛形
の埋込み層６が形成され、その上層には、例えばｎ形シ
リコンからなるエピタキシャル層７が形成されている。
このエピタキシャル層７の所定箇所には、例えば５１０
２からなるフィールド絶縁膜８が形成され、これにより
、素子間および素子内が分離されている。フィールド絶
縁膜８の下方には、例えばｐ゛形のチャネルストッパ層
９が形成されている。
フィールド絶縁膜８で囲まれた領域のエピタキシャル層
７中には、例えばｐ形の真性ベース領域ｌＯと、例えば
ｐ゛形のグラフトベース領域１１とが形成され、真性ベ
ース領域ＩＯ中には、例えばｎ゛形のエミッタ領域１２
が形成されている。
そして、このエミッタ領域１２と、真性ベース領域１０
と、真性ベース領域１０の下方におけるエピタキシャル
層７および埋込み層６からなるコレクタ領域とによって
、ｎｐｎ形バイポーラトランジスタが構成されている。
本実施例１においては、このｎｐｎ形バイポーラトラン
ジスタおよび図示しない抵抗をそれぞれ複数個用いて、
例えば第４図に示すようなＥＣＬ３人力ＯＲゲートが構
成され、このＥＣＬ３人力ＯＲゲートによってゲートア
レイが構成されている。なお、第４図において、ＶＢＢ
は、例えば−１゜２Ｖであり、Ｖｃｓハ、例えば−１，
８５Ｖである。
前記第２図において、埋込み層６の一部には、例えばｎ
゛形のコレクタ取り出し領域１３が接続されている。
フィールド絶縁膜８に連なって形成された、例えばＳｉ
Ｏ２からなる絶縁膜１４には、前記グラフトベース領域
１１、エミッタ領１１２およびコレクタ取り出し領域１
３に対応してそれぞれコンタクトホール１５ａ−１５ｃ
が開孔されている。
そして、コンタクトホール１５ａを介してグラフトベー
ス領域１１に、例えばポリシリコン膜からなるベース引
き出し電極１６が接続され、また、コンタクトホール１
５ｂを介してエミッタ領域１２上に、例えばポリシリコ
ンからなるエミッタ電極１７が形成されている。
１８．１９は、例えば５ｉＯ７からなる絶縁膜であり、
その上層には、例えばＡｌ−３ｉ−Ｃｕ合金の下層にＴ
ｉＮ　（チタンナイトライド）などのバリヤメタルを敷
いた第１１ＪＡＮ配線２０ａ〜２０ｄが形成されている
。このうち、へ！配線２０ａは、絶縁膜１９に開孔され
たスルーホール２１ａを介してベース引き出し電極１６
に、Ａ２配線２０ｂは、スルーホール２１ｂを介してエ
ミッタ電極１７に、Ａｌ配線２Ｑｃは、スルーホール２
１ｃおよび前記コンタクトホール１５ｃを介してコレク
タ取り出し領域１３にそれぞれ接続されている。
第１層へ２配線２０ａ〜２ｎｄの上層には、例えばプラ
ズマＣＶＤで被着した窒化シリコンと、Ｓ　ＯＧ（Ｓｐ
ｉｎ　Ｏｎ　Ｇｌａｓｓ）　　と、ブラダ−’ＣＶＤで
被着した５ｉＯｚ　とを積層してなる第１層間絶縁膜２
２が形成されている。この層間絶縁膜２２の上層には、
例えばＡｊ７−３ｉ−Ｃｕ合金からなる第２層Ａｌ配線
２３ａ〜２３ｂが配設され、そのうち、例えばへβ配線
２３ａは、層間絶縁膜２２に形成されたスルーホール２
４を介して第２層Ａ２配線２３ａに接続されている。
第２層Ａｌ配線２３ａ〜２３ｂの上層には、例えば前記
第１層間絶縁膜２２と同様な第２層間絶縁膜２５が形成
されている。この層間絶縁膜２５の上層には、例えばΔ
１−５ｉ−Ｃｕ合金からなる第３層Ａｌ配線３ａ〜３ｅ
が配設され、そのうち、例えばＡｌ配線３ａは、層間絶
縁膜２５に開孔されたスルーホール２６を介して第２層
Ａ２配線２３ａに接続されている。
第３層Ａｌ配線３ａ〜３ｅと同一の配線層の余領域にお
いて、半田バンブ２の下方領域とその近傍には、前記複
数本のダミーパターン５がＡｆ！配線３ａ〜３ｅと交互
に配設されている。すなわち、Ａβ配線３ａ〜３ｅのそ
れぞれの間にダミーパターン５を配設したことにより、
半田バンブ２の下方領域とその近傍においては、同一配
線層の他の領域に比べて配線（ダミーパターンを含む）
が高密度、かつ、均一に配設されても・る。
第３層Ａｌ配線３ａ〜３ｅおよびダミーバターン５の上
層には、前記第１層間絶縁膜２２および第２層間絶縁膜
２５と同様な第３層間絶縁膜２７がル成されている。そ
して、半田ノ）ンプ２の下方領域とその近傍では、第３
層Ａｌ配線３ａ〜３ｅとダミーパターン５とが高密度に
配設されているため、第３層間絶縁膜２７の表面は、は
ぼ完全に平坦化されている。
第３層間絶縁膜２７の上層には、例えばＡｆ−３ｉ−Ｃ
ｕ合金からなる電源供給用の第４層Ａｌ配線４が配設さ
れている。このＡβ配線４は、大電流を流すことができ
るよう、その線幅および厚さが下層（第１層〜第３層）
のＡβ配線よりも大きく構成されている。そして、半田
バンプ２の下方領域とその近傍では、Δｌ配線４の下地
となる第３層間絶縁膜２７の表面がほぼ完全に平坦化さ
れているため、第４層Ａｌ配線４もほぼ完全に平坦化さ
れている。
第４層Ａｌ配線４の上層には、例えばバイアススパッタ
で被着したＳ１０．からなるパフシベー／ヨ７膜２８　
カ被着すレ、このパッ／ベーンヨン膜２８の所定箇所を
開孔してコンタクトホール２９が形成されている。この
コンタクトホール２９の底部には、第４層Ａ　、ｉ！配
線４の一部が露出しており、この露出した箇所がＡ！電
極パッド３０になっている。そして、このＡｎ電極パッ
ド３０は、前記した理由から、その表面がほぼ完全に平
坦化されている。
へ２電極パッド３０の表面と、コンタクトホール２９の
側壁および上縁部とには、例えばクロム（Ｃｒ）／銅（
Ｃｕ）／金（Ａ　ｕ　＞を順次積層してなる薄い半田下
地層３１が均一に蒸着形成されている。
半田下地層３１の上には、例えばスズ（Ｓｎ）／鉛（Ｐ
ｂ）合金からなる半球状の半田バンブ２が接続されてい
る。この半田バンプ２は、例えば半導体ペレット１の全
面にホトレジスト（図示せず）を被着してコンタクトホ
ール２９の上方をエツチングで開孔し、次いで半導体ペ
レット１の全面に半田を蒸着した後、エッチバンクで上
記ホトレジストおよびその表面の半田を除去し、次いで
、コンタクトホール２９の内部に残った半田をリフロー
炉内でウェントバックして形成したものである。
以上の構成からなる本実施例１によれば、下記のような
効果を得ることができる。
（１）、半田バンプ２の下方に位置する第３層Ａｌ配線
３ａ〜３ｅの余領域にダミーパターン５を配設したこと
により、配線（ダミーパターンを含む）密度が高くなる
結果、この配線層の上に被着された層間絶縁膜２７の表
面が平坦化される。
これにより、層間絶縁膜２７の上に配設された第４層配
線４の表面が平坦化されるため、Ａ１電極パッド３００
表面に蒸着形成される半田下地層３１の被着性が向上す
る。
（２）、上記（１）により、半田下地層３１の上に接続
された半田バンプ２の内部にボイドやクラッタなどの欠
陥が発生するのを防止することができ、半田バンプ２を
Ａｆ電極パッド３０の上に接続する際の接続信頼性が向
上する。
（３）、上記（２）により、ＥＣＬゲートアレイを基板
に実装する際の接続信頼性が向上する。
（４）、上記（２）により、ＥＣＬゲートアレイの多層
化が促進される。
〔実施例２〕 第５図は、本発明の他の実施例である半導体装置におけ
るダミーパターンの配置を示す半導体ペレットの要部平
面図である。
本実施例２の半導体装置は、前記実施例１と同じくＡ１
４層配線構造を備えたＥＣＬゲートアレイであり、実施
例１との相違点は、下記のとおりである。
すなわち、第５図は、１つの電源供給用半田バンプ２の
下方領域における第３層Ａｌ配線３ａ〜３ｅと、さらに
その下方の第２層へ２配線２３ａ〜２３ｆの配置を示す
ものである。半田バンブ２は、図の実線で囲まれた領域
已に位置しており、半田バンブ２の下方には、図示しな
い第４層目の電源供給用へβ配線が、図の左右方向に延
在している。こ７）第４層Ａｆ配線の線幅は、前記実施
例１と同じく、例えば十数μｍ〜数十μｍである。
第４層Ａｌ配線４下方には、信号入出力用の第３層Ａｌ
配線３ａ〜３ｄが所定の間隔を置いて図の上下方向に延
在している。これらのＡＩ！配線３ａ〜３ｄの線幅は、
前記実施例１と同じく、例えば数μｍである。
第３層Ａｌ配線３ａ〜３ｄの下方には、信号入出力用の
第２層Ａ２配線２３ａ〜２３「が所定の間隔を置いて図
の左右方向に延在している。これらのＡβ配線２３ａ〜
２３ｆの線幅は、第３層Ａｌ配線３ａ〜３ｄと同じく、
例えば数μｍである。
本実施例２では、第３層Ａｌ配線３ａ〜３ｄが配設され
た配線層において、第３層Ａｌ配線３ａ〜３ｄの余領域
とその下方の第２層Ａｌ配線２３ａ〜２３ｆの余領域の
両者の余領域に第３層Ａｌ配線３ａ〜３ｄと同一の材料
で構成された矩形のダミーパターン５がメツシュ状に多
数配設されている。
ダミーパターン５は、フローティング状態になっており
、配線としての機能は有していない。また、半田バンブ
２の下方領域とその近傍にのみ配設されており、他の領
域には配設されていない。
さらば、第３層Ａｌ配線３ａ〜３ｄと第２層Ａｌ配線２
３ａ〜２３ｆとの両者の余領域にのみ配設されている。
従って、その占有面積は、前記実施例１のダミーパター
ン５のそれよりも小さく、ダミーパターン５を配設した
ことにより増加するＡｌ配線３ａ〜３ｄの寄生容量は、
実施例１の場合よりもさらに小さく抑えられている。
なお、本実施例２のＥＣＬゲートアレイは、上記した点
を除いては、前記実施例１のＥＣＬゲートアレイと同一
の構成となっているため、同一構成部分の説明は省略す
る。
本実施例２のように、第３層Ａｌ配線３ａ〜３ｄと第２
層Ａ１配線２３ａ〜２３ｆとが重なった領域の余領域に
のみダミーパターン５を配設した場合においては、実施
例１と比較して、配線寄生容量が低減できるとともに、
第２層目、第３層目がゲートアレイのチャネル用配線の
場合では、ダミーパターンが半田バンブ直下と同様に固
定パターンとなるため、ダミーパターンを発生させるた
めの特別な処理が不要となる。
〔実施例３〕 第６図は、本発明の他の実施例におけるバッシベーンヨ
ン膜の段差を示す半導体ベレツトの部分断面図である。
本実施例３の半導体装置は、前記実施例１または実施例
２のＥＣＬゲートアレイにおける第４層Ａｌ配線４の側
壁に傾斜を設けたものである。
ＥＣＬゲートアレイなどにおいては、半田バンブ２がＡ
ｌ配線４の真上に配置されず、例えば第６図に示すよう
に、二本のＡｌ配線４．４を跨ぐような位置に配置され
る場合がしばしばある。これは、半田バンブ２の間隔が
一定の場合であっても、Ａｌ配線４の線幅や間隔は、デ
バイスによって異なるためである。
このような場合には、前記実施例１または実施例２のよ
うに、半田バンブ２を接続するＡｆ！配線４の下方領域
にダミーパターン５を配設しただけでは、半田下地層３
１の被着性が良好にならないこともある。
すなわち、第８図を用いてすでに説明したように、配線
４１と配線４１との間に段差が生じているような場合に
は、パッシベーション膜４２の段差部へにおいて半田下
地層４３の被着性が低下するため、その上に接続される
半田バンブ４０の内部にボイドやクランクなどの欠陥が
発生し易くなり、その接続信頼性が著しく低下してしま
うからである。
そこで、本実施例３では、Ａ１配線４の側壁に傾斜を設
けた。これにより、Ａｌ配線４の上に被着されるパッシ
ベーション膜２８の段差被覆性が向上する結果、配線４
と配線４との間に段差が生じている場合においても、半
田下地層４３の被着性が良好になり、半田バンブ２の接
続信頼性が向上する。
Ａｆ配線４の側壁に傾斜を設けるには、例えばウェット
エツチングなどのような等方性エツチングでバターニン
グを行えばよい。その際、側壁の傾斜角θは、例えば５
０〜７０度程度でよい。
なお、本実施例３のＥＣＬゲートアレイは、上記した点
を除いては、前記実施例１．または実施例２のＥＣＬゲ
ートアレイと同一の構成となっているため、同一構成部
分の説明は省略する。
へ！配線４の側壁に傾斜を設けることにより、さらに次
のような効果を得ることもできる。
従来、半田バンブを接続する半導体装置では、パッンベ
ーンヨン膜ヲバイアススパッタテ被Ｉ　していた。これ
は、バイアススパッタで被着したパッシベーション膜は
、ＣＶＤで被着したパッシベーション膜よりも段差被覆
性が良いからである。
しかし、バイアススパッタは、薄膜の堆積とエツチング
とが平行して行われる成膜法であるため、ＣＶＤに比べ
てスルーブツトが低いという欠点がある。
ところが、Ａ７！配線４の側壁に傾斜を設ける本実施例
３によれば、バッシベー／ヨン膜２８をＣＶＤで被着す
る場合においても、良好な段差被覆性が得られる。
すなわち、本実施例３によれば、成膜速度の大きいＣＶ
Ｄで良好な段差被覆性を備えたパッシベーション膜２８
を形成することができるため、半田バンブ２の接続信頼
性の向上と、パッシベーション膜２８の成膜工程の短縮
化とを併せて達成することが可能となる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例１〜３に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。
例えば、実施例１〜３のダミーパターンは、フローティ
ング状態で配設されていたため、配線としての機能は有
していないが、第７図に示すように、第３層配線３ｂ〜
３ｄなどの一部に設けた分岐でダミーパターン５を構成
してもよい。
実施例１〜３では、第３層目の配線層にダミーパターン
を配設したが、第２層目または第１層目の配線層にダミ
ーパターンを配設してもよ（、また、複数の配線層にダ
ミーパターンを配設してもよい。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である４層Ａｆｌ配線を
備えたＥＣＬゲートアレイに適用した場合について説明
したが、本発明は、これに限定されるものではなく、例
えば、４層以上の多層配線構造を備えたゲートアレイや
、ゲートアレイ以外の論理ＬＳＩなどに適用できること
はいうまでもない。　　　　　　　　　　　　　　　　
　　　４〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、半田バンブが接合される最上層配線の下方の
配線層の余領域にダミーパターンを配設することにより
、最上層配線を平坦化することができるため、電極パッ
ドの表面に蒸着される半田下地層の被着性が良好になり
、半田バンブの接続信頼性を向上させることができる。
その際、配線とその下層の配線とが重なる領域の余領域
に、メッンユ状のダミーパターンを配設することにより
、配線寄生容量の増加を最小限にとどめる事ができる。
また、上記手段に加えて、最上層配線の側壁に傾斜を設
けることにより、パッシベーション膜の段差被覆性が向
上し、半田下地層の被着性が良好になるため、半田バン
ブの接続信頼性をさらに向上させることができる。
【図面の簡単な説明】
第１図は本発明の一実施例である半導体装置におけるダ
ミーパターンの配置を示す半導体ペレットの要部平面図
、 第２図は第１図ｎ−ｎ線の断面図、 第３図は本実施例の半導体ペレットを示す平面図、 第４図は本実施例のＥＣＬ３人力ＯＲゲートを示す回路
図、 第５図は本発明の他の実施例である半導体装置における
ダミーパターンの配置を示す半導体ペレットの要部平面
図、 第６図は本発明の他の実施例におけるパッシベーション
膜の段差を示す半導体ペレットの部分断面図、 第７図は本発明の他の実施例である半導体装置における
ダミーパターンの配置を示す半導体ベレットの要部平面
図、 第８図は従来の半導体ｉｔにおけるパン／べ一ション膜
の段差を示す半導体ペレットの部分断面図である。 １・・・半導体ベレット、２．４０・・・半田バンブ、
３ａ〜３ｅ・・・第３層ＡＮ配線、４・・・第４層ＡＩ
２配線（最上層配線）、５・・・ダミーパターン、６・
・・埋込み層、７・・・エピタキシャル層、８・・・フ
ィールド絶縁膜、９・・・チャネルストッパ層、１０・
・・真性ベース領域、１１・・・グラフトベース領域、
１２・・・エミッタ領域、１３・・・コレクタ取り出し
領域、１４，１８．１９−−・絶縁膜、１５ａ〜１５ｃ
、２９・・・コンタクトホール、１６・・・ベース引き
出し電極、１７・・・エミッタ電極、２０ａ　〜２０ｄ
−第１層ＡＩ２配線、２１ａ〜２１ｃ、２４．２６・・
・スルーホール、２２・・・第１層間絶縁膜、２３ａ〜
２３「・・・第２層Ａβ配線、２５・・・第２層間絶縁
膜、２７・・・第３層間絶縁膜、２８．４２・・・ノ（
ツシベーンヨン膜、３０・・・／ｌｊ！ｉＥ［＋）ぐラ
ド、３１゜４３・・・半田下地層、４１・・・配線。 代理人　弁理士　筒　井　大　和 第１図 １・・・半導体ベレット ２・・・半田バンプ ５・・・ダミーパターン 第３ｒＩ１ 第４図 ＶｍＥ 第５図 へ 第７図 ζ 第８図

Claims (1)

  1. 【特許請求の範囲】 １、絶縁膜によって互いに絶縁された複数の配線層を備
    えた半導体集積回路の最上層配線に半田バンプを接合し
    た半導体装置であって、前記半田バンプを接合した最上
    層配線の下方の配線層の余領域にダミーパターンを配設
    したことを特徴とする半導体装置。 ２、所定の配線層に配設された配線と、その下方の配線
    層に配設された配線とが重なる領域の余領域に、メッシ
    ュ状のダミーパターンを配設したことを特徴とする請求
    項１記載の半導体装置。 ３、最上層配線の側壁に傾斜を設けたことを特徴とする
    請求項１または２記載の半導体装置。
JP63229221A 1988-09-13 1988-09-13 半導体装置 Expired - Lifetime JP3022565B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63229221A JP3022565B2 (ja) 1988-09-13 1988-09-13 半導体装置
KR1019890012250A KR900005576A (ko) 1988-09-13 1989-08-28 반도체 집적회로 장치
US07/406,548 US5027188A (en) 1988-09-13 1989-09-13 Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
US07/714,627 US5220199A (en) 1988-09-13 1991-06-13 Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63229221A JP3022565B2 (ja) 1988-09-13 1988-09-13 半導体装置

Publications (2)

Publication Number Publication Date
JPH0277133A true JPH0277133A (ja) 1990-03-16
JP3022565B2 JP3022565B2 (ja) 2000-03-21

Family

ID=16888725

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63229221A Expired - Lifetime JP3022565B2 (ja) 1988-09-13 1988-09-13 半導体装置

Country Status (3)

Country Link
US (1) US5027188A (ja)
JP (1) JP3022565B2 (ja)
KR (1) KR900005576A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049190A (ja) * 1998-07-14 2000-02-18 Texas Instr Inc <Ti> 能動集積回路上のボンディングのためのシステム及び方法
US7353481B2 (en) * 2005-01-04 2008-04-01 Kabushiki Kaisha Toshiba Computer implemented method for designing a semiconductor integrated circuit and a semiconductor integrated circuit
JP2009071283A (ja) * 2007-08-07 2009-04-02 Rohm Co Ltd 半導体装置
JP2013034003A (ja) * 2012-10-29 2013-02-14 Renesas Electronics Corp 半導体装置
JP2014116621A (ja) * 2014-01-23 2014-06-26 Renesas Electronics Corp 半導体装置
US8997846B2 (en) 2008-10-20 2015-04-07 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Heat dissipation system with boundary layer disruption

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5220199A (en) * 1988-09-13 1993-06-15 Hitachi, Ltd. Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
DE69030867T2 (de) * 1989-12-19 1997-09-18 Nitto Denko Corp Verfahren zur Herstellung einer anisotrop leitenden Folie
US5188702A (en) * 1989-12-19 1993-02-23 Nitto Denko Corporation Process for producing an anisotropic conductive film
US5360988A (en) * 1991-06-27 1994-11-01 Hitachi, Ltd. Semiconductor integrated circuit device and methods for production thereof
JPH0563029A (ja) * 1991-09-02 1993-03-12 Fujitsu Ltd 半導体素子
JP2752863B2 (ja) * 1991-09-11 1998-05-18 日本電気株式会社 半導体装置
JPH05152509A (ja) * 1991-11-27 1993-06-18 Hitachi Ltd 電子回路システム装置
EP0560072A3 (en) * 1992-03-13 1993-10-06 Nitto Denko Corporation Anisotropic electrically conductive adhesive film and connection structure using the same
JPH06125013A (ja) * 1992-03-14 1994-05-06 Toshiba Corp 半導体装置及びその製造方法
US5246880A (en) * 1992-04-27 1993-09-21 Eastman Kodak Company Method for creating substrate electrodes for flip chip and other applications
US5213676A (en) * 1992-05-11 1993-05-25 Eastman Kodak Company Method of generating a substrate electrode for flip chip and other applications
US5235140A (en) * 1992-05-21 1993-08-10 Eastman Kodak Company Electrode bump for flip chip die attachment
US5441915A (en) * 1992-09-01 1995-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Process of fabrication planarized metallurgy structure for a semiconductor device
JPH07105586B2 (ja) * 1992-09-15 1995-11-13 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップ結合構造
SE500523C2 (sv) * 1992-10-09 1994-07-11 Elsa Elektroniska Systems And Halvledarkomponent med minst en första och en andra komponentelektrod innefattande ett flertal på en halvledarbricka integrerade halvledarelement, som vart och ett innefattar minst en första och en andra elementelektrod på samma sida av halvledarbrickan, varid de första elementelektroderna är förbundna med den första komponentelektroden och de andra elementelektroderna är förbundna med den andra komponentelektroden.
US5376584A (en) * 1992-12-31 1994-12-27 International Business Machines Corporation Process of making pad structure for solder ball limiting metallurgy having reduced edge stress
US5384283A (en) * 1993-12-10 1995-01-24 International Business Machines Corporation Resist protection of ball limiting metal during etch process
JP2792532B2 (ja) * 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
JP3249317B2 (ja) * 1994-12-12 2002-01-21 富士通株式会社 パターン作成方法
JP2940432B2 (ja) * 1995-04-27 1999-08-25 ヤマハ株式会社 半導体装置とその製造方法
CN1155062C (zh) * 1996-04-19 2004-06-23 松下电器产业株式会社 半导体器件
US5790417A (en) * 1996-09-25 1998-08-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of automatic dummy layout generation
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
US5795818A (en) * 1996-12-06 1998-08-18 Amkor Technology, Inc. Integrated circuit chip to substrate interconnection and method
US6002172A (en) * 1997-03-12 1999-12-14 International Business Machines Corporation Substrate structure and method for improving attachment reliability of semiconductor chips and modules
US6330967B1 (en) * 1997-03-13 2001-12-18 International Business Machines Corporation Process to produce a high temperature interconnection
US5953623A (en) * 1997-04-10 1999-09-14 International Business Machines Corporation Ball limiting metal mask and tin enrichment of high melting point solder for low temperature interconnection
WO1999004424A1 (en) * 1997-07-15 1999-01-28 Hitachi, Ltd. Semiconductor device, mounting structure thereof and method of fabrication thereof
JP4045648B2 (ja) * 1998-06-10 2008-02-13 ソニー株式会社 半導体装置
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6782610B1 (en) * 1999-05-21 2004-08-31 North Corporation Method for fabricating a wiring substrate by electroplating a wiring film on a metal base
US6096649A (en) * 1999-10-25 2000-08-01 Taiwan Semiconductor Manufacturing Company Top metal and passivation procedures for copper damascene structures
JP2001358442A (ja) * 2000-06-14 2001-12-26 Nec Corp 半導体パッケージの実装構造
US6510976B2 (en) * 2001-05-18 2003-01-28 Advanpack Solutions Pte. Ltd. Method for forming a flip chip semiconductor package
JP3961335B2 (ja) * 2002-04-19 2007-08-22 シャープ株式会社 半導体集積回路装置
JP4445189B2 (ja) 2002-08-29 2010-04-07 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7495343B1 (en) 2003-07-31 2009-02-24 Nvidia Corporation Pad over active circuit system and method with frame support structure
US7453158B2 (en) 2003-07-31 2008-11-18 Nvidia Corporation Pad over active circuit system and method with meshed support structure
JP4605378B2 (ja) * 2005-07-13 2011-01-05 セイコーエプソン株式会社 半導体装置
US8089156B2 (en) * 2007-10-24 2012-01-03 Panasonic Corporation Electrode structure for semiconductor chip with crack suppressing dummy metal patterns
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59188143A (ja) * 1983-04-08 1984-10-25 Hitachi Ltd 多層配線部材およびその製造方法
JPS60119749A (ja) * 1983-12-02 1985-06-27 Hitachi Ltd 多層配線部材
JPH01196855A (ja) * 1988-02-02 1989-08-08 Matsushita Electron Corp 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS546787A (en) * 1977-06-17 1979-01-19 Matsushita Electric Ind Co Ltd Luminous element

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59188143A (ja) * 1983-04-08 1984-10-25 Hitachi Ltd 多層配線部材およびその製造方法
JPS60119749A (ja) * 1983-12-02 1985-06-27 Hitachi Ltd 多層配線部材
JPH01196855A (ja) * 1988-02-02 1989-08-08 Matsushita Electron Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049190A (ja) * 1998-07-14 2000-02-18 Texas Instr Inc <Ti> 能動集積回路上のボンディングのためのシステム及び方法
US7353481B2 (en) * 2005-01-04 2008-04-01 Kabushiki Kaisha Toshiba Computer implemented method for designing a semiconductor integrated circuit and a semiconductor integrated circuit
JP2009071283A (ja) * 2007-08-07 2009-04-02 Rohm Co Ltd 半導体装置
US8997846B2 (en) 2008-10-20 2015-04-07 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Heat dissipation system with boundary layer disruption
US9080821B1 (en) 2008-10-20 2015-07-14 The United States Of America, As Represented By The Secretary Of The Navy Heat dissipation system with surface located cavities for boundary layer disruption
JP2013034003A (ja) * 2012-10-29 2013-02-14 Renesas Electronics Corp 半導体装置
JP2014116621A (ja) * 2014-01-23 2014-06-26 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
JP3022565B2 (ja) 2000-03-21
KR900005576A (ko) 1990-04-14
US5027188A (en) 1991-06-25

Similar Documents

Publication Publication Date Title
JPH0277133A (ja) 半導体装置
US5220199A (en) Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
KR100801077B1 (ko) 웨이퍼 표면 상에 균일한 도금을 제공하기 위한 임베디드전기도금 전류 경로를 갖는 반도체 웨이퍼
US8115315B2 (en) Semiconductor chips having redistributed power/ground lines directly connected to power/ground lines of internal circuits and methods of fabricating the same
US20070222083A1 (en) RF and MMIC stackable micro-modules
JPH07183302A (ja) 金属層の形成及びボンディング方法
JPH06125013A (ja) 半導体装置及びその製造方法
JP2919488B2 (ja) 半導体集積回路装置
TWI344685B (en) An integrated circuit device and a process for forming the same
US20020086518A1 (en) Methods for producing electrode and semiconductor device
JP3101252B2 (ja) 半導体集積回路装置
US7253530B2 (en) Method for producing chip stacks
US20040222531A1 (en) Semiconductor device
JP2765871B2 (ja) 半導体装置
JPH11243108A (ja) 半導体集積回路装置
JP3619575B2 (ja) 半導体集積回路装置およびその製造方法
KR20010007566A (ko) 반도체 장치에서의 다층 배선구조 및 그 제조방법
JPH07135252A (ja) 半導体集積回路装置の製造方法
JPH02183536A (ja) 半導体装置
JPH10321623A (ja) 半導体装置及びその製造方法
JPH0268952A (ja) 半導体装置及びその製造方法
JPH07153756A (ja) 半導体集積回路装置
JPH04188753A (ja) 多層配線半導体装置
JP2000232103A (ja) 半導体装置
JPS63107043A (ja) 半導体装置の導電線路の形成方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080114

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080114

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090114

Year of fee payment: 9

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090114

Year of fee payment: 9