JPS60119749A - 多層配線部材 - Google Patents
多層配線部材Info
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- JPS60119749A JPS60119749A JP22680783A JP22680783A JPS60119749A JP S60119749 A JPS60119749 A JP S60119749A JP 22680783 A JP22680783 A JP 22680783A JP 22680783 A JP22680783 A JP 22680783A JP S60119749 A JPS60119749 A JP S60119749A
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- Japan
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- wiring
- layer
- dummy
- dimension
- wirings
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、基板に絶縁層と配線層とが相互に複数重り合
う多層配線技術に関するものであり、特に、多層配線構
造を備えた半導体集積回路装置に適用して有効な技術に
関するものである。
う多層配線技術に関するものであり、特に、多層配線構
造を備えた半導体集積回路装置に適用して有効な技術に
関するものである。
半導体集積回路装置は、その限定さｈた半導体チップ面
積内に多くの配線パターンを形成し、その集積度を向上
するために、多層配線構造を採用している。多層配線構
造は、導１．性材料を選択的にパターニングして形成さ
れた複数の配線からなる配線層と、導体間を電気的に分
離する絶縁膜からなる絶縁層とが相互に複数層重シ合う
ものである。所定の絶縁層を介した下層配線層の下部配
線と上層配線層の上部配線とは、当該絶縁層に形成され
る接続孔によって、電気的な接続がなされるようになっ
ている。
積内に多くの配線パターンを形成し、その集積度を向上
するために、多層配線構造を採用している。多層配線構
造は、導１．性材料を選択的にパターニングして形成さ
れた複数の配線からなる配線層と、導体間を電気的に分
離する絶縁膜からなる絶縁層とが相互に複数層重シ合う
ものである。所定の絶縁層を介した下層配線層の下部配
線と上層配線層の上部配線とは、当該絶縁層に形成され
る接続孔によって、電気的な接続がなされるようになっ
ている。
本発明者等は、かかる技術であって、所定の配線層にお
ける配線パターンの外観検査ならびにその検査の結果に
おいて、高集積化が進展するにつれ、配線の仕上り寸法
、特に配線幅の仕上り寸法が、配線パターンの密度差に
依存してくる事実を発見した。この事実を具体的に説明
すると、設計上同一寸法を有する２つの配線を、配線パ
ターンの密度が高い領域と低い領域とにそねぞわ形成し
た場合、それらの仕上り寸法が異なるというものである
。
ける配線パターンの外観検査ならびにその検査の結果に
おいて、高集積化が進展するにつれ、配線の仕上り寸法
、特に配線幅の仕上り寸法が、配線パターンの密度差に
依存してくる事実を発見した。この事実を具体的に説明
すると、設計上同一寸法を有する２つの配線を、配線パ
ターンの密度が高い領域と低い領域とにそねぞわ形成し
た場合、それらの仕上り寸法が異なるというものである
。
本発明者等は、このような事実が、主に下記の原因によ
って、生じるであろうと推察している。
って、生じるであろうと推察している。
第１の原因は、レジスト膜をパターンニングする際に生
じる近接効果である。これは、配線となる導電性材料上
部に、当該配線をパターンニングするためのレジスト膜
を形成し、該レジスト膜をパターンニングする場合にお
いて、選択された領域のレジスト膜に照射されるビーム
が、レジスト膜内および導電性材料上面又は導電性材料
を含む下地内部で散乱され、照射されるビーム寸法に対
してレジスト膜内における実質的なビーム寸法が異なる
という現象である。このために、特に露光パターンと露
光パターンとの接近により、レジスト膜内で散乱される
ビームが互いに干渉し、互いの露光されたレジストパタ
ーン寸法に変動を生ずるものである。
じる近接効果である。これは、配線となる導電性材料上
部に、当該配線をパターンニングするためのレジスト膜
を形成し、該レジスト膜をパターンニングする場合にお
いて、選択された領域のレジスト膜に照射されるビーム
が、レジスト膜内および導電性材料上面又は導電性材料
を含む下地内部で散乱され、照射されるビーム寸法に対
してレジスト膜内における実質的なビーム寸法が異なる
という現象である。このために、特に露光パターンと露
光パターンとの接近により、レジスト膜内で散乱される
ビームが互いに干渉し、互いの露光されたレジストパタ
ーン寸法に変動を生ずるものである。
第２の原因は、密度の高い配線パターンと密度の低い配
線パターンとを形成する際の、エツチング速度差による
。これは、単位面積当りに供給されるエツチング液の割
合は一足であり、このために、密度の高い配線パターン
と密度の低い配線パターンとでは、被エツチングパター
ンの単位面積当シのエツチング量が異なるからでおる。
線パターンとを形成する際の、エツチング速度差による
。これは、単位面積当りに供給されるエツチング液の割
合は一足であり、このために、密度の高い配線パターン
と密度の低い配線パターンとでは、被エツチングパター
ンの単位面積当シのエツチング量が異なるからでおる。
本発明者等は、配線寸法が配線パターンの密度差に依存
するという事実が、結果的に抵抗値のバラツキ、電流容
量のバラツキ等の！気的特性の低下を誘起し、多層配線
構造を備えた半導体集積回路装置の信頼性を向上するこ
とができないであろうという結論に達した。
するという事実が、結果的に抵抗値のバラツキ、電流容
量のバラツキ等の！気的特性の低下を誘起し、多層配線
構造を備えた半導体集積回路装置の信頼性を向上するこ
とができないであろうという結論に達した。
本発明の目的は、配線層における配線パターンの密度差
による配線寸法のバラツキを低減し、配線寸法の精度を
向上することが可能な多層配線技術を提供することにあ
る。
による配線寸法のバラツキを低減し、配線寸法の精度を
向上することが可能な多層配線技術を提供することにあ
る。
本発明の他の目的は、多層配線構造を備えた半導体集積
回路装置の信頼性を向上することが可能な多層配線技術
を提供することにある。
回路装置の信頼性を向上することが可能な多層配線技術
を提供することにある。
本発明の前記ならびにその他の目的と新規な特９ｉＬは
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、同時に形成された導体層からなる配線層にお
ける配線パターン密度を、配線としての機能を有しない
導体層を設けることによって均一化し、配線パターン密
度差による配線寸法ノ（ラツキを低減し、配線寸法の精
度を向上することにある。
ける配線パターン密度を、配線としての機能を有しない
導体層を設けることによって均一化し、配線パターン密
度差による配線寸法ノ（ラツキを低減し、配線寸法の精
度を向上することにある。
以下、本発明の構成について、実施例とともに詳細に説
明する。
明する。
なお、全図において、同一の機能を有するものは同−付
号を付け、そのくり返しの説明は省略する。
号を付け、そのくり返しの説明は省略する。
本実施例は、多層配線構造を備えた半導体集積回路装置
について説明する。
について説明する。
第１図および第３図は、本発明の〔実施例Ｉ〕を説明す
るための各製造工程における多層配線構造を備えた半導
体集積回路装置の要部平面図であり、第２図は、第１図
のＸ−Ｘ線における断面図、第４図は、第３図のＸ−Ｘ
線における断面図である。゛ 第１図および第２図は、半導体基板に絶縁ゲート型電界
効果トランジスタ、ノ＜イボーラ型トランジスタ等から
なる半導体素子を形成した後に、該半導体素子間等を電
気的に接続するために形成された第１配線層を示すもの
である。第３図および第４図は、半導体素子間、第１配
諦層に形成さ幻。
るための各製造工程における多層配線構造を備えた半導
体集積回路装置の要部平面図であり、第２図は、第１図
のＸ−Ｘ線における断面図、第４図は、第３図のＸ−Ｘ
線における断面図である。゛ 第１図および第２図は、半導体基板に絶縁ゲート型電界
効果トランジスタ、ノ＜イボーラ型トランジスタ等から
なる半導体素子を形成した後に、該半導体素子間等を電
気的に接続するために形成された第１配線層を示すもの
である。第３図および第４図は、半導体素子間、第１配
諦層に形成さ幻。
た配線間等を電気的に接続するために形成された第２配
線層を示すものである。
線層を示すものである。
第１図および第２図において、１はシリコン（８ｉ）単
結晶からなる半導体基板であり、半導体集積回路装置を
構成するためのものである。この半導体基板１ｖＣは、
半導体素子等が形成さね、るようになっている。２は例
えば二酸化シリコン（ｓｉＯ，）からなる絶縁膜であり
、主に半導体素子と後述する第１配線層とを電気的に分
離するためのものである。３ａ、３ｂ、：（ｃおよび４
は絶縁膜２上部に所定のパターンを有して設けられた配
線であり、半導体基板１に設けられた半導体素子間等を
電気的に接続し、第１ｍ目の第１配線層を構成するため
のものである。これらの配線３ａ、３ｂ、３ｃ。
結晶からなる半導体基板であり、半導体集積回路装置を
構成するためのものである。この半導体基板１ｖＣは、
半導体素子等が形成さね、るようになっている。２は例
えば二酸化シリコン（ｓｉＯ，）からなる絶縁膜であり
、主に半導体素子と後述する第１配線層とを電気的に分
離するためのものである。３ａ、３ｂ、：（ｃおよび４
は絶縁膜２上部に所定のパターンを有して設けられた配
線であり、半導体基板１に設けられた半導体素子間等を
電気的に接続し、第１ｍ目の第１配線層を構成するため
のものである。これらの配線３ａ、３ｂ、３ｃ。
４は、例えばアルミニウム（Ａｔ）膜等の導電性材料を
絶縁膜２上部に形成し、この上部にポジタイプまたはネ
ガタイプのレジスト膜を形成し、該レジスト膜にパター
ンニングを施し、該パターンニングされたレジスト膜を
用いて導電性材料をエツチングすることによって形成さ
れる。配線３ａ。
絶縁膜２上部に形成し、この上部にポジタイプまたはネ
ガタイプのレジスト膜を形成し、該レジスト膜にパター
ンニングを施し、該パターンニングされたレジスト膜を
用いて導電性材料をエツチングすることによって形成さ
れる。配線３ａ。
３ｂ、３ｃは、第１配線層において、例えば１〜３〔μ
ｍ〕程度の最小寸法の配線幅を有している。配線３ａと
配線３ｂ′ｉたは配線３ａと配線３Ｃの配線間隔ｐ＋＋
ｐｔは、半導体集積回路装置の製造プロセスにおける
最小加工寸法になっている。この最小加工寸法と前記最
小寸法の配線幅とが同一寸法の設計値であってもよい。
ｍ〕程度の最小寸法の配線幅を有している。配線３ａと
配線３ｂ′ｉたは配線３ａと配線３Ｃの配線間隔ｐ＋＋
ｐｔは、半導体集積回路装置の製造プロセスにおける
最小加工寸法になっている。この最小加工寸法と前記最
小寸法の配線幅とが同一寸法の設計値であってもよい。
実質的には、設計値が同一寸法であっても、ポジタイプ
のレジスト膜とネガタイプのレジスト膜とでは、前記両
者の仕上り寸法が異なる。、配線４は例えば接地電位に
印加さＪまた電源用の配線であり、その配線幅の寸法は
十数〜数十〔μ姐〕と極めて大きなものである。
のレジスト膜とネガタイプのレジスト膜とでは、前記両
者の仕上り寸法が異なる。、配線４は例えば接地電位に
印加さＪまた電源用の配線であり、その配線幅の寸法は
十数〜数十〔μ姐〕と極めて大きなものである。
この配線４と配線３ａとは、最小加工寸法ｐ３だけ離隔
して設けられている。
して設けられている。
５ａは配線３ｂと配線３ｃとの間に設けられた本発明の
〔実施例Ｉ〕による配線としての機能を持たない導体層
（以下、ダミーペデスタルという）である。このダミー
ペデスタル５ａｌｉ、配ＩＪ３ｂと最小加工寸法ｐ４１
配線３Ｃと最小加工寸法ｐｓ＋配線３ａと最小加工寸
法Ｐ６だけ離隔（７て設けられている。５ｂは配線３ａ
と配、ＩＪ ３ ｃとに囲まれるように設けられた本発
明の〔実施例Ｉ〕によるダミーペデスタルである。この
ダミーペデスタル５ｂは、配線３ａと最小加工寸法ｐ？
＋配線３ｃと最小加工寸法ｐ８だけ離隔して設けられて
いる。
〔実施例Ｉ〕による配線としての機能を持たない導体層
（以下、ダミーペデスタルという）である。このダミー
ペデスタル５ａｌｉ、配ＩＪ３ｂと最小加工寸法ｐ４１
配線３Ｃと最小加工寸法ｐｓ＋配線３ａと最小加工寸
法Ｐ６だけ離隔（７て設けられている。５ｂは配線３ａ
と配、ＩＪ ３ ｃとに囲まれるように設けられた本発
明の〔実施例Ｉ〕によるダミーペデスタルである。この
ダミーペデスタル５ｂは、配線３ａと最小加工寸法ｐ？
＋配線３ｃと最小加工寸法ｐ８だけ離隔して設けられて
いる。
ダミーベデスタ＃５ａ、５ｂは、配線３ａ、３ｂ。
３Ｃ１４と同一材料で、かつ同一製造工程によって形成
されるようになってお９、配線としての機能は有してい
ない。半導体集積回路装置は、その機能の要求によって
、種々の配線ノ＜ターン〃Ｉ形成される。従って、半導
体素子の配置等により、配線パターンに密度差が生じる
ことを、避けることが不可能に近い。この配線ノくター
ンの密度差により、配線寸法を精度よく制御することが
難しい。
されるようになってお９、配線としての機能は有してい
ない。半導体集積回路装置は、その機能の要求によって
、種々の配線ノ＜ターン〃Ｉ形成される。従って、半導
体素子の配置等により、配線パターンに密度差が生じる
ことを、避けることが不可能に近い。この配線ノくター
ンの密度差により、配線寸法を精度よく制御することが
難しい。
しかしながら、本発明によれば、配線ノ（ターンの密度
差をダミーペデスタル５ａ 、５ｂによって均一化する
ことができる。
差をダミーペデスタル５ａ 、５ｂによって均一化する
ことができる。
本発明によれば、特に、最も高精度−７１要求される最
小寸法の配線幅を有する配線において、配線パターン密
度差による配線の仕上り寸法の）（ラツキを低減するこ
とができる。これは、例えば配線３ｂにおいて、配線３
ｂと配線３ａとには近接効果が生じやすく、それらの対
向面側に仕上り月−法の変動を生じるが、配線３ｂの前
記対向面と反対側では、配線３ａとほぼ同一条件の夕゛
ミーペデスタル５ａを設けたことにより、対向面狽１１
と同様な仕上り寸法の変動を生じることができる力）ら
である。すなわち、本発明は、少なくとも高精度を追求
するような最小寸法の配線幅を有する配線を、ダミーペ
デスタルによって、または、ダミーペデスタルと隣接配
線によって、または、隣接配線によって積極的に取り囲
み、配線ノ（ターンの密度差によって生じるであろう近
接効果、エツチング速度差を均一化し、配線の仕上り寸
法の）くラツキを低減するものである。
小寸法の配線幅を有する配線において、配線パターン密
度差による配線の仕上り寸法の）（ラツキを低減するこ
とができる。これは、例えば配線３ｂにおいて、配線３
ｂと配線３ａとには近接効果が生じやすく、それらの対
向面側に仕上り月−法の変動を生じるが、配線３ｂの前
記対向面と反対側では、配線３ａとほぼ同一条件の夕゛
ミーペデスタル５ａを設けたことにより、対向面狽１１
と同様な仕上り寸法の変動を生じることができる力）ら
である。すなわち、本発明は、少なくとも高精度を追求
するような最小寸法の配線幅を有する配線を、ダミーペ
デスタルによって、または、ダミーペデスタルと隣接配
線によって、または、隣接配線によって積極的に取り囲
み、配線ノ（ターンの密度差によって生じるであろう近
接効果、エツチング速度差を均一化し、配線の仕上り寸
法の）くラツキを低減するものである。
第３図および第４図は、第１図および第２図に示す工程
の後の工程によって形成されたものである。
の後の工程によって形成されたものである。
第３図および第４図において、６は第１配線層と後述す
る第２配線層との間に設けられた絶縁膜であり、それら
を１気的に分離するためσ〕ものである。この絶縁膜６
の上面は、第１配線層に設けられたダミーペデスタル５
ａ 、５ｂにより配線ノくターン密度差が均一化されて
いるために、容易に平坦化されている。絶縁膜６の一部
として例えばフォス７オシリケートガラス（ＰＥＧ）を
用いれば、その上面の平坦化がより向上される。７ａ。
る第２配線層との間に設けられた絶縁膜であり、それら
を１気的に分離するためσ〕ものである。この絶縁膜６
の上面は、第１配線層に設けられたダミーペデスタル５
ａ 、５ｂにより配線ノくターン密度差が均一化されて
いるために、容易に平坦化されている。絶縁膜６の一部
として例えばフォス７オシリケートガラス（ＰＥＧ）を
用いれば、その上面の平坦化がより向上される。７ａ。
７ ｂ 、 ７ ｃ、および７ｄは、絶縁膜６上部に所
定のパターンを有して設けられた配線であり、半導体基
板ｌに設けられた半導体素子間、第１配線層に設けられ
た配線間等を電気的に接続し、第２層目の第２配線層を
構成するためのものである。これらの配置１１３７ａｒ
７ ｂ ＋ ７ ｃ ｒ ７ ｄは、第１配線層と同
様に、例えばアルミニウム膜等の導電性材料を、レジス
ト膜をマスキング材としてパターンニングを施すことに
よって形成している。配線７ ａ Ｈ７ｂｒ７ｃ、７ｄ
は、第２配線層において、最小寸法の配線幅を有して
いる。配線７ａ 、７ｂは、絶縁膜６に設けられた接続
孔８ａ 、８ｂを介して、配線３ｂと電気的に接続され
ている。配線７Ｃは、接続孔８Ｃを介して、配置ｉ３ｃ
と電気的に接続されている。
定のパターンを有して設けられた配線であり、半導体基
板ｌに設けられた半導体素子間、第１配線層に設けられ
た配線間等を電気的に接続し、第２層目の第２配線層を
構成するためのものである。これらの配置１１３７ａｒ
７ ｂ ＋ ７ ｃ ｒ ７ ｄは、第１配線層と同
様に、例えばアルミニウム膜等の導電性材料を、レジス
ト膜をマスキング材としてパターンニングを施すことに
よって形成している。配線７ ａ Ｈ７ｂｒ７ｃ、７ｄ
は、第２配線層において、最小寸法の配線幅を有して
いる。配線７ａ 、７ｂは、絶縁膜６に設けられた接続
孔８ａ 、８ｂを介して、配線３ｂと電気的に接続され
ている。配線７Ｃは、接続孔８Ｃを介して、配置ｉ３ｃ
と電気的に接続されている。
９ａおよび９ｂは、本発明の〔実施例Ｉ〕によるダミー
ペデスタルであり、前記第１配線層と同様に、少なくと
も高精度を追求するような最小寸法の配線幅を有する配
線７ａ、７ｂ、７ｃ・７ｄを・第２配線層における最小
加工寸法離隔して、積極的に取り囲むように設けられて
いる。第２配線層の配線７ａ＋７ｂ、７ｃ、７ｄは、第
１配線層の配線３ａ、３ｂ、３ｃ、４との電気的な接続
をするためのマスク合せズレを考慮して、第１配線層の
配線寸法よりも大きいのが一般的である１、すなわち、
最小加工寸法および最小寸法の配線幅は、各配線層で異
ってもよい。
ペデスタルであり、前記第１配線層と同様に、少なくと
も高精度を追求するような最小寸法の配線幅を有する配
線７ａ、７ｂ、７ｃ・７ｄを・第２配線層における最小
加工寸法離隔して、積極的に取り囲むように設けられて
いる。第２配線層の配線７ａ＋７ｂ、７ｃ、７ｄは、第
１配線層の配線３ａ、３ｂ、３ｃ、４との電気的な接続
をするためのマスク合せズレを考慮して、第１配線層の
配線寸法よりも大きいのが一般的である１、すなわち、
最小加工寸法および最小寸法の配線幅は、各配線層で異
ってもよい。
また、本実施例の半導体集積回路装置は、第３図および
第４図に示す工程の後に、保膜膜等を第２配線層上部に
形成してもよい。
第４図に示す工程の後に、保膜膜等を第２配線層上部に
形成してもよい。
なお、ダミーペデスタルを設けたことにより生ずる電流
容量を防止するために、ダミーペデスタルを所定電位で
保持するように構成してもよい。
容量を防止するために、ダミーペデスタルを所定電位で
保持するように構成してもよい。
第５図は、本発明の〔実施例■〕を説明するための一製
造工程における多層配線構造を備えた半導体集積回路装
置の賛部平面図である。
造工程における多層配線構造を備えた半導体集積回路装
置の賛部平面図である。
本実施例は、前記〔実施例Ｉ〕におけるダミーペデスタ
ルの変形例を説明するためのものである〇第５図におい
て、３ｄ、３ｅ、３ｆは絶縁膜２上部に所定のパターン
を有して設けられた配線であり、半導体基板１に設けら
れた半導体素子間を電気的に接続し、第１層目の第１配
線層を構成するためのものである。配線３ｄ、３ｅ、３
ｆは、前記〔実施例■〕と同様に、第１配線層における
最小寸法の配線幅を有している。１０８〜１０ｍは本発
明の〔実施例■〕によるダミーペデスタルであり、前記
〔実施例■〕と同様に、少なくとも高精度を追求するよ
うな最小寸法の配線幅を有する配線３ｄ 、 ３ｅ 、
３ ｆを、第１配線層における最小加工寸法離隔して
、積極的に取９囲むように設けられている。このダミー
ペデスタル１０ａ〜１０ｍ１ｔ、、〔実施例Ｉ〕のダミ
ーペデスタル５ａ、５ｂ＋９ａ＋９ｂに比べて小さく細
分化しておる。これは、配線パターン密度差の異なるど
のような配線パターン部分であっても、少なくとも最小
寸法の配線幅を有する配線における近接効果、エツチン
グ速度差をより均一化し、配線の仕上り寸法のバラツキ
をより低減するものである。
ルの変形例を説明するためのものである〇第５図におい
て、３ｄ、３ｅ、３ｆは絶縁膜２上部に所定のパターン
を有して設けられた配線であり、半導体基板１に設けら
れた半導体素子間を電気的に接続し、第１層目の第１配
線層を構成するためのものである。配線３ｄ、３ｅ、３
ｆは、前記〔実施例■〕と同様に、第１配線層における
最小寸法の配線幅を有している。１０８〜１０ｍは本発
明の〔実施例■〕によるダミーペデスタルであり、前記
〔実施例■〕と同様に、少なくとも高精度を追求するよ
うな最小寸法の配線幅を有する配線３ｄ 、 ３ｅ 、
３ ｆを、第１配線層における最小加工寸法離隔して
、積極的に取９囲むように設けられている。このダミー
ペデスタル１０ａ〜１０ｍ１ｔ、、〔実施例Ｉ〕のダミ
ーペデスタル５ａ、５ｂ＋９ａ＋９ｂに比べて小さく細
分化しておる。これは、配線パターン密度差の異なるど
のような配線パターン部分であっても、少なくとも最小
寸法の配線幅を有する配線における近接効果、エツチン
グ速度差をより均一化し、配線の仕上り寸法のバラツキ
をより低減するものである。
以上説明したように、本発明によれば、所定の配線層に
おいて、少なくとも当該配線層における最小寸法の配線
幅を有する配線を囲むように、配線としての機能を有し
ないダミーペデスタル、または該ダミーペデスタルと当
該配線でない他の配線、または該他の配線を同一層内に
設けることによって、見かけ上の配線パターン密度を均
一化することが可能になる。これによって、近接効果。
おいて、少なくとも当該配線層における最小寸法の配線
幅を有する配線を囲むように、配線としての機能を有し
ないダミーペデスタル、または該ダミーペデスタルと当
該配線でない他の配線、または該他の配線を同一層内に
設けることによって、見かけ上の配線パターン密度を均
一化することが可能になる。これによって、近接効果。
エツチングの速度差による配線の仕上９寸法のバラツキ
を低減することができる。従って、配線寸法の精度を向
上することができる。
を低減することができる。従って、配線寸法の精度を向
上することができる。
以上本発明者等によってなさねた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に駆足され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、本実施例は
、多層配線構造を備えた半導体集積回路装置として２層
配線構造を使用したが、３層もしくはそれ以上の配線構
造としてもよい。
き具体的に説明したが、本発明は前記実施例に駆足され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、本実施例は
、多層配線構造を備えた半導体集積回路装置として２層
配線構造を使用したが、３層もしくはそれ以上の配線構
造としてもよい。
以上の説明では主として本発明者等によってなされた発
明をその背景となった利用分野である半導体集積回路装
置の多層配線技術に適用した場合について説明したが、
それに限定されるものではなく、例えば配線基板におけ
る多層配線技術などに適用できる。
明をその背景となった利用分野である半導体集積回路装
置の多層配線技術に適用した場合について説明したが、
それに限定されるものではなく、例えば配線基板におけ
る多層配線技術などに適用できる。
第１図および第３図は、本発明の〔実施例Ｉ〕を説明す
るための各製造工程における多層配線構造を備えた半導
体集積回路装置の要部平面図、第２図は、第１図のＸ−
Ｘ線における断面図、第４図は、第３図のＸ−Ｘ線にお
ける断面図、第５図は、本発明の〔実施例■〕を説明す
るための一製造工程における多層配線構造を備えた半導
体集積回路装置の要部平面図である。 図中、ｌ・・・半導体基板、２，６・・・絶縁膜、３ａ
。 ３ｂ、３Ｃ，３ｄ、３ｅ、３ｆ１４＋７ａ、７ｂ、７Ｃ
。 ７ ｄ ・・・配線、５ａ、５ｂ＋９ａ、９ｂ、１０ａ
−１０ｍ代理人 升理士 高 橋 明 失 策 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
るための各製造工程における多層配線構造を備えた半導
体集積回路装置の要部平面図、第２図は、第１図のＸ−
Ｘ線における断面図、第４図は、第３図のＸ−Ｘ線にお
ける断面図、第５図は、本発明の〔実施例■〕を説明す
るための一製造工程における多層配線構造を備えた半導
体集積回路装置の要部平面図である。 図中、ｌ・・・半導体基板、２，６・・・絶縁膜、３ａ
。 ３ｂ、３Ｃ，３ｄ、３ｅ、３ｆ１４＋７ａ、７ｂ、７Ｃ
。 ７ ｄ ・・・配線、５ａ、５ｂ＋９ａ、９ｂ、１０ａ
−１０ｍ代理人 升理士 高 橋 明 失 策 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、基板上に絶縁層と配線層とが相互に複数層重り合う
多層配線部材において、前記所定の配線層の少なくとも
最小寸法の配線幅を有する配線が、同一層内に設けられ
た配線としての機能を有しない夕°ミーペデスタルによ
って、または、該ダミーペデスタルと当該配線でない他
の配線とによって、または、他の配線によって囲まれて
いることを特徴とする多層配線部材。 ２ 前記多層配線部材は、半導体集積回路装置を構成す
る半導体基板からなることを特徴とする特許請求の範囲
第１項記載の多層配線部材。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22680783A JPS60119749A (ja) | 1983-12-02 | 1983-12-02 | 多層配線部材 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22680783A JPS60119749A (ja) | 1983-12-02 | 1983-12-02 | 多層配線部材 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60119749A true JPS60119749A (ja) | 1985-06-27 |
Family
ID=16850910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22680783A Pending JPS60119749A (ja) | 1983-12-02 | 1983-12-02 | 多層配線部材 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119749A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2016174185A (ja) * | 2005-05-13 | 2016-09-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1983
- 1983-12-02 JP JP22680783A patent/JPS60119749A/ja active Pending
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| US11081505B2 (en) | 2005-05-13 | 2021-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
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