JPH0334353A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0334353A JPH0334353A JP16950489A JP16950489A JPH0334353A JP H0334353 A JPH0334353 A JP H0334353A JP 16950489 A JP16950489 A JP 16950489A JP 16950489 A JP16950489 A JP 16950489A JP H0334353 A JPH0334353 A JP H0334353A
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- JP
- Japan
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- metal film
- film
- wiring metal
- interlayer insulating
- holes
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 27
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000009413 insulation Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 5
- 238000001459 lithography Methods 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000007 visual effect Effects 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する。
半導体装置の高集積化が進むに伴ない、パターンの一層
の微細化が進み、配線金属膜とスルーホールとの間の目
合せマージンが少くなってきているため、リングラフィ
技術の目合せ精度の要求も益々大きくなって来た。
の微細化が進み、配線金属膜とスルーホールとの間の目
合せマージンが少くなってきているため、リングラフィ
技術の目合せ精度の要求も益々大きくなって来た。
従来、リングラフィ工程における目合せずれは、バーニ
アパターンを用いて目視のチエツクを行っていた。
アパターンを用いて目視のチエツクを行っていた。
上述した従来の目合せずれのチエツクは、人間による目
視のチエツクとなっているので、個人差が大きく、時間
がかかるという欠点がある。
視のチエツクとなっているので、個人差が大きく、時間
がかかるという欠点がある。
本発明は、半導体基板上に設けられた電極及び配線と、
該電極及び配線を覆う第１層間絶縁膜と、該第１層間絶
縁膜上に形成された下層配線金属膜と、該下層配線金属
膜を覆う第２層間絶縁膜と、前記下層配線金属膜の上の
第２層間絶縁膜に形成されたコンタクト形成用スルーホ
ールと、前記第２層間絶縁膜上に設けられ前記スルーホ
ールを介して前記下層配線金属膜と電気的に接続する上
層配線層を有する半導体装置において、前記下層配線金
属膜の一部に四角形のパターンを設け、前記スルーホー
ルの大きさを前記下層配線金属膜のパターンより目合せ
ずれ許容寸法だけ小さい寸法とすることを特徴とする。
該電極及び配線を覆う第１層間絶縁膜と、該第１層間絶
縁膜上に形成された下層配線金属膜と、該下層配線金属
膜を覆う第２層間絶縁膜と、前記下層配線金属膜の上の
第２層間絶縁膜に形成されたコンタクト形成用スルーホ
ールと、前記第２層間絶縁膜上に設けられ前記スルーホ
ールを介して前記下層配線金属膜と電気的に接続する上
層配線層を有する半導体装置において、前記下層配線金
属膜の一部に四角形のパターンを設け、前記スルーホー
ルの大きさを前記下層配線金属膜のパターンより目合せ
ずれ許容寸法だけ小さい寸法とすることを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、 （ｂ）は本発明の一実施例の平面図及
びＡ−Ａ’線断面図である。
びＡ−Ａ’線断面図である。
半導体基板８上にゲート電極１１層間絶縁膜６を形成し
、下層配線形成用の金属膜を堆積し、例えば２μｍＸ２
μｍの正方形にパターンニングして下層配線金属膜２を
形成する。層間絶縁膜７を堆積し、リソグラフィ技術に
より１μｍＸ１μｍの大きさのスルーホール３を形成す
る。この上に上層配線金属膜４を形成する。
、下層配線形成用の金属膜を堆積し、例えば２μｍＸ２
μｍの正方形にパターンニングして下層配線金属膜２を
形成する。層間絶縁膜７を堆積し、リソグラフィ技術に
より１μｍＸ１μｍの大きさのスルーホール３を形成す
る。この上に上層配線金属膜４を形成する。
このようにすると、目合せマージン５は０．５μｍにな
り、もしリソグラフィ工程において０．５μｍ以上の目
合せずれが生じると、層間絶縁膜６がスルーホールのパ
ターンニング時にエツチングされるため、上層配線金属
膜４とゲート電極１が短絡し、電気的導通チエツクで目
合せずれをチエツクすることが出来る。
り、もしリソグラフィ工程において０．５μｍ以上の目
合せずれが生じると、層間絶縁膜６がスルーホールのパ
ターンニング時にエツチングされるため、上層配線金属
膜４とゲート電極１が短絡し、電気的導通チエツクで目
合せずれをチエツクすることが出来る。
上記実施例では下層配線金属膜２を正方形にしたが、横
方向または縦方向に長辺を有する矩形に形成し、その矩
形内にスルーホール３を設けても同じ効果が得られる。
方向または縦方向に長辺を有する矩形に形成し、その矩
形内にスルーホール３を設けても同じ効果が得られる。
以上説明したように、本発明は、電気的導通チエツクを
行うことができるような構造にしたので配線とスルーホ
ールの目合せずれがチエツクできる効果がある。
行うことができるような構造にしたので配線とスルーホ
ールの目合せずれがチエツクできる効果がある。
第１図（ａ）、 （ｂ）は本発明の一実施例の平面図及
びＡ−Ａ’線断面図である。 １・・・・・・ゲート電極、２・・・・・・下層配線金
属膜、３・・・・・・スルーホール、４・・・・・・上
層配線金属膜、５・・・・・・目合せマージン、６，７
・・・・・・層間絶縁膜、８・・・・・・半導体基板。
びＡ−Ａ’線断面図である。 １・・・・・・ゲート電極、２・・・・・・下層配線金
属膜、３・・・・・・スルーホール、４・・・・・・上
層配線金属膜、５・・・・・・目合せマージン、６，７
・・・・・・層間絶縁膜、８・・・・・・半導体基板。
Claims (1)
- 半導体基板上に設けられた電極及び配線と、該電極及び
配線を覆う第１層間絶縁膜と、該第１層間絶縁膜上に形
成された下層配線金属膜と、該下層配線金属膜を覆う第
２層間絶縁膜と、前記下層配線金属膜の上の第２層間絶
縁膜に形成されたコンタクト形成用スルーホールと、前
記第２層間絶縁膜上に設けられ前記スルーホールを介し
て前記下層配線金属膜と電気的に接続する上層配線層を
有する半導体装置において、前記下層配線金属膜の一部
に四角形のパターンを設け、前記スルーホールの大きさ
を前記下層配線金属膜のパターンより目合せずれ許容寸
法だけ小さい寸法とすることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169504A JP2782804B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169504A JP2782804B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334353A true JPH0334353A (ja) | 1991-02-14 |
| JP2782804B2 JP2782804B2 (ja) | 1998-08-06 |
Family
ID=15887739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169504A Expired - Lifetime JP2782804B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2782804B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088012A (ja) * | 2005-09-20 | 2007-04-05 | Nec Electronics Corp | 半導体装置とその設計方法 |
| US7425724B2 (en) | 2002-04-18 | 2008-09-16 | Sony Corporation | Memory device and method of production and method of use of same and semiconductor device and method of production of same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211744A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS60109240A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Ltd | 半導体装置およびその製造法 |
| JPS6136951A (ja) * | 1984-07-30 | 1986-02-21 | Nec Corp | 半導体装置 |
-
1989
- 1989-06-29 JP JP1169504A patent/JP2782804B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211744A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS60109240A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Ltd | 半導体装置およびその製造法 |
| JPS6136951A (ja) * | 1984-07-30 | 1986-02-21 | Nec Corp | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7425724B2 (en) | 2002-04-18 | 2008-09-16 | Sony Corporation | Memory device and method of production and method of use of same and semiconductor device and method of production of same |
| JP2007088012A (ja) * | 2005-09-20 | 2007-04-05 | Nec Electronics Corp | 半導体装置とその設計方法 |
| US7723848B2 (en) | 2005-09-20 | 2010-05-25 | Nec Electronics Corporation | Semiconductor device and method for designing same |
| JP4630164B2 (ja) * | 2005-09-20 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置とその設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2782804B2 (ja) | 1998-08-06 |
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