JPS6235537A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6235537A JPS6235537A JP17511585A JP17511585A JPS6235537A JP S6235537 A JPS6235537 A JP S6235537A JP 17511585 A JP17511585 A JP 17511585A JP 17511585 A JP17511585 A JP 17511585A JP S6235537 A JPS6235537 A JP S6235537A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に関し、特に多層
配線を有するマスタースライス型半導体装置及びその製
造方法に関する。
配線を有するマスタースライス型半導体装置及びその製
造方法に関する。
従来、多層配線構造を有するマスタースライス型半導体
装置は、例えば配線膚が２層の場合には拡散処理の終了
した半導体基板にコンタクト孔を形成し、その上に下層
配線を形成したのち全面に層間絶縁膜上形成し、この層
間絶縁膜に下層配線と上層配線を電気的に接続するため
の層間接続孔を形成しその上に上層配線を形成するとい
う下地の製造方法が一般的に用いられていた。
装置は、例えば配線膚が２層の場合には拡散処理の終了
した半導体基板にコンタクト孔を形成し、その上に下層
配線を形成したのち全面に層間絶縁膜上形成し、この層
間絶縁膜に下層配線と上層配線を電気的に接続するため
の層間接続孔を形成しその上に上層配線を形成するとい
う下地の製造方法が一般的に用いられていた。
上述した従来のマスタースライス型半導体装置において
は、設計の自由度を確保するには、下層配線パターン、
層間接続孔パターン及び上層配線パターンのすべてを下
地工程ではなく配線工程において行うことが望ましい。
は、設計の自由度を確保するには、下層配線パターン、
層間接続孔パターン及び上層配線パターンのすべてを下
地工程ではなく配線工程において行うことが望ましい。
例えば下層配線パタ−ンを下地工程で形成した場合、設
計の自由度は著しく減少してしまうという欠点があった
。
計の自由度は著しく減少してしまうという欠点があった
。
本発明の目的は、上記欠点を除去し、配線工程において
下層配線の一部をパターニングすることにより設計の自
由度を向上させ、製造期間の短縮可能な半導体装置及び
その製造方法を提供することにある。
下層配線の一部をパターニングすることにより設計の自
由度を向上させ、製造期間の短縮可能な半導体装置及び
その製造方法を提供することにある。
本発明の半導体装置は、２層以上の多層配線構造を有す
る半導体装置であって下層配線の一部が下層配線と上層
配線間の層間絶縁膜に形成されたパターニング用層間孔
によって規定されているものである。
る半導体装置であって下層配線の一部が下層配線と上層
配線間の層間絶縁膜に形成されたパターニング用層間孔
によって規定されているものである。
また本発明の半導体装置の製造方法は、半導体基板上の
下層配線の上に設けらｒた層間絶縁膜に層間接続孔とパ
ターニング用層間孔を形成する工程と、前記層間絶縁膜
上に上層配線用導体層を被着する工程と、前記導体層を
パターニングし上層配線を形成すると同時に前記パター
ニング用層間孔を通して下層配線の一部をパターニング
する工程とを含むものである。
下層配線の上に設けらｒた層間絶縁膜に層間接続孔とパ
ターニング用層間孔を形成する工程と、前記層間絶縁膜
上に上層配線用導体層を被着する工程と、前記導体層を
パターニングし上層配線を形成すると同時に前記パター
ニング用層間孔を通して下層配線の一部をパターニング
する工程とを含むものである。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ） 、 （ｂ）〜第３図（ａ） 、 （ｂ）
は本発明の半導体装置の製造方法の一実施例を説明する
ための製造工程順に示した平面図及びＡ−Ａ’線断面図
である。
は本発明の半導体装置の製造方法の一実施例を説明する
ための製造工程順に示した平面図及びＡ−Ａ’線断面図
である。
まず第１図（ａ） 、 （ｂ）に示すように、不純物の
拡散工程が終了し、絶縁膜２が形成された半導体基板１
上に下層配線としての第１層配線のパターン３を形成し
たのち、この上に５ｉＯｚ等の層間絶縁膜４を形成する
。
拡散工程が終了し、絶縁膜２が形成された半導体基板１
上に下層配線としての第１層配線のパターン３を形成し
たのち、この上に５ｉＯｚ等の層間絶縁膜４を形成する
。
本実施例においてはこの工程布が下地工程となるので、
第１層配線パターン３はできる限り共通に使用されるパ
ターンにしておくことが望ましい６゜次に第２図（ａ）
、 （ｂ）に示すように、層間絶縁膜４の所定の部分
に上層配線と下層配線とを接続する為の層間接続孔６．
７ 、）３及び下層配線の一部を切断する為のパターニ
ング用層間孔５とを形成する。この層間絶縁膜４に設け
られる２種類の孔は、形状は同じで亀又異っていてもよ
いが、少くともパターニング用層間孔５は第１層配線パ
ターン３の幅を横断する以上の大きさが必要である。
第１層配線パターン３はできる限り共通に使用されるパ
ターンにしておくことが望ましい６゜次に第２図（ａ）
、 （ｂ）に示すように、層間絶縁膜４の所定の部分
に上層配線と下層配線とを接続する為の層間接続孔６．
７ 、）３及び下層配線の一部を切断する為のパターニ
ング用層間孔５とを形成する。この層間絶縁膜４に設け
られる２種類の孔は、形状は同じで亀又異っていてもよ
いが、少くともパターニング用層間孔５は第１層配線パ
ターン３の幅を横断する以上の大きさが必要である。
次に第３図（ａ） 、 （ｂ）に示すように、２種類の
孔が形成された層間絶縁膜４上に第２層配線用の金属を
被着し、異方性ドライエツチング法によりパターニング
して第２層配線パターン１０，１１，１２゜１３を形成
する。この際層間孔５を通して第１層配線パターン３の
一部９がエツチングされる。層間接続孔としても又第１
層配線のパターニングの為にも使用しない孔８は、第２
層配線パターンの一部を用いてふさがれる。
孔が形成された層間絶縁膜４上に第２層配線用の金属を
被着し、異方性ドライエツチング法によりパターニング
して第２層配線パターン１０，１１，１２゜１３を形成
する。この際層間孔５を通して第１層配線パターン３の
一部９がエツチングされる。層間接続孔としても又第１
層配線のパターニングの為にも使用しない孔８は、第２
層配線パターンの一部を用いてふさがれる。
以上の様にして形成された半導体装置は、層間接続孔６
〜８と同時に形成した層間孔５を通して第１層配線パタ
ーン３の形状の一部を第２層配線のパターニングの際に
変化させることができるので、半導体装置の製造の際、
第２層配線のみを配線工程とすることで種々多様な回路
パターンを形成することができる。
〜８と同時に形成した層間孔５を通して第１層配線パタ
ーン３の形状の一部を第２層配線のパターニングの際に
変化させることができるので、半導体装置の製造の際、
第２層配線のみを配線工程とすることで種々多様な回路
パターンを形成することができる。
尚、配線金属はたとえば第１層、第２層ともＡＩ。
Ａ１合金あるいは他の金属、金属シリサイド、ポリシリ
コン等でも良いが、第１層、第２層が同一のエッチャン
トでエツチングされることが必要である。また層間絶縁
膜は、プラズマ窒化膜、醸化膜、シリカフィルム、ポリ
イミド及びその他の絶縁膜等あるいはこれら絶縁膜の組
み合わせでも良い。
コン等でも良いが、第１層、第２層が同一のエッチャン
トでエツチングされることが必要である。また層間絶縁
膜は、プラズマ窒化膜、醸化膜、シリカフィルム、ポリ
イミド及びその他の絶縁膜等あるいはこれら絶縁膜の組
み合わせでも良い。
以上説明したように本発明による製造方法をマスタース
ライス型の半導体装置の製造に適用することにより、上
層配線パターンのみあるいは上層配線と層間接続孔のパ
ターンのみを配線工程において形成できるので従来に比
べ股引の自由度は大幅に向上する。従って配線工程の設
計工数１時間。
ライス型の半導体装置の製造に適用することにより、上
層配線パターンのみあるいは上層配線と層間接続孔のパ
ターンのみを配線工程において形成できるので従来に比
べ股引の自由度は大幅に向上する。従って配線工程の設
計工数１時間。
コストの削減及び配線工程の工期の短縮が可能となる。
セミカスタムＩＣ特にゲートアレイ等の生産には通常に
比べ短納期が要求されているが、本発明の製造方法を用
いれば二層配線の場合約１７３の工期で配線工程が可能
となり、短納期の要求に十分対応できる効果がある。
比べ短納期が要求されているが、本発明の製造方法を用
いれば二層配線の場合約１７３の工期で配線工程が可能
となり、短納期の要求に十分対応できる効果がある。
第１図（ａ）、（ｂ）〜第３１９ （ａ） 、 （ｂ）
は本発明の半導体装置の製造方法の一実施例を説明する
ための製造工程順に示した平面図及びＡ−Ａ’線断面図
である。 １・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・・第１層配線パターン、４・・・・・°層間
絶縁膜、５・・・・・・層間孔、６．７．８・・・・・
・層間接続孔、９・・・・・・第１層配線パターンの一
部、１０．１１．１２．１３・パ・・。 第２層配線パターン。
は本発明の半導体装置の製造方法の一実施例を説明する
ための製造工程順に示した平面図及びＡ−Ａ’線断面図
である。 １・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・・第１層配線パターン、４・・・・・°層間
絶縁膜、５・・・・・・層間孔、６．７．８・・・・・
・層間接続孔、９・・・・・・第１層配線パターンの一
部、１０．１１．１２．１３・パ・・。 第２層配線パターン。
Claims (2)
- （１）２層以上の多層配線構造を有する半導体装置にお
いて、下層配線の一部が下層配線と上層配線間の層間絶
縁膜に形成されたパターニング用層間孔によって規定さ
れていることを特徴とする半導体装置。 - （２）半導体基板上の下層配線の上に設けられた層間絶
縁膜に層間接続孔とパターニング用層間孔を形成する工
程と、前記層間絶縁膜上に上層配線用導体層を被着する
工程と、前記導体層をパターニングし上層配線を形成す
ると同時に前記パターニング用層間孔を通して下層配線
の一部をパターニングする工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17511585A JPS6235537A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17511585A JPS6235537A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235537A true JPS6235537A (ja) | 1987-02-16 |
Family
ID=15990531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17511585A Pending JPS6235537A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235537A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0347332A2 (en) * | 1988-06-16 | 1989-12-20 | Fujitsu Limited | Method of forming semiconductor integrated circuit using master slice approach |
| JPH03263326A (ja) * | 1990-03-13 | 1991-11-22 | Sharp Corp | 半導体装置の製造方法 |
-
1985
- 1985-08-08 JP JP17511585A patent/JPS6235537A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0347332A2 (en) * | 1988-06-16 | 1989-12-20 | Fujitsu Limited | Method of forming semiconductor integrated circuit using master slice approach |
| JPH03263326A (ja) * | 1990-03-13 | 1991-11-22 | Sharp Corp | 半導体装置の製造方法 |
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