JPS63226041A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS63226041A JPS63226041A JP5956787A JP5956787A JPS63226041A JP S63226041 A JPS63226041 A JP S63226041A JP 5956787 A JP5956787 A JP 5956787A JP 5956787 A JP5956787 A JP 5956787A JP S63226041 A JPS63226041 A JP S63226041A
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- insulating film
- wiring
- wiring layer
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- layer
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000000034 method Methods 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 9
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000001312 dry etching Methods 0.000 abstract description 3
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 239000005360 phosphosilicate glass Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＩＣやＬＳＩなどの半導体集積回路装置（以下
ＩＣ等という）の製造方法に関し、特に下層配線が平坦
化された多層配線をもつＩＣ等の製造方法に関するもの
である。
ＩＣ等という）の製造方法に関し、特に下層配線が平坦
化された多層配線をもつＩＣ等の製造方法に関するもの
である。
（従来技術）
多層配線の例として、第２図に従来の二層配線の例を示
す。
す。
シリコン基板２上に絶縁膜４を介して一層目の配線６が
形成されている。配線６とシリコン基板のトランジスタ
などの領域とは絶縁膜４のスルーホールを経て接続され
ている。配線６上には層間絶縁膜８が形成され、層間絶
縁膜８にコンタクトホールが形成された後、第２層目の
配線１０が形成される。
形成されている。配線６とシリコン基板のトランジスタ
などの領域とは絶縁膜４のスルーホールを経て接続され
ている。配線６上には層間絶縁膜８が形成され、層間絶
縁膜８にコンタクトホールが形成された後、第２層目の
配線１０が形成される。
さらに３層、４Ｊｌ！ｙと配線を積み重ねるときは、上
層の配線上に絶縁膜を形成し、コンタクトホールを形成
した後、さらに上層の配線を形成するという工程を繰り
返していく。
層の配線上に絶縁膜を形成し、コンタクトホールを形成
した後、さらに上層の配線を形成するという工程を繰り
返していく。
従来の多層配線では下層の配線上に層間絶縁膜が形成さ
れ、その上に上層の配線が形成されるので、下層の配線
の段差がそのまま上層にも残り、上層の配線を形成した
ときに下層の配線の段差部で断線が生じる虞れがある。
れ、その上に上層の配線が形成されるので、下層の配線
の段差がそのまま上層にも残り、上層の配線を形成した
ときに下層の配線の段差部で断線が生じる虞れがある。
そのため、多層配線においては上層の配線を形成する面
が平坦になるようにする平坦化手法がいくつか試みられ
ている。
が平坦になるようにする平坦化手法がいくつか試みられ
ている。
（目的）
本発明は多層配線において下層の配線層を平坦化する１
つの方法を提供することを目的とするものである。
つの方法を提供することを目的とするものである。
（構成）
本発明の製造方法では、以下の工程（Ａ）〜（Ｄ）を備
えて下層配線の表面を平坦化する。
えて下層配線の表面を平坦化する。
（Ａ）絶縁膜を形成した後、配線領域の前記絶縁膜をエ
ツチング除去する工程。
ツチング除去する工程。
（Ｂ）前記絶縁膜よりも厚い配線材料を全面に形成する
工程、 （Ｃ）前記配線材料に塗布膜を形成して表面を平坦化す
る工程、及び （Ｄ）前記絶縁膜が露出するまで全面エツチングを行な
う工程。
工程、 （Ｃ）前記配線材料に塗布膜を形成して表面を平坦化す
る工程、及び （Ｄ）前記絶縁膜が露出するまで全面エツチングを行な
う工程。
以下、実施例について第１図（Ａ）〜（Ｆ）を参照して
具体的に説明する。
具体的に説明する。
（１）第１回（Ａ）に示されるように、シリコン基板２
上に絶縁膜１２を形成する。絶縁膜１２は例えばｐＳａ
（リンガラス）膜であり、ＣＶＤ法や熱酸化法により
、厚さ４０００〜１００００人に堆積させる。
上に絶縁膜１２を形成する。絶縁膜１２は例えばｐＳａ
（リンガラス）膜であり、ＣＶＤ法や熱酸化法により
、厚さ４０００〜１００００人に堆積させる。
（２）次に、同図（Ｂ）に示されるように、配線領域と
なる部分を写真製版でパターン化し、ドライエツチング
法で絶縁膜１２をエツチングする。
なる部分を写真製版でパターン化し、ドライエツチング
法で絶縁膜１２をエツチングする。
ドライエツチング法としては反応性イオンエツチング（
ＲＩ Ｅ）法などを用いる。
ＲＩ Ｅ）法などを用いる。
（３）その後、同図（Ｃ）に示されるように、全面に配
線層１４を形成する。配線層１４としてはアルミニウム
又はアルミニウム合金を用い、スパッタリング法又は蒸
着法などにより形成する。配線層Ｉ４の厚さは絶、ｔ＃
１２の厚さ以上とする。
線層１４を形成する。配線層１４としてはアルミニウム
又はアルミニウム合金を用い、スパッタリング法又は蒸
着法などにより形成する。配線層Ｉ４の厚さは絶、ｔ＃
１２の厚さ以上とする。
（４）次に、同図（Ｄ）に示されるように、配線層１４
上に塗布膜１６を形成する。塗布膜１６としてはフォト
レジスト又は５ｉ０２などを使用し、スピン塗布法によ
って塗布する。塗布膜１６はコンタクトホールの部分で
配＠７９１４に生じる凹部に埋め込まれ、配線層１４の
表面を平坦化する。
上に塗布膜１６を形成する。塗布膜１６としてはフォト
レジスト又は５ｉ０２などを使用し、スピン塗布法によ
って塗布する。塗布膜１６はコンタクトホールの部分で
配＠７９１４に生じる凹部に埋め込まれ、配線層１４の
表面を平坦化する。
（５）次に全面をエッチバックする・エッチバックは配
線層１４と塗布膜１６が同等のエツチング速度でエツチ
ングされるような条件で行なう、エッチバックの量は配
線層１４の厚さ以上とし、同図（Ｅ）に示されるように
絶縁膜１２が露出するまで行なう。この状態で配線１４
ａが絶縁膜１２の凹部に埋め込まれた状態となる。
線層１４と塗布膜１６が同等のエツチング速度でエツチ
ングされるような条件で行なう、エッチバックの量は配
線層１４の厚さ以上とし、同図（Ｅ）に示されるように
絶縁膜１２が露出するまで行なう。この状態で配線１４
ａが絶縁膜１２の凹部に埋め込まれた状態となる。
（６）その後、同図（Ｆ）に示されるように、全面に絶
縁膜１８を形成し、配線１４ａの上部を絶縁する。絶縁
膜１８としてはＰＳＧ膜などを使用する。
縁膜１８を形成し、配線１４ａの上部を絶縁する。絶縁
膜１８としてはＰＳＧ膜などを使用する。
絶縁膜Ｉ８上に上層の配線を形成するには、上記の第１
図（Ａ）〜（Ｅ）で示される工程を繰り返す。
図（Ａ）〜（Ｅ）で示される工程を繰り返す。
（効果）
本発明では配線領域の絶縁膜をエツチング除去し、その
絶縁膜よりも厚い配線材料を全面に形成して前記エツチ
ング部に配線材料を埋め込み、配線材料上に塗布膜を形
成して表面を平坦化した後に前記絶縁膜が露出するまで
エッチバックを行なって下層配線を平坦化する。そのた
め、二層以上の多層に形成される配線において、下層の
配線層の凹凸がなくなるので、上層の配線の断線などが
発生しなくなる。
絶縁膜よりも厚い配線材料を全面に形成して前記エツチ
ング部に配線材料を埋め込み、配線材料上に塗布膜を形
成して表面を平坦化した後に前記絶縁膜が露出するまで
エッチバックを行なって下層配線を平坦化する。そのた
め、二層以上の多層に形成される配線において、下層の
配線層の凹凸がなくなるので、上層の配線の断線などが
発生しなくなる。
また、下層の配線は絶縁膜をエツチング除去して形成さ
れる凹部に埋め込まれて形成されるので、従来問題であ
った配線の細りなどの問題もなくなる。
れる凹部に埋め込まれて形成されるので、従来問題であ
った配線の細りなどの問題もなくなる。
第１図（Ａ）ないし同図（Ｆ）は一実施例を工程順に示
す断面図、第２図は従来の方法で形成される二層配線を
示す断面図である。 ２・・・・・・シリコン基板。 １２．１８・・・・・・絶縁膜。 １４・・・・・・配線層。 １６・・・・・・塗布膜、 １４ａ・・・・・・配線。
す断面図、第２図は従来の方法で形成される二層配線を
示す断面図である。 ２・・・・・・シリコン基板。 １２．１８・・・・・・絶縁膜。 １４・・・・・・配線層。 １６・・・・・・塗布膜、 １４ａ・・・・・・配線。
Claims (1)
- （１）多層配線をもつ半導体集積回路装置の製造方法に
おいて、 （Ａ）絶縁膜を形成した後、配線領域の前記絶縁膜をエ
ッチング除去する工程、 （Ｂ）前記絶縁膜よりも厚い配線材料を全面に形成する
工程、 （Ｃ）前記配線材料に塗布膜を形成して表面を平坦化す
る工程、 （Ｄ）前記絶縁膜が露出するまで全面エッチングを行な
う工程、 を含む平坦化された下層配線をもつ半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5956787A JPS63226041A (ja) | 1987-03-14 | 1987-03-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5956787A JPS63226041A (ja) | 1987-03-14 | 1987-03-14 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63226041A true JPS63226041A (ja) | 1988-09-20 |
Family
ID=13116946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5956787A Pending JPS63226041A (ja) | 1987-03-14 | 1987-03-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63226041A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002093905A (ja) * | 2000-08-31 | 2002-03-29 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2009170794A (ja) * | 2008-01-18 | 2009-07-30 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置の製造方法 |
-
1987
- 1987-03-14 JP JP5956787A patent/JPS63226041A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002093905A (ja) * | 2000-08-31 | 2002-03-29 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2009170794A (ja) * | 2008-01-18 | 2009-07-30 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置の製造方法 |
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