JP2009170794A - 薄膜半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】透明基板上に非晶質半導体層を形成する工程、前記非晶質半導体層を結晶化する工程、前記結晶化された半導体層をパターニングして島状結晶質半導体層を形成する工程、前記島状結晶質半導体層の周囲との段差を第1の絶縁膜で埋め、表面段差0.1μm以下の第1の平坦構造を形成する工程、前記第1の平坦構造上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上に導電性膜を形成する工程、前記導電性膜をパターニングして、ゲート電極を形成する工程、及び前記ゲート電極をマスクとして前記島状結晶質半導体層に不純物を導入し、ソース領域及びドレイン領域を形成する工程を具備することを特徴とする。
【選択図】図3
Description
P.G. LeComber, W.E. Spear and A. Ghaith "Amorphous-Silicon Field-Effect Device and Possible Application" Electronics Letter, Vol.15, no.6, pp.179-181, Mar. 1979
図1〜図9は、本実施例に係るポリシリコンTFTを製造するプロセスを工程順に示す断面模式図である。
実施例1では、図3(a)に示すような、絶縁膜17中に半導体層16が選択的に埋め込まれた構造を、図1(c)〜図3(a)に示すように、アモルファスシリコン層13をレーザーアニールにより多結晶シリコン層14とし、次いでパターニングして島状半導体層16を形成し、更に絶縁膜17を形成し、得られた凹凸面を、全面にレジスト材18を形成して平坦化した後、エッチバックすることにより形成している。
実施例1では、図2(c)に示す構造から、図3(a)に示すような、絶縁膜17中に半導体層16が選択的に埋め込まれた構造を得るのに、図2(b)及び(c)に示すように、全面にレジスト材18を形成して平坦化した後、エッチバックすることにより形成している。
図12(d)に示す工程までは実施例2と同様であり、実施例2では、平坦化を行なった後に、レーザー照射による再結晶化を行なっているが、本実施例では、図14に示すように、レーザー照射による再結晶化を行なった後に、平坦化を行なって、実施例1の図3(a)に示すような構造を得ている。
実施例1では、図4(e)に示す構造を、エッチバック法により図5(a)に示すエッチング量Xだけエッチングし、平坦化したが、本実施例では、CMP法により平坦化した。CMP法を適用した場合では、レジスト膜を塗布する必要がなく、ダイレクトに表面を研磨するため、エッチバック法に比べて工程数を削減できるという利点がある。
実施例1では、図5(d)に示す構造のコンタクトホール36aおよび36bを非選択CVD法を用いて埋め込んで信号を送受する配線膜を形成したが、本実施例では、選択CVD法を用いて形成する。
実施例1では、コンタクト層38aおよび38bを介して信号を送受する配線を形成するのに、図6(c)に示すように、金属層42を形成した後、図7(a)に示すように、金属層42をパターニングして配線44a,44bを形成した。
Claims (31)
- 透明基板上に非晶質半導体層を形成する工程、
前記非晶質半導体層を結晶化する工程、
前記結晶化された半導体層をパターニングして島状結晶質半導体層を形成する工程、
前記島状結晶質半導体層の周囲との段差を第1の絶縁膜で埋め、表面段差0.1μm以下の第1の平坦構造を形成する工程、
前記第1の平坦構造上にゲート絶縁膜を形成する工程、
前記ゲート絶縁膜上に導電性膜を形成する工程、
前記導電性膜をパターニングして、ゲート電極を形成する工程、及び
前記ゲート電極をマスクとして前記島状結晶質半導体層に不純物を導入し、ソース領域及びドレイン領域を形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。 - 前記第1の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記島状結晶質半導体層の周囲の凹部を第1の絶縁膜で埋める工程、全面に有機塗布膜もしくは無機塗布膜を0.1μm〜1.0μmの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記絶縁膜のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程を備えることを特徴とする請求項1に記載の薄膜半導体装置の製造方法。
- 前記第1の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記島状結晶質半導体層の周囲の凹部を第1の絶縁膜で埋める工程、及びケミカル・メカニカル・ポリシッシング(CMP)法により、前記第1の絶縁膜の突出する部分を除去する工程を備えることを特徴とする請求項1に記載の薄膜半導体装置の製造方法。
- 透明基板上に第2の絶縁膜を形成する工程、
前記第2の絶縁膜に溝を形成する工程、
前記溝内を非晶質半導体層で埋め、表面段差0.1μm以下の第1の平坦構造を形成する工程、
前記島状非晶質半導体層を結晶化する工程、
前記第1の平坦構造上にゲート絶縁膜を形成する工程、
前記ゲート絶縁膜上に導電性膜を形成する工程、
前記導電性膜をパターニングして、ゲート電極を形成する工程、及び
前記ゲート電極をマスクとして前記島状結晶質半導体層に不純物を導入し、ソース領域及びドレイン領域を形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。 - 前記第1の平坦構造を形成する工程は、全面に非晶質半導体層を形成し、前記溝内を非結晶質半導体層で埋める工程、全面に有機塗布膜もしくは無機塗布膜を0.1μm〜1.0μmの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記非晶質半導体層のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程を備えることを特徴とする請求項4に記載の薄膜半導体装置の製造方法。
- 前記第1の平坦構造を形成する工程は、全面に非晶質半導体層を形成し、前記溝内を非結晶質半導体層で埋める工程、及びケミカル・メカニカル・ポリシッシング(CMP)法により、前記非晶質半導体層の突出する部分を除去する工程を備えることを特徴とする請求項4に記載の薄膜半導体装置の製造方法。
- 透明基板上に第2の絶縁膜を形成する工程、
前記第2の絶縁膜に溝を形成する工程、
前記溝内を結晶質半導体層で埋め、表面段差0.1μm以下の第1の平坦構造を形成する工程、
前記第1の平坦構造上にゲート絶縁膜を形成する工程、
前記ゲート絶縁膜上に導電性膜を形成する工程、
前記導電性膜をパターニングして、ゲート電極を形成する工程、及び
前記ゲート電極をマスクとして前記島状結晶質半導体層に不純物を導入し、ソース領域及びドレイン領域を形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。 - 前記第1の平坦構造を形成する工程は、全面に非晶質半導体層を形成し、前記溝内を非結晶質半導体層で埋める工程、前記非晶質半導体層を結晶化する工程、全面に有機塗布膜もしくは無機塗布膜を0.1μm〜1.0μmの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記結晶質半導体層のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程を備えることを特徴とする請求項7に記載の薄膜半導体装置の製造方法。
- 前記第1の平坦構造を形成する工程は、全面に非晶質半導体層を形成し、前記溝内を非結晶質半導体層で埋める工程、前記非晶質半導体層を結晶化する工程、及びケミカル・メカニカル・ポリシッシング(CMP)法により、前記結晶質半導体層の突出する部分を除去する工程を備えることを特徴とする請求項7に記載の薄膜半導体装置の製造方法。
- 前記ソース領域及びドレイン領域を形成する工程の後、
前記ゲート電極により生じた表面段差を第3の絶縁膜により埋め、表面段差0.1μm以下の第2の平坦構造を形成する工程、
前記第2の平坦化構造の表面に第1の層間絶縁膜を形成する工程、
前記第3の絶縁膜及び第1の層間絶縁膜に、前記ソース領域及びドレイン領域に信号を供給するためのコンタクトホールを形成する工程、
前記コンタクトホール内に金属材料からなるコンタクトプラグを形成し、表面段差が0.1μm以下の第3の平坦構造を形成する工程、
前記第3の平坦構造上に、絶縁層に埋込まれた、前記コンタクトプラグを介して前記ソース領域及びドレイン領域と接続するソース電極及びドレイン電極を形成し、表面段差が0.1μm以下の第4の平坦構造を形成する工程、
前記第4の平坦構造上に第2の層間絶縁膜を形成する工程、
前記第2の層間絶縁膜にビアホールを形成する工程、
前記ビアホール内に金属材料からなるビアプラグを形成し、表面段差が0.1μm以下の第5の平坦構造を形成する工程、及び
前記第5の平坦構造上に、前記ビアプラグと接続する画素電極を形成する工程
を更に具備することを特徴とする、請求項1〜9のいずれかに記載の薄膜半導体装置の製造方法。 - 前記第2の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記ゲート電極の周囲の凹部を第3の絶縁膜で埋める工程、全面に有機塗布膜もしくは無機塗布膜を0.5μm〜1.5μmの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記第3の絶縁膜のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程を備えることを特徴とする請求項10に記載の薄膜半導体装置の製造方法。
- 前記第2の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記ゲート電極の周囲の凹部を第3の絶縁膜で埋める工程、及びケミカル・メカニカル・ポリシッシング(CMP)法により、前記第3の絶縁膜の突出する部分を除去する工程を備えることを特徴とする請求項10に記載の薄膜半導体装置の製造方法。
- 前記第3の平坦構造を形成する工程は、全面に導電性膜を形成して、前記コンタクトホールを埋める工程、及び前記導電性膜をエッチバックして、前記第1の層間絶縁膜を露出させ、前記コンタクトホール内にコンタクトプラグを形成する工程を備えることを特徴とする請求項10に記載の薄膜半導体装置の製造方法。
- 前記第3の平坦構造を形成する工程は、全面に導電性膜を形成して、前記コンタクトホールを埋める工程、及びケミカル・メカニカル・ポリッシング(CMP)法により、導電性膜を第1の層間絶縁膜が露出するまで前記導電性膜を除去することによりコンタクトプラグを形成する工程を備えることを特徴とする請求項10に記載の薄膜半導体装置の製造方法。
- 前記第4の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記ソース電極及びドレイン電極の周囲の凹部を第4の絶縁膜で埋める工程、全面に有機塗布膜もしくは無機塗布膜を0.5μm〜1.5μmの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記第4の絶縁膜のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程を備えることを特徴とする請求項10に記載の薄膜半導体装置の製造方法。
- 前記第4の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記ソース電極及びドレイン電極の周囲の凹部を第4の絶縁膜で埋める工程、及びケミカル・メカニカル・ポリッシング(CMP)法により、前記第4の絶縁膜の突出する部分を除去する工程を備えることを特徴とする請求項10に記載の薄膜半導体装置の製造方法。
- 前記第4の平坦構造を形成する工程は、第4の絶縁膜を形成する工程、前記第4の絶縁膜に溝を形成する工程、全面に導電性膜を形成して前記溝内を導電性膜で埋める工程、有機塗布膜もしくは無機塗布膜を0.5μm〜1.5μmの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記導電性膜のエッチング速度が等しいエッチング条件で第4の絶縁膜が露出するまでエッチバックして、前記塗布膜の平坦な表面形状を下層に転写することにより、前記ソース電極及びドレイン電極を形成する工程を備えることを特徴とする請求項10に記載の薄膜半導体装置の製造方法。
- 前記第4の平坦構造を形成する工程は、第4の絶縁膜を形成する工程、前記第4の絶縁膜に溝を形成する工程、全面に導電性膜を形成して溝内を導電性膜で埋める工程、及びケミカル・メカニカル・ポリッシング(CMP)法により、前記導電性膜の突出する部分を第4の絶縁膜が露出するまで除去することにより、前記ソース電極及びドレイン電極を形成する工程を備えることを特徴とする請求項10に記載の薄膜半導体装置の製造方法。
- 前記第5の平坦構造を形成する工程は、全面に導電性膜を形成して、前記ビアホールを埋める工程、及び前記導電性膜をエッチバックして、前記第2の層間絶縁膜を露出させ、前記ビアホール内にビアプラグを形成する工程を備えることを特徴とする請求項10に記載の薄膜半導体装置の製造方法。
- 前記第5の平坦構造を形成する工程は、全面に導電性膜を形成して、前記ビアホールを埋める工程、及びケミカル・メカニカル・ポリッシング(CMP)法により、前記導電性膜を第2の層間絶縁膜が露出するまで除去することにより、前記ビアホール内にビアプラグを形成する工程を備えることを特徴とする請求項10に記載の薄膜半導体装置の製造方法。
- 前記コンタクトプラグは、コンタクトメタルとしてチタン(Ti)を、バリアメタルとして窒化チタン(TiN)を、埋め込みコアメタルとしてタングステン(W)若しくは銅(Cu)を用いた、W(Cu)/TiN/Tiの3層構造、又はW(Cu)/Tiの2層構造を有することを特徴とする請求項10に記載の薄膜半導体装置の製造方法。
- 前記コンタクトプラグを構成するタングステン(W)層は、CVD法により形成されることを特徴とする請求項21に記載の薄膜半導体装置の製造方法。
- 前記ビアプラグは、コンタクトメタルとしてチタン(Ti)を、バリアメタルとして窒化チタン(TiN)を、埋め込みコアメタルとしてアルミニウム(Al)若しくは銅(Cu)を用いた、Al(Cu)/TiN/Tiの3層構造、Al(Cu)/Tiの2層構造、又はAl(Cu)の単層構造を有することを特徴とする請求項10に記載の薄膜半導体装置の製造方法。
- 前記ビアプラグを構成する銅(Cu)は、CVD法又はめっき法により形成されることを特徴とする請求項23に記載の薄膜半導体装置の製造方法。
- 前記ビアプラグを構成するアルミニウム(Al)は、成膜時の基板温度が450℃〜500℃でのスパッタ法、又はCVD法により形成されることを特徴とする請求項23に記載の薄膜半導体装置の製造方法。
- 前記非晶質半導体層又は島状非晶質半導体層を結晶化する工程は、非晶質半導体層にレーザー照射して溶融・固化することにより行うことを特徴とする請求項1〜25のいずれかに記載の薄膜半導体装置の製造方法。
- 前記平坦構造を形成する工程は、500℃以下の低温プロセスで行なうことを特徴とする請求項1〜26のいずれかに記載の薄膜半導体装置の製造方法。
- 前記薄膜半導体装置のトータルプロセスは、500℃以下の低温プロセスで行なうことを特徴とする請求項1〜27のいずれかに記載の薄膜半導体装置の製造方法。
- 前記薄膜半導体装置のデザインルールは、1μm以下の微細化プロセスであることを特徴とする請求項1〜28のいずれかに記載の薄膜半導体装置の製造方法。
- 請求項1〜29に記載の方法により製造されたことを特徴とする薄膜半導体装置。
- 請求項30に記載の薄膜半導体装置を備えることを特徴とする表示装置。
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JP (1) | JP2009170794A (ja) |
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