KR20090012118A - 표시 장치 - Google Patents

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KR20090012118A
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요시유키 구로카와
타카유키 이케다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 사이즈가 작고, 내압이 높은 박막 트랜지스터에 의해 구성된 보호 회로를 갖는 표시 장치를 제공한다.
표시 장치의 보호 회로에서, 비정질 반도체층과, 미결정 반도체층과, 상기 미결정 반도체층에 접하는 게이트 절연층과, 게이트 전극층이 중첩하는 박막 트랜지스터를 사용한다. 미결정 반도체층의 전류 구동 능력이 높기 때문에, 트랜지스터의 사이즈를 작게 할 수 있다. 또한, 비정질 반도체층을 갖게 된다.
표시 장치, 보호 회로, 미결정 반도체층, 비결정 반도체층, 박막 트랜지스터, 버퍼층, 비정질 반도체층, 액정 소자

Description

표시 장치{Display device}
본 발명은 박막 트랜지스터를 갖는 표시 장치에 관한 것이다. 특히, 액정 표시 장치 또는 발광장치에 관한 것이다.
최근, 절연성 표면을 갖는 기판 위에 형성된 반도체 박막(두께 수nm 내지 수백nm 정도)을 사용하여 박막 트랜지스터를 구성하는 기술이 주목받고 있다. 박막 트랜지스터는 IC나 전기광학 장치와 같은 전자 디바이스에 널리 응용되고 있다. 특히, 액정 표시 장치 등의 화상표시 장치의 스위칭소자로서의 개발이 활발해지고 있다.
박막 트랜지스터로 대표되는 반도체 소자에서는 소자의 열화 또는 절연 파괴로 이어지는 대전현상(차징)을 어떻게 억제할지가, 반도체장치의 제작 공정에서의 중요한 과제의 하나이다. 특히, 고집적화에 따라, 게이트 절연막 등 각종의 절연막의 막 두께가 감소하였기 때문에, 차징에 의한 절연 파괴는 더욱 심각한 문제가 되었다.
차징이 발생하는 원인이나 환경은 극히 복잡하고 다방면에 걸쳐 있다. 이 때문에, 차징이 발생하는 원인 및 발생하는 환경을 구명하는 것뿐만 아니라, 반도 체장치의 구조 자체에, 차징에 의한 열화 또는 절연 파괴에 대한 내성을 높이는 것을 연구할 필요가 있다. 차징에 의한 열화 또는 절연 파괴를 막기 위해서는 다이오드(보호 다이오드)를 사용하여 구성된 보호 회로에 의해서, 방전 경로를 확보하는 것이 유효하다. 방전 경로를 확보하여 둠으로써, 절연막에 축적된 전하가 반도체 소자의 근방으로 방전하는 것을 막을 수 있고, 방전의 에너지에 의해서 반도체 소자가 열화되고, 또는 파괴되는 현상(ESD:Electro-Static Discharge)을 막을 수 있다.
또한, 보호 회로를 형성하는 것으로, 신호나 전원전압과 함께 잡음이 입력된 경우에도, 상기 잡음에 의한 회로의 오동작의 방지가 가능하고, 또한 상기 잡음에 의한 반도체 소자의 열화 또는 파괴를 막을 수 있다.
액정 표시 장치 등의 화상 표시 장치에서는 스위칭소자로서, 주로 비정질 반도체막을 사용한 박막 트랜지스터, 또는 다결정 반도체막을 사용한 박막 트랜지스터가 사용되고 있다.
다결정 반도체막의 형성방법으로서, 펄스 발진의 엑시머 레이저 빔을 광학계에 의해 선 형상으로 가공하여 비정질 반도체막에 대하여 선형 빔을 주사시키면서 조사하여 결정화하는 기술이 알려져 있다.
또한, 화상표시 장치의 스위칭소자로서, 비정질 반도체막을 사용한 박막 트랜지스터 또는 다결정 반도체막을 사용한 박막 트랜지스터 외에, 미결정 반도체막을 사용한 박막 트랜지스터가 알려져 있다(예를 들면, 특허문헌 1 내지 4를 참조).
미결정 반도체막을 사용한 박막 트랜지스터의 제작방법으로서, 게이트 절연막 위에 비정질 실리콘막을 성막하고, 상기 비정질 실리콘막 위에 금속막을 형성하고, 상기 금속막에 다이오드 레이저를 조사하여, 비정질 실리콘막을 마이크로크리스탈 실리콘막으로 개질하는 기술이 알려져 있다. 이 제작방법에 의하면, 비정질 실리콘막 위에 형성한 금속막은, 다이오드 레이저의 광에너지를 열에너지로 변환하는 역할만을 하여, 그 후의 공정에서 제거되었다. 즉, 금속막으로부터의 전도가열에 의해서만 비정질 실리콘막이 가열되고, 이 열에 의해 미결정 실리콘막이 형성된다(예를 들면, 비특허문헌 1을 참조).
[특허문헌 1] 일본 공개특허공보 제(평)4-242724호
[특허문헌 2] 일본 공개특허공보 2005-49832호
[특허문헌 3] 미국특허 제4409134호
[특허문헌 4] 미국특허 제5591987호
[비특허문헌 1] 토시아키 아라이(Toshiaki Arai) 외, 에스아이티 ′07 다이제스트(SID′07 DIGEST), 2007, pp.1370-1373
비정질 반도체막을 사용한 박막 트랜지스터에서는 캐리어의 이동도가 낮다. 요컨대, 전류 구동능력이 낮다. 그 때문에, 비정질 반도체막을 사용한 박막 트랜지스터에 의해 보호 회로를 형성할 때, 충분한 정전 파괴대책을 하기 위해서는 사이즈가 큰 트랜지스터를 형성하지 않을 수 없고, 협(狹) 프레임화를 저해하여 버린 다고 하는 문제가 있다. 또한, 사이즈가 큰 트랜지스터를 형성하는 것으로 게이트 전극에 전기적으로 접속되는 주사선과, 소스 전극 또는 드레인 전극에 전기적으로 접속되는 신호선의 사이의 전기적 용량이 증대되어 버리고, 소비전력의 증대를 초래한다는 문제도 있다.
다결정 반도체막을 사용한 박막 트랜지스터는, 비정질 반도체막을 사용한 박막 트랜지스터와 비교하여 이동도가 2자리수 이상 높고, 액정 표시 장치의 화소부와 그 주변의 구동 회로를 동일 기판상에 형성할 수 있다. 그러나, 다결정 반도체막을 사용한 박막 트랜지스터는, 비정질 반도체막을 사용한 박막 트랜지스터와 비교하여, 반도체막의 결정화에 더욱 제조 공정이 복잡화된다. 이 때문에, 수율이 낮고, 비용이 높다고 하는 문제가 있다.
한편, 미결정 반도체막의 결정립의 표면은 산화되기 쉽다고 하는 문제가 있다. 이 때문에, 채널 형성 영역의 결정립은 박막 트랜지스터의 제작 공정 중에 용이하게 산화되고, 결정립의 표면에 산화막이 형성되어 버린다. 해당 산화막은 캐리어의 이동을 저해하여, 박막 트랜지스터의 전기적 특성이 저하(예를 들면, 이동도가 저하)된다는 문제가 있다.
또한, 보호 회로에 사용하는 박막 트랜지스터에는 종종 높은 전압이 가해지고, 또한, 큰 전류가 흐르는 경우가 있다.
또한, 표시 장치를 적은 공정에서 수율 좋게 제작하기 위해서는 화소 내에 형성되는 박막 트랜지스터와, 상기 박막 트랜지스터와 동일기판 위에 형성되고, 보호 회로를 구성하는 박막 트랜지스터는 동시에 형성되는 것이 바람직하다.
본 발명은 상기 과제를 감안하여, 전기적 특성이 양호하고, 또한 신뢰성이 높은 박막 트랜지스터를 갖는 표시 장치를 수율 좋게, 저비용으로 제작하는 것을 과제로 한다.
본 발명의 하나는 표시 장치에 있어서, 보호 회로를 구성하는 박막 트랜지스터의 반도체층으로서 미결정 반도체층을 사용한다. 상기 미결정 반도체층 위에는 버퍼층으로서 비정질 반도체층이 형성된다. 해당 박막 트랜지스터의 구조를 이하에 설명한다.
본 발명의 박막 트랜지스터는 역스태거형이고, 게이트 전극을 덮어 게이트 절연층을 갖고, 상기 게이트 절연층 위에 채널 형성 영역으로서 기능하는 미결정 반도체층(세미어모퍼스 반도체층이라고도 함)을 갖고, 상기 미결정 반도체층 위에 버퍼층을 갖고, 상기 버퍼층 위에 한 쌍의 소스 영역 및 드레인 영역을 갖고, 소스 영역 및 드레인 영역에 접하는 한 쌍의 소스 전극 및 드레인 전극을 갖는다. 또한, 소스 전극과 드레인 전극이 대향하는 영역에서, 소스 영역 및 드레인 영역의 일부, 및 버퍼층의 일부가 노출되어 있다.
또는, 소스 영역 및 드레인 영역의 일부를 노출시키도록 소스 영역 및 드레인 영역에 접하는 한 쌍의 소스 전극 및 드레인 전극을 갖는 것이 바람직하다. 소스 전극과 드레인 전극의 사이의 리크 전류를 저감하기 위해서이다. 이 경우, 소스 영역 및 드레인 영역은 소스 전극 및 드레인 전극에 접하는 영역과, 소스 전극 및 드레인 전극에 접하지 않는 영역을 갖는다. 또한, 소스 전극 및 드레인 전극의 말단부의 외측에 소스 영역 및 드레인 영역의 말단부가 형성된다.
본 발명의 표시 장치는 입력 단자와, 화소부를 갖는 표시 장치로, 상기 입력 단자와 상기 화소부의 사이에는 적어도 하나의 보호 회로를 갖고, 상기 보호 회로는 적어도 하나의 박막 트랜지스터를 갖고, 상기 박막 트랜지스터는 게이트 전극과, 상기 제 1 게이트 전극을 덮어 형성된 게이트 절연층과, 상기 게이트 절연층 위에 형성된 미결정 반도체층과, 상기 미결정 반도체층 위에 형성된 버퍼층과, 상기 버퍼층 위의 일부에 형성된 측면이 상기 버퍼층의 오목부의 측면과 대략 동일면 위에 존재하는 소스 영역 및 드레인 영역과, 상기 소스 영역 위에 접하여 형성된 소스 전극과, 상기 드레인 영역 위에 접하여 형성된 드레인 전극을 갖고, 상기 버퍼층에 있어서, 상기 소스 영역 및 드레인 영역과 중첩하는 영역은 채널 형성 영역과 중첩하는 영역보다도 두껍고, 상기 소스 전극 및 드레인 전극 위에는 보호 절연층을 갖고, 상기 보호 절연층은 제 1 개구부 및 제 2 개구부를 갖고, 상기 제 1 개구부는 상기 소스 전극 또는 드레인 전극에 이르도록 형성되고, 상기 제 2 개구부는 상기 게이트 전극 위에 이르도록 형성되고, 상기 보호 절연층 위에는 상기 제 1 개구부와 상기 제 2 개구부를 접속하는 전극이 형성되어 있는 것을 특징으로 한다.
소스 전극 및 드레인 전극의 말단부와, 소스 영역 및 드레인 영역의 말단부가 일치하지 않고, 소스 전극 및 드레인 전극의 말단부의 외측에 소스 영역 및 드레인 영역의 말단부가 형성됨으로써, 소스 전극 및 드레인 전극의 말단부의 거리가 멀어지기 때문에, 소스 전극 및 드레인 전극간의 리크 전류를 저감하여, 쇼트(단락)를 방지할 수 있다. 또한, 소스 전극 및 드레인 전극 및 소스 영역 및 드레인 영역의 말단부에 전계가 집중하지 않고, 게이트 전극과, 소스 전극 및 드레인 전극의 사이에서의 리크 전류를 저감할 수 있다.
또한, 버퍼층은 일부에 오목부를 갖고, 상기 오목부의 측면과 소스 영역 및 드레인 영역의 말단부가 일치하고 있다. 버퍼층은 일부에 오목부를 갖고 소스 영역과 드레인 영역의 리크 패스의 거리가 크기 때문에, 소스 영역 및 드레인 영역의 사이에서의 리크 전류를 저감하여, 오프 전류를 작게 할 수 있다.
또한, 미결정 반도체층과 소스 영역 및 드레인 영역의 사이에도, 버퍼층을 갖는다. 미결정 반도체층은 채널 형성 영역으로서 기능한다. 또한, 버퍼층은 미결정 반도체층의 산화를 방지하여, 고저항영역으로서 기능한다. 미결정 반도체층과 소스 영역 및 드레인 영역의 사이에, 오목부가 형성된 버퍼층을 갖기 때문에, 이동도가 높고, 리크 전류가 작고, 내압이 높은 박막 트랜지스터를 형성할 수 있다. 박막 트랜지스터 리크 전류를 작게 하는 것으로, 오프 전류를 작게 할 수 있다.
버퍼층은 비정질 반도체에 의해 형성할 수 있고, 또는, 질소, 수소, 또는 할로겐 중 어느 하나 이상을 포함하는 것이 바람직하다. 비정질 반도체층에, 질소, 수소, 또는 할로겐의 어느 하나를 포함시키는 것으로, 미결정 반도체층에 포함되는 결정립이 산화되는 것을 저감하는 것이 가능하다.
버퍼층은 플라즈마 CVD법 또는 스퍼터링법 등으로 형성할 수 있다. 또한, 비정질 반도체층을 형성한 후, 비정질 반도체층을 질소 플라즈마, 수소 플라즈마 또는 할로겐 플라즈마에 노출시키는 것으로 비정질 반도체층을 질소화, 수소화 또 는 할로겐화할 수 있다.
버퍼층을 미결정 반도체층의 표면에 형성하는 것으로, 미결정 반도체층이 갖는 결정립(특히, 표면)의 산화를 저감할 수 있고, 박막 트랜지스터의 전기적 특성의 악화를 저감할 수 있다.
미결정 반도체층은 기판 위에 직접 성막할 수 있다. 구체적으로는 수소화규소(실란 등)를 원료가스로 하여, 플라즈마 CVD법을 사용하여 성막할 수 있다. 상기 방법을 사용하여 제작된 미결정 반도체량은 대강 0.5nm 이상 20nm 이하의 반도체 결정립을 비정질 반도체층 중에 포함하는 미결정 반도체도 포함하고 있다. 이 때문에, 다결정 반도체층을 사용하는 경우와 달리, 반도체층의 성막 두께에, 레이저 결정화법 등의 결정화 공정을 반드시 형성할 필요가 없다. 미결정 반도체층을 사용하는 것으로, 박막 트랜지스터의 제작 공정의 수를 삭감할 수 있고, 표시 장치의 수율을 향상시켜, 비용을 억제할 수 있다. 본 명세서에서는 성막에 의해서 얻어지는 막(층)을 미결정 반도체막(층)이라고 부르고, 성막 두께로 용융하지 않을 정도의 에너지 밀도로 레이저광을 조사하여 결정을 성장시킨 막(층)을 LPSAS막(층)이라고 한다. 또한, 주파수가 1GHz 이상의 마이크로파를 사용한 플라즈마는 전자 밀도가 높고, 원료가스인 수소화규소의 해리가 용이해진다. 이 때문에, 주파수가 수십MHz 이상 수백MHz 이하의 마이크로파 플라즈마 CVD법과 비교하여, 미결정 반도체층을 용이하게 제작하는 것이 가능하고, 성막 속도를 높일 수 있다. 이 때문에, 표시 장치의 양산성(생산성)을 높일 수 있다.
또한, 본 발명은 미결정 반도체층을 갖는 박막 트랜지스터를 보호 회로에 사 용하여 표시 장치를 제작한다. 미결정 반도체층을 사용한 박막 트랜지스터의 이동도는 대강 1㎠/V·sec 이상 20㎠/V·sec 이하이고, 비정질 반도체층을 사용한 박막 트랜지스터의 이동도의 약 2 내지 20배이다. 이 때문에, 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체 형성하고, 시스템 온 패널을 형성할 수도 있다.
또한, 소자기판은 구체적으로는 표시소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전층을 성막한 후이고, 에칭하여 화소 전극을 형성하기 전의 상태이어도 좋고, 모든 형태가 적합하다.
또, 본 명세서 중에서의 액정 표시 장치는 화상표시 디바이스 또는 광원(조명장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 형성된 모듈, 또는 표시소자에 COG(Chip On Glass)방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 액정 표시 장치에 포함하는 것으로 한다.
또, 본 명세서 중에서의 LPSAS는 성막 후의 미결정 반도체층에 레이저 처리(Laser Process. 이하, 「LP」라고도 함)를 하여 얻어지는 결정성 반도체를 가리킨다.
또, 본 발명에서의 미결정 반도체층의 형성에서는 게이트 절연층 위에 미결정 실리콘(Semi-Amorphous Silicon. 이하, 「SAS」라고도 함)층을 퇴적시킨다. 그 후, 미결정 반도체층의 표면측으로부터 레이저광을 조사한다. 레이저광은 세미어 모퍼스 실리콘층이 용융하지 않는 에너지 밀도로 조사한다. 즉, 본 발명에서의 LP는 복사 가열에 의해 세미어모퍼스 실리콘층을 용융시키지 않고 행하는 고상 결정 성장을 일으키는 것이다. 즉, 퇴적된 세미어모퍼스 실리콘층이 액상(液相)이 되지 않는 임계영역을 이용하는 것으로, 그 의미에 있어서 「경계성장」이라고도 할 수 있다.
상기한 레이저광은 세미어모퍼스 실리콘층과 게이트 절연층의 계면에까지 작용시킬 수 있다. 이것에 의하여, 세미어모퍼스 실리콘층에 형성되는 결정을 종류로 하여, 고상 결정 성장시켜, 결정성이 개선된 세미어모퍼스 실리콘층을 형성할 수 있다. 대표적으로는 세미어모퍼스 실리콘층의 표면측에 형성되는 결정을 핵으로 하여, 상기 표면으로부터 게이트 절연층과의 계면을 향하여 고상 결정 성장이 진행하여, 대략 기둥형의 결정이 형성된다. 또는, 세미어모퍼스 실리콘층 내에 형성된 결정을 핵으로 하여, 해당 결정핵을 세미어모퍼스 실리콘층의 표면과 게이트 절연층의 계면에 고상 결정 성장시키는 것으로, 결정성이 개선된 세미어모퍼스 실리콘층을 형성할 수 있다. LP 처리에 의한 고상 결정 성장은 결정 입경을 확대시키는 것이 아니라, 레이저의 조사방향(층의 두께 방향)에 결정 성장을 진행시키는 것이다.
상기한 LP 처리에서는 레이저 빔이 직사각형 장척형으로 집광(선 형상 레이저 빔에 성형)하는 것으로, 예를 들면 730mm×920mm의 유리기판 위의 세미어모퍼스 실리콘층을 1회의 레이저 빔 스캔으로 처리할 수 있다. 이 경우, 선 형상의 레이저 빔을 겹치는 비율(오버랩율)을 0 내지 90%, 바람직하게는 0 내지 67%로 하여 행 한다. 이것에 의해, 기판 1장당 처리시간이 단축되어, 생산성을 향상시킬 수 있다. 단, 레이저 빔의 형상은 선 형상에 한정되는 것이 아니라, 면 형상으로 하여도 좋다. 또한, LP 처리는 유리기판의 사이즈에 한정되지 않고, 여러 가지의 사이즈의 기판에 대하여 적용할 수 있다. LP 처리를 하는 것으로, 미결정 반도체층과 게이트 절연층의 계면영역의 결정성이 개선되어, 보톰 게이트 구조를 갖는 트랜지스터의 전기적 특성을 향상시킬 수 있다.
이러한 경계성장에 의한 것으로, 종래의 저온 폴리실리콘에 생긴 표면의 요철(리지라고 불리는 볼록형)이 형성되지 않고, LP 처리 후의 실리콘 표면은 평활한 것이 된다.
이상 설명한 바와 같이, 성막 후의 세미어모퍼스 실리콘층에 직접적으로 레이저광을 작용시킬 수 있는 결정성의 실리콘층은 종래에서의 퇴적된 채로의 미결정 실리콘층이나, 전도 가열에 의해 개질된 미결정 실리콘층(비특허문헌 1에서의 것)은 그 성장 메카니즘 및 형성되는 층의 막질이 크게 다르다.
또, 본 명세서 중에서, 비정질 반도체층에는 질소, 수소, 불소, 또는 염소를 포함시키는 것이 바람직하다.
본 발명에 의해, 전기적 특성이 양호하고, 또한 신뢰성이 높은 박막 트랜지스터를 갖는 표시 장치를 수율 좋게, 낮은 비용으로 제작할 수 있다.
본 발명의 실시형태에 관해서, 도면을 참조하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니다. 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세한 것을 여러가지로 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있기 때문이다. 따라서, 본 발명은 이하에 개시하는 실시형태의 기재내용만에 한정하여 해석되는 것은 아니다. 또, 도면을 사용하여 본 발명의 구성을 설명하는데 있어서, 같은 것을 가리키는 부호는 다른 도면간에서도 공통으로 사용한다.
(실시형태 1)
본 실시형태에서는 본 발명의 1형태에 관해서 도면을 참조하여 설명한다.
우선, 본 발명의 반도체표시 장치의 구성에 관해서, 도 2를 참조하여 설명한다. 도 2는 반도체표시 장치가 형성된 기판(130)의 상면도를 도시한다. 기판(130) 위에는 화소부(131)가 형성되어 있다. 또한, 입력 단자(132) 및 입력 단자(133)는 기판(130) 위에 형성된 화소회로에 대하여 화상을 표시하기 위한 신호 및 전원전력을 공급한다.
또, 본 발명은 도 2에 도시하는 형태에 한정되지 않는다. 즉, 기판(130) 위에는 주사선 구동 회로 및 신호선 구동 회로의 한쪽 또는 양쪽이 형성되어도 좋다.
그리고, 기판(130) 위에 형성된 주사선측의 입력 단자(132) 및 신호선측의 입력 단자(133)와, 화소부(131)는 종횡으로 연장된 배선에 의해서 접속되어 있고, 상기 배선은 보호 회로(134 내지 137)에 접속되어 있다.
화소부(131)와, 입력 단자(132)는 배선(139)에 의해서 접속되어 있다. 보호 회로(134)는 화소부(131)와, 입력 단자(132)의 사이에 배치되고, 배선(139)에 접속 되어 있다. 보호 회로(134)를 형성함으로써, 화소부(131)가 갖는 박막 트랜지스터 등의 각종 반도체 소자를 보호할 수 있고, 이들이 열화되고, 또는 파괴되는 것을 방지할 수 있다. 또, 배선(139)은 도면 중에서는 하나의 배선을 지시하고 있지만, 배선(139)과 평행하게 형성되어 있는 복수의 배선의 전부가 배선(139)과 같은 접속관계를 갖는다. 또, 배선(139)은 주사선으로서 기능하는 것이다.
또, 주사선측에는 입력 단자(132)와 화소부(131)의 사이에 형성되어 있는 보호 회로(134)뿐만 아니라, 화소부(131)를 사이에 두고 입력 단자(132)의 반대측에도 보호 회로가 형성되어도 좋다(도 2의 보호 회로(135)를 참조).
한편, 화소부(131)와, 입력 단자(133)는 배선(138)에 의해서 접속되어 있다. 보호 회로(136)는 화소부(131)와, 입력 단자(133)의 사이에 배치되고, 배선(138)에 접속되어 있다. 보호 회로(136)를 형성함으로써, 화소부(131)가 갖는 박막 트랜지스터 등의 각종 반도체 소자를 보호할 수 있고, 이들이 열화되고, 또는 파괴되는 것을 방지할 수 있다. 또, 배선(138)은 도면 중에서는 하나의 배선을 지시하고 있지만, 배선(138)과 평행하게 형성되어 있는 복수의 배선의 전부가 배선(138)과 같은 접속관계를 갖는다. 또, 배선(138)은 신호선으로서 기능하는 것이다.
또, 신호선측에는 입력 단자(133)와 화소부(131)의 사이에 형성되어 있는 보호 회로(136)뿐만 아니라, 화소부(131)를 사이에 두고 입력 단자(133)의 반대측에도 형성되어도 좋다(도 2의 보호 회로(137)를 참조).
또, 보호 회로(134 내지 137)는 모두 형성할 필요는 없다. 그러나, 적어도 보호 회로(134)는 형성할 필요가 있다. 주사선에 과대한 전류가 생기는 것으로, 화소부(131)가 갖는 박막 트랜지스터의 게이트 절연층이 파괴되어, 다수의 점결함을 생길 수 있기 때문이다.
또한, 보호 회로(134)뿐만 아니라 보호 회로(136)를 형성하는 것으로 신호선에 과대한 전류가 생기는 것을 방지할 수 있다. 이 때문에, 보호 회로(134)만을 형성하는 경우와 비교하여 신뢰성이 향상되고, 수율이 향상된다. 보호 회로(136)를 갖는 것으로, 박막 트랜지스터 형성 후의 러빙 공정 등에서 생길 수 있는 정전기에 의한 파괴를 방지할 수 있다.
또, 보호 회로(135) 및 보호 회로(137)를 갖는 것으로, 신뢰성을 더욱 향상시킬 수 있다. 또한, 수율을 높게 할 수 있다. 보호 회로(135) 및 보호 회로(137)는 입력 단자(132) 및 입력 단자(133)와는 반대측에 형성되어 있다. 이 때문에, 이들은 표시 장치의 제작 공정(예를 들면, 러빙 공정) 중에서 생기는 열화 및 파괴를 방지하는 것에 기여한다.
또, 도 2에서는 기판(130)과는 별도로 형성한 신호선 구동 회로 및 주사선 구동 회로를 COG 방식이나 TAB 방식 등의 공지 방식에 의해 기판(130)에 실장한다. 그러나, 이것에 한정되지 않고, 주사선 구동 회로와 화소부를 기판(130) 위에 형성하고, 신호선 구동 회로는 별도로 형성한 것을 실장하여도 좋다. 또는, 주사선 구동 회로의 일부 또는 신호선 구동 회로의 일부를, 화소부(131)와 같이 기판(130) 위에 형성하고, 주사선 구동 회로의 다른 부분 또는 신호선 구동 회로의 다른 부분을 실장하도록 하여도 좋다. 주사선 구동 회로의 일부가 화소부(131)와 주사선측의 입력 단자(132)의 사이에 형성되어 있는 경우에는 주사선측의 입력 단자(132)와 기판(130) 위의 주사선 구동 회로의 일부와의 사이에 보호 회로를 형성하여도 좋고, 주사선 구동 회로의 일부와 화소부(131)의 사이에 보호 회로를 형성하여도 좋고, 이들의 쌍방에 보호 회로를 형성하여도 좋다. 또한, 신호선 구동 회로의 일부가 화소부(131)와 신호선측의 입력 단자(133)의 사이에 형성되어 있는 경우에는 신호선측의 입력 단자(133)와 기판(130) 위의 신호선 구동 회로의 일부와의 사이에 보호 회로를 형성하여도 좋고, 신호선 구동 회로의 일부와 화소부(131)의 사이에 보호 회로를 형성하여도 좋고, 이들의 쌍방에 보호 회로를 형성하여도 좋다. 요컨대, 구동 회로의 형태는 여러가지이기 때문에, 보호 회로는 그 형태에 맞추어 형성하는 수와 장소를 정한다.
다음에, 도 2에서의 보호 회로(134 내지 137)에 사용되는 보호 회로의 구체적인 회로 구성의 예에 관해서, 도 3을 참조하여 설명한다. 미결정 반도체층을 갖는 박막 트랜지스터에서는 p형 트랜지스터보다도 n형 트랜지스터쪽이 고이동도이고, p형 트랜지스터보다도 n형 트랜지스터를 사용하는 것이 일반적이다. 이 때문에, 이하의 설명에서는 n형 트랜지스터를 형성하는 경우에 관해서만 설명한다.
도 3a에 도시하는 보호 회로는 복수의 박막 트랜지스터를 사용한 보호 다이오드(151 내지 154)를 갖는다. 보호 다이오드(151)는 직렬로 접속된 n형 박막 트랜지스터(151a) 및 n형 박막 트랜지스터(151b)를 갖고 있다. 그리고, n형 박막 트랜지스터(151a)의 소스 전극 및 드레인 전극의 한쪽은 n형 박막 트랜지스터(151a) 및 n형 박막 트랜지스터(151b)의 게이트 전극과 접속되고, 또한 전위 Vss로 유지되 어 있다. n형 박막 트랜지스터(151a)의 소스 전극 및 드레인 전극의 다른쪽은 n형 박막 트랜지스터(151b)의 소스 전극 및 드레인 전극의 한쪽에 접속되어 있다. n형 박막 트랜지스터(151b)의 소스 전극 및 드레인 전극의 다른쪽은 보호 다이오드(152)에 접속되어 있다. 그리고, 다른 보호 다이오드(152 내지 154)도 보호 다이오드(151)와 같이, 각각 직렬로 접속된 복수의 박막 트랜지스터를 갖고, 또한 직렬로 접속된 복수의 박막 트랜지스터의 일단은 복수의 박막 트랜지스터의 게이트 전극과 접속되어 있다.
또, 본 발명에 있어서, 보호 다이오드(151 내지 154)의 각각이 갖는 박막 트랜지스터의 수 및 극성은 도 3a에 도시하는 구성에 한정되지 않는다. 예를 들면, 보호 다이오드(151)는 직렬로 접속된 세 개의 박막 트랜지스터에 의해 구성되어도 좋다.
그리고, 보호 다이오드(151 내지 154)는 차례로 직렬로 접속되어 있고, 또한 보호 다이오드(152)와 보호 다이오드(153)의 사이는 배선(155)에 접속되어 있다. 또, 배선(155)은 보호대상이 되는 반도체 소자에 전기적으로 접속되어 있는 것이다. 또, 배선(155)과 접속하는 배선은 보호 다이오드(152)와 보호 다이오드(153)의 사이의 배선에 한정되지 않는다. 즉, 배선(155)은 보호 다이오드(151)와 보호 다이오드(152)의 사이에 접속되어 있어도 좋고, 보호 다이오드(153)와 보호 다이오드(154)의 사이에 접속되어 있어도 좋다.
그리고, 보호 다이오드(154)의 일단은 전원전위 Vdd로 유지되어 있다. 또 한, 보호 다이오드(151 내지 154)의 각각은 역방향 바이어스의 전압이 가해지도록 접속되어 있다.
도 3b에 도시하는 보호 회로는 보호 다이오드(160), 보호 다이오드(161), 용량 소자(162), 용량 소자(163) 및 저항 소자(164)를 갖는다. 저항 소자(164)는 2단자의 저항이고, 그 일단에는 배선(165)으로부터 전위 Vin이 공급되고, 타단에는 전위 Vss가 공급된다. 저항 소자(164)는 전위 Vin이 공급되지 않게 되었을 때 배선(165)의 전위를 Vss로 하기 위해서 형성되어 있고, 그 저항치는 배선(165)의 배선 저항보다도 충분히 커지도록 설정한다. 보호 다이오드(160) 및 보호 다이오드(161)는 다이오드 접속된 n형 박막 트랜지스터를 사용하였다.
또, 도 3에 도시하는 보호 다이오드는 더욱 복수의 박막 트랜지스터를 직렬로 접속한 것이어도 좋다.
여기에서, 도 3에 도시하는 보호 회로가 동작하는 경우에 관해서 생각한다. 이 때, 보호 다이오드(151, 152, 156, 161, 170, 171, 174, 175)의 소스 전극 및 드레인 전극에 있어서, 전위 Vss로 유지되는 측이 드레인 전극이다. 또한 다른쪽은 소스 전극이 된다. 보호 다이오드(153, 154, 157, 160, 172, 173, 176, 177)의 소스 전극 및 드레인 전극에 있어서, 전위 Vdd로 유지되는 측을 소스 전극으로 하고, 다른쪽이 드레인 전극이 된다. 또한, 보호 다이오드를 구성하는 박막 트랜지스터의 임계치 전압을 Vth라고 나타낸다.
또한, 보호 다이오드(151, 152, 156, 161, 170, 171, 174, 175)는 전위 Vin이 전위 Vss보다 높을 때에 역 바이어스의 전압이 가해지고, 전류가 흐르기 어렵다. 한편, 보호 다이오드(153, 154, 157, 160, 172, 173, 176, 177)는 전위 Vin이 전위 Vdd보다 낮을 때에 역방향 바이어스의 전압이 가해지고, 전류가 흐르기 어렵다.
여기에서는 전위 Vout이 대강 전위 Vss와 전위 Vdd 사이가 되도록 형성된 보호 회로의 동작에 관해서 설명한다.
우선, 전위 Vin이 전위 Vdd보다도 높은 경우를 생각한다. 전위 Vin이 전위 Vdd보다도 높은 경우, 보호 다이오드(153, 154, 157, 160, 172, 173, 176, 177)의 게이트 전극과 소스 전극간의 전위차 Vgs=Vin-Vdd>Vth일 때에, 해당 n형 박막 트랜지스터는 온된다. 여기에서는 Vin이 매우 높은 경우를 상정하고 있기 때문에, 상기 n형 박막 트랜지스터는 온된다. 이 때, 보호 다이오드(151, 152, 156, 161, 170, 171, 174, 175)가 갖는 n형 박막 트랜지스터는 오프된다. 이와 같이 하면, 보호 다이오드(153, 154, 157, 160, 172, l73, 176, 177)를 통해서, 배선(155, 158, 165, 179A, 179B)의 전위가 Vdd가 된다. 따라서, 노이즈 등에 의해 전위 Vin이 전위 Vdd보다도 매우 높아졌다고 해도, 배선(155, 158, 165, 179A, 179B)의 전위는 전위 Vdd보다도 높아지지는 않는다.
한편, 전위 Vin이 전위 Vdd보다도 낮은 경우에는 보호 다이오드(151, 152, 156, 161, 170, 171, 174, 175)의 게이트 전극과 소스 전극간의 전위차 Vgs=Vss-Vin>Vth일 때에, 해당 n형 박막 트랜지스터는 온된다. 여기에서는 Vin이 매우 낮은 경우를 상정하고 있기 때문에, n형 박막 트랜지스터는 온된다. 이때 보호 다이오드(153, 154, 157, 160, 172, 173, 176, 177)가 갖는 n형 박막 트랜지스터는 오프된다. 그렇다면, 보호 다이오드(151, 152, 156, 161, 170, 171, 174, 175)를 통해서, 배선(155, 158, 165, 179A, 179B)의 전위가 Vss가 된다. 따라서, 노이즈 등에 의해, 전위 Vin이 전위 Vss보다 매우 낮아졌다고 해도, 배선(155, 158, 165, 179A, 179B)의 전위는 전위 Vdd보다도 낮아지지 않는다. 또, 용량 소자(162, 163)는 입력 전위 Vin이 갖는 펄스형의 노이즈를 둔하게 하여, 노이즈에 의한 전위의 급준한 변화를 완화시키는 작용을 한다.
또, 전위 Vin이, Vss-Vth로부터 Vdd+Vth의 사이인 경우에는 모든 보호 다이오드가 갖는 n형 박막 트랜지스터가 오프가 되어, 전위 Vin이 전위 Vout에 입력된다.
이상 설명한 바와 같이 보호 회로를 배치하는 것으로, 배선(155, 158, 165, 179A, 179B)의 전위는 대강 전위 Vss와 전위 Vdd의 사이로 유지되게 된다. 따라서, 배선(155, 158, 165, 179A, 179B)이 이 범위로부터 크게 벗어나는 전위가 되는 것을 방지할 수 있다. 요컨대, 배선(155, 158, 165, 179A, 179B)이 매우 높은 전위 또는 매우 낮은 전위가 되는 것을 방지하고, 해당 보호 회로의 후단의 회로가 파괴 되거나 또는 열화되는 것을 방지하여, 후단의 회로를 보호할 수 있다.
또, 도 3b에 도시하는 바와 같이, 입력 단자에 저항 소자(164)를 갖는 보호 회로를 형성하는 것으로, 신호가 입력되지 않았을 때에, 신호가 주어지는 모든 배선의 전위를, 일정(여기에서는 전위 Vss)하게 할 수 있다. 요컨대 신호가 입력되지 않았을 때에는, 배선끼리를 쇼트시킬 수 있는 쇼트링으로서의 기능도 갖는다. 이 때문에, 배선간에 생기는 전위차에 기인하는 정전 파괴를 방지할 수 있다. 또한, 저항 소자(164)의 저항치가 배선저항에 대하여 충분히 크기 때문에, 신호의 입력시에, 배선에 주어지는 신호가 전위 Vss까지 강하하는 것을 방지할 수 있다.
여기에서, 일례로서, 도 3b의 보호 다이오드(160) 및 보호 다이오드(161)에 임계치 전압 Vth=0의 n형 박막 트랜지스터를 사용한 경우에 관해서 설명한다.
우선, Vin>Vdd의 경우에는 보호 다이오드(160)는 Vgs=Vin-Vdd>0이 되어 온된다. 보호 다이오드(161)는 오프된다. 따라서, 배선(165)의 전위는 Vdd가 되고, Vout=Vdd가 된다.
한편, Vin<Vss의 경우에는 보호 다이오드(160)는 오프된다. 보호 다이오드(161)는 Vgs=Vss-Vin>0이 되어 온된다. 따라서, 배선(165)의 전위는 Vss가 되고, Vout=Vss가 된다.
이와 같이, Vin<Vss 또는 Vdd <Vin이 되는 경우에도, Vss<Vout<Vdd의 범위로 동작 시킬 수 있다. 따라서, Vin이 과대한 경우 또는 과소인 경우에도, Vout이 과대 가 되거나 또는 과소가 되는 것을 방지할 수 있다. 따라서, 예를 들면 노이즈 등에 의해, 전위 Vin이 전위 Vss보다 낮아지는 경우에도, 배선(165)의 전위는 전위 Vss보다도 훨씬 낮아지지는 않는다. 또, 용량 소자(162) 및 용량 소자(163)는 입력전위 Vin이 갖는 펄스형 노이즈를 둔하게 하여, 전위의 급준한 변화를 완화시키는 작용을 한다.
이상 설명한 바와 같이 보호 회로를 배치하는 것으로, 배선(165)의 전위는 전위 Vss와 전위 Vdd의 사이에 대강 유지되게 된다. 따라서, 배선(165)이 이 범위로부터 크게 벗어난 전위가 되는 것을 방지할 수 있고, 해당 보호 회로의 후단의 회로(입력부가 Vout에 전기적으로 접속된 회로)를 파괴 또는 열화로부터 보호할 수 있다. 또, 입력 단자에 보호 회로를 형성하는 것으로, 신호가 입력되지 않았을 때에, 신호가 주어지는 모든 배선의 전위를, 일정(여기에서는 전위 Vss)하게 유지할 수 있다. 요컨대, 신호가 입력되지 않았을 때는 배선끼리를 쇼트시킬 수 있는 쇼트링으로서의 기능도 갖는다. 이 때문에, 배선간에 생기는 전위차에 기인하는 정전 파괴를 방지할 수 있다. 또한, 저항 소자(164)의 저항치가 충분히 크기 때문에, 신호의 입력시에는 배선(165)에 주어지는 신호의 전위의 저하를 방지할 수 있다.
도 3c에 도시하는 보호 회로는 보호 다이오드(160) 및 보호 다이오드(161) 를, 각각 2개의 n형 박막 트랜지스터로 대용한 것이다.
또, 도 3b 및 도 3c에 도시하는 보호 회로는 보호 다이오드로서 다이오드 접속된 n형 박막 트랜지스터를 사용하였지만, 본 발명은 이 구성에 한정되지 않는다.
또한, 도 3d에 도시하는 보호 회로는 보호 다이오드(170 내지 177)와, 저항 소자(178)를 갖는다. 저항 소자(178)는 배선(179A)과 배선(179B)의 사이에 직렬로 접속되어 있다. 보호 다이오드(170 내지 173)의 각각은 다이오드 접속된 n형 박막 트랜지스터를 사용하고 있고, 보호 다이오드(174 내지 177)의 각각은 다이오드 접속된 n형 박막 트랜지스터를 사용하고 있다.
보호 다이오드(170)와 보호 다이오드(171)는 직렬로 접속되어 있고, 일단은 전위 Vss로 유지되고, 타단은 전위 Vin의 배선(179A)에 접속되어 있다. 보호 다이오드(172)와 보호 다이오드(173)는 직렬로 접속되어 있고, 일단은 전위 Vdd로 유지되고, 타단은 전위 Vin의 배선(179A)에 접속되어 있다. 보호 다이오드(174)와 보호 다이오드(175)는 직렬로 접속되어 있고, 일단은 전위 Vss로 유지되고, 타단은 전위 Vout의 배선(179B)에 접속되어 있다. 보호 다이오드(176)와 보호 다이오드(177)는 직렬로 접속되어 있고, 일단은 전위 Vdd로 유지되고, 타단은 전위 Vout의 배선(179B)에 접속되어 있다.
또한, 도 3e에 도시하는 보호 회로는 저항 소자(180)와, 저항 소자(181)와, 보호 다이오드(182)를 갖는다. 도 3e에서는 보호 다이오드(182)로서 다이오드 접 속된 n형 박막 트랜지스터를 사용하였지만, 본 발명은 이 구성에 한정되지 않는다. 다이오드 접속된 복수의 박막 트랜지스터를 사용하여도 좋다. 저항 소자(180)와, 저항 소자(181)와, 보호 다이오드(182)는 배선(183)에 직렬로 접속되어 있다.
저항 소자(180) 및 저항 소자(181)에 의해서, 배선(183)의 전위의 급격한 변동을 완화하여, 반도체 소자의 열화 또는 파괴를 방지할 수 있다. 또한, 보호 다이오드(182)에 의해서, 전위의 변동에 의해 배선(183)에 역방향 바이어스의 전류가 흐르는 것을 방지할 수 있다.
또, 도 3a에 도시하는 보호 회로는 도 3f에 도시하는 구성으로 바꾸는 것도 가능하다. 특히, 본 발명에 사용하는 보호 회로는 내압이 높기 때문에, 도 3f와 같은 구성을 사용할 수 있다.
또, 저항 소자만을 배선에 직렬로 접속하는 경우에는 배선의 전위의 급격한 변동을 완화하여, 반도체 소자의 열화 또는 파괴를 방지할 수 있다. 또한, 보호 다이오드만을 배선에 직렬로 접속하는 경우, 전위의 변동에 의해 배선에 역방향의 전류가 흐르는 것을 막을 수 있다.
또, 본 발명에 사용되는 보호 회로는 도 3에 도시하는 구성에 한정되는 것이 아니라, 같은 작용을 하는 회로 구성이면, 적절하게 설계 변경이 가능하다.
또한, 본 발명의 보호 회로가 갖는 보호 다이오드로서는 다이오드 접속된 박막 트랜지스터가 사용된다. 상기 박막 트랜지스터는 내압이 높은 박막 트랜지스터를 사용하고 있다. 이 때문에, 종래의 보호 회로에서는 보호 회로 자체가 파괴될 수 있는 정도의 전압이 가해지는 경우에도, 본 발명의 보호 회로를 갖는 것으로, 배선이 매우 높은 전위 또는 매우 낮은 전위가 되는 것을 방지할 수 있다. 여기에서, 보호 회로가 갖는 보호 다이오드를 구성하는 박막 트랜지스터에 관해서 도 1을 참조하여 설명한다.
도 1은 도 3에 도시하는 보호 다이오드(160) 등의 상면도 및 단면도의 일례를 도시하고 있다. 도 1에 도시하는 보호 다이오드를 구성하는 박막 트랜지스터는 기판(100) 위에 제 1 도전층(102)을 갖고, 제 1 도전층(102)을 덮어 제 1 절연층(104)을 갖고, 제 1 절연층(104) 위에 LPSAS층(106)을 갖고, LPSAS층(106) 위에 버퍼층(108)을 갖고, 버퍼층(108) 위에 불순물 반도체층(110)을 갖고, 불순물 반도체층(110) 위에 제 2 도전층(112)을 갖고, 제 2 도전층(112)을 덮어 제 2 절연층(114)을 갖고, 제 2 절연층(114) 위에 제 3 도전층(116)을 갖는다. 각 층은 원하는 형상으로 패턴 형성되어 있다. 제 3 도전층(116)은 제 2 절연층(114)에 형성된 제 1 개구부(118) 및 제 2 개구부(120)를 통해서, 제 1 도전층(102)과 제 2 도전층(112)을 전기적으로 접속한다.
또, 소스 전극 및 드레인 전극의 한쪽은 적어도, 소스 전극 및 드레인 전극의 다른쪽을 둘러싼 형상(U자형)이 되도록 형성되어 있다(도 1을 참조). 표시 장치의 보호 회로에 사용하는 박막 트랜지스터의 전극을 도 1에 도시하는 바와 같이 U자형의 형상으로 하는 것으로, 상기 박막 트랜지스터의 채널폭을 크게 할 수 있고, 과대한 전류가 흐르는 경우에도 효과적으로 전류를 흘릴 수 있다. 이 때문에, 원래의 기능이 우수한 보호 회로를 형성할 수 있다.
다음에, 도 1에 도시하는 보호 다이오드의 제작방법에 관해서 설명한다. 또, 미결정 반도체층을 갖는 박막 트랜지스터는 일반적으로 p형보다도 n형이 이동도가 높다. 동일한 기판 위에 형성하는 박막 트랜지스터를 모두 같은 극성에 통일하면, 제조 공정수를 억제할 수 있기 때문에 바람직하다. 이 때문에, 여기에서는 n형의 박막 트랜지스터의 제작방법에 관해서 설명한다.
우선, 기판(100) 위에 제 1 도전층(102)을 형성한다. 기판(100)은 바륨붕규산유리, 알루미노붕규산유리, 또는 알루미노실리케이트유리 등, 퓨전법이나 플로우트법으로 제작되는 무알칼리유리기판, 세라믹기판 외에, 본 제작 공정의 처리온도에 견딜 수 있는 내열성을 갖는 플라스틱기판 등을 사용할 수 있다. 또한, 스테인레스합금 등의 금속기판의 표면에 절연층을 형성한 기판을 사용하여도 좋다. 즉, 기판(100)으로서는 절연성 표면을 갖는 기판을 사용한다. 기판(100)이 마더유리인 경우에는 기판의 크기로서, 제1세대(예를 들면, 320mm×400mm), 제2세대(예를 들면, 400mm×500mm), 제3세대(예를 들면, 550mm×650mm), 제4세대(예를 들면, 680mm×880mm, 또는 730mm×920mm), 제5세대(예를 들면, 1000mm×1200mm 또는 1100mm×1300mm), 제6세대(예를 들면, 1500mm×1800mm), 제7세대(예를 들면, 1900mm×2200mm), 제8세대(예를 들면, 2160mm×2460mm), 제9세대(예를 들면, 2400mm×2800mm), 제10세대(예를 들면, 2850mm×3050mm) 등의 것을 사용할 수 있다.
제 1 도전층(102)은 게이트 전극으로서 기능한다. 제 1 도전층(102)은 티타늄, 몰리브덴, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성한다. 알루미늄을 사용하는 경우에는 탄탈을 첨가하여 합금화한 Al-Ta 합금을 사용하면 힐록(hillock) 이 억제되기 때문에 바람직하다. 또한, 네오듐을 첨가하여 합금화한 Al-Nd 합금을 사용하면, 힐록이 억제될 뿐만 아니라, 저항이 낮은 배선을 형성할 수 있기 때문에, 더욱 바람직하다. 또한, 인 등의 불순물원소를 도핑한 다결정 실리콘으로 대표되는 반도체나 AgPdCu 합금을 사용하여도 좋다. 또한, 단층이라도 좋고 적층이라도 좋다. 예를 들면, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 구리의 층 위에 몰리브덴층을 적층한 2층의 적층 구조 또는 구리의 층 위에 질화티타늄층 또는 질화 탄탈을 적층한 2층의 적층 구조로 하는 것이 바람직하다. 전기적 저항이 낮은 층 위에 배리어층으로서 기능하는 금속층이 적층되는 것으로, 전기적 저항이 낮고, 또한 금속층으로부터 미결정 반도체층에 확산할 수 있는 금속원소의 확산을 방지할 수 있다. 또는, 질화티타늄층과 몰리브덴층으로 구성되는 2층의 적층 구조 또는 막 두께 50nm의 텅스텐층과 막 두께 500nm의 알루미늄과 실리콘의 합금층과 막 두께 30nm의 질화티탄층을 적층한 3층의 적층 구조로 하여도 좋다. 또한, 3층의 적층 구조로 하는 경우, 제 1 도전층의 텅스텐 대신에 질화텅스텐을 사용하여도 좋고, 제 2 도전층의 알루미늄과 실리콘의 합금층 대신에 알루미늄과 티타늄의 합금층을 사용하여도 좋고, 제 3 도전층의 질화티타늄층 대신에 티타늄층을 사용하여도 좋다. 예를 들면, Al-Nd 합금층 위에 몰리브덴층을 적층하여 형성하면, 내열성이 우수하고, 또한 저저항인 도전층을 형성할 수 있다.
제 1 도전층(102)은 스퍼터링법이나 진공 증착법에 의해 기판(100) 위에 도전층을 형성하고, 상기 도전층 위에 포토리소그래피 기술 또는 잉크젯법에 의해 마스크를 형성하고, 상기 마스크를 사용하여 도전층을 에칭하는 것으로 형성할 수 있 다. 또한, 은, 금, 구리 등의 도전성 나노 페이스트를 잉크젯법에 의해 기판 위에 토출하여, 소성하는 것으로 형성할 수도 있다. 또, 제 1 도전층(102)과, 기판(100)의 밀착성 향상 및 하지로의 확산을 막는 배리어 메탈로서, 상기한 금속 재료의 질화물층을, 기판(100)과, 제 1 도전층(102)의 사이에 형성하여도 좋다. 여기에서는 포토 마스크를 사용하여 형성한 레지스트 마스크를 사용하여, 기판(100) 위에 형성된 도전층을 에칭하여 제 1 도전층(102)을 형성한다.
또, 제 1 도전층(102) 위에는 후의 공정에서 반도체층이나 배선층을 형성하기 때문에, 단차를 갖는 개소에서의 배선 단절의 방지를 위해서, 말단부를 테이퍼형이 되도록 가공하는 것이 바람직하다. 또한, 이 공정에서 주사선도 동시에 형성할 수 있다. 또, 화소부가 갖는 용량선도 형성할 수 있다. 또, 주사선은 화소를 선택하는 배선을 말한다.
다음에, 제 1 도전층(102)을 덮어, 제 1 절연층(104), 미결정 반도체층(105), 버퍼층(107) 및 1도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체층(109), 도전층(111)을 형성하는 층을 순차로 형성하고, 도전층(111) 위에 다계조 마스크를 사용하여, 레지스트 마스크(140)를 형성한다(도 4a를 참조). 또, 적어도, 제 1 절연층(104), 미결정 반도체층(105) 및 버퍼층(107)을 연속적으로 성막하는 것이 바람직하다. 더욱 바람직하게는, 제 1 절연층(104), 미결정 반도체층(105), 버퍼층(107) 및 불순물 반도체층(109)을 연속적으로 성막한다. 적어도, 제 1 절연층(104), 미결정 반도체층(105) 및 버퍼층(107)을 대기에 노출시키지 않고 연속 성막하는 것으로, 대기 성분이나 대기 중에 부유하는 불순물 원소에 오염 되지 않고, 각 적층 계면을 형성할 수 있기 때문에, 박막 트랜지스터의 전기적 특성의 격차를 저감할 수 있고, 신뢰성이 높은 반도체장치를 수율 좋게 제작할 수 있다.
제 1 절연층(104)은 게이트 절연층으로서 기능한다. 제 1 절연층(104)은 CVD법 또는 스퍼터링법 등을 사용하여, 산화규소, 질화규소, 산화질화규소 또는 질화산화규소를 형성할 수 있다. 또한, 단층으로 형성하여도 좋고, 이들을 적층하여 형성하여도 좋다. 제 1 절연층(104)으로서, 질화규소 또는 질화산화규소와 산화규소 또는 산화질화규소를 기판측으로부터 이 순서로 적층하여 형성하는 것이 바람직하다. 질화규소 및 질화산화규소는 기판(100)이 불순물원소를 포함하는 경우에, 이들이 LPSAS층(106)에 침입하는 것을 방지하는 효과가 높고, 산화규소 및 산화질화규소는 미결정 반도체층과의 계면 특성이 양호하기 때문이다. 또는, 제 1 절연층(104)으로서, 산화규소 또는 산화질화규소와, 질화규소 또는 질화산화규소와, 산화규소 또는 산화질화규소를 기판측으로부터 이 순서로 적층하여 형성하여도 좋다. 또한, 제 1 절연층(104)을, 산화규소, 질화규소, 산화질화규소 또는 질화산화규소의 단층으로 형성하여도 좋다. 또, 주파수가 1GHz 이상의 마이크로파 플라즈마 CVD법을 사용하여 제 1 절연층(104)을 형성하는 것이 바람직하다. 마이크로파 플라즈마 CVD법으로 형성한 산화질화규소 및 질화산화규소는 막질이 치밀하기 때문에 내압이 높고, 나중에 형성되는 박막 트랜지스터의 신뢰성을 높일 수 있다.
제 1 절연층(104)은 바람직하게는, 질화산화규소상에 산화질화규소를 적층하여, 2층 구조로 한다. 이 적층막은 50nm 이상, 바람직하게는 50nm 이상 200nm 이 하가 되도록 형성한다. 질화산화규소는 기판(100)에 포함되는 알칼리금속 등이 LPSAS층(106)에 혼입하는 것을 방지할 수 있다. 또한, 산화질화규소는 제 1 도전층(102)에 알루미늄을 사용한 경우에 생길 수 있는 힐록을 방지하고, 또, 제 1 도전층(102)의 산화를 방지할 수 있다.
또, 산화질화규소는 그 조성으로서, 질소보다도 산소의 함유량이 많은 것이고, 농도범위로서 산소가 55 내지 65원자%, 질소가 1 내지 20원자%, 실리콘이 25 내지 35원자%, 수소가 0.1 내지 10원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화규소는 그 조성으로서, 산소보다도 질소의 함유량이 많은 것으로, 농도범위로서 산소가 15 내지 30원자%, 질소가 20 내지 35원자%, 실리콘이 25 내지 35원자%, 수소가 15 내지 25원자%의 범위로 포함되는 것을 말한다.
또, 제 1 절연층(104)의 형성 후, 미결정 반도체층(105)의 형성 전에, 미결정 반도체층(105)의 밀착성 향상 및 LP에 의한 산화를 방지하기 위한 층을 제 1 절연층(104) 위에 형성하는 것이 바람직하다. 이 처리에 의해, 이 위에 형성되는 미결정 반도체층(105)의 밀착성을 향상시켜, LP시의 산화를 방지할 수 있다.
미결정 반도체층(105)은 후의 공정에 의해 LPSAS층(106)이 되는 것이다. 미결정 반도체층(105)은 비정질과 결정 구조(단결정, 다결정을 포함함)의 중간적인 구조의 반도체에 의해 형성된다. 미결정 반도체는 자유에너지적으로 안정된 제 3 상태를 갖는 반도체이고, 단거리질서를 갖고 격자 변형을 갖는 결정질의 것이고, 그 입경을 약 0.5 내지 20nm로 하여 비단결정 반도체 중에 분산시켜 존재시키는 것이 가능하다. 미결정 반도체의 대표예인 미결정 실리콘은 그 라만 스펙트럼이 단 결정 실리콘을 나타내는 520.6cm-1보다도 저주파수측으로 시프트하고 있다. 즉, 481cm-1 이상 520.6cm-1 이하의 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위해서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함시키고 있다. 또, 헬륨, 아르곤, 크립톤 또는 네온 등의 희소가스원소를 포함하여 격자 변형을 더욱 조장시키는 것으로, 안정성이 증가하여 양호한 미결정 반도체층을 얻을 수 있다. 이러한 미결정 반도체에 관한 기술은 예를 들면, 특허문헌 3에 개시되어 있다.
또, 라만 스펙트럼의 피크의 반값폭을 사용하는 것으로, 미결정 반도체층에 포함되는 결정립의 입경을 산출하는 것이 가능하다. 그러나, 실제로 미결정 반도체층에 포함되는 결정립은 둥근 형상이 아니라고 생각된다.
미결정 반도체층(105)은 주파수가 수십MHz 내지 수백MHz의 고주파 플라즈마 CVD법 또는 주파수가 1GHz 이상의 마이크로파 플라즈마 CVD법에 의해 형성할 수 있다. 대표적으로는 SiH4, Si2H6 등의 수소화규소를 수소로 희석하여 형성할 수 있다. 또한, 수소화규소 및 수소에 첨가하여, 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 1종 또는 복수종의 희소가스원소로 희석하여 형성할 수도 있다. 희석은 수소화규소에 대하여 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더욱 바람직하게는 100배로 한다. 또, 수소화규소 대신에, SiH2Cl2, SiHCl3, SiCl4 또는 SiF4 등을 사용할 수 있다.
또한, 미결정 반도체층은 가전자 제어를 목적으로 한 불순물원소를 의도적으로 첨가하지 않을 때 약한 n형의 전기전도성을 나타내기 때문에, 박막 트랜지스터의 채널 형성 영역으로서 기능하는 미결정 반도체층에는 p형을 부여하는 불순물원소를, 성막과 동시에 또는 성막 두께에 첨가하는 것으로, 임계치 전압 Vth를 제어하는 것이 바람직하다. p형을 부여하는 불순물원소로서는 대표적으로는 붕소가 있고, B2H6, BF3 등의 불순물기체를 1ppm 내지 1000ppm, 바람직하게는 1 내지 100ppm의 비율로 수소화규소에 혼입시키는 것으로 형성하면 좋다. 그리고 붕소의 농도를, 예를 들면 1×1014 내지 6×1016cm-3로 하면 좋다.
또한, 미결정 반도체층의 산소 농도를, 1×1019cm-3 이하, 바람직하게는 5×1018cm-3 이하, 질소 및 탄소의 농도를 5×1018cm-3 이하, 바람직하게는 1×1018cm-3 이하로 하는 것이 바람직하다. 미결정 반도체층에 혼입할 수 있는 산소, 질소 및 탄소의 농도를 저감시키는 것으로, 미결정 반도체층의 채널 형성 영역이 n형 반도체가 되는 것을 방지할 수 있다. 또한, 이들이 혼입하는 농도가 소자간에서 격차가 있으면, 임계치 전압 Vth에 격차가 생긴다. 이 때문에, 이들의 농도를 저감시키는 것으로, 기판 내에서의 임계치 전압 Vth의 격차를 적게 할 수 있다.
미결정 반도체층(105)은 2nm 이상 50nm 이하, 바람직하게는 10nm 이상 30nm 이하로 형성한다. 미결정 반도체층(105)은 박막 트랜지스터의 채널 형성 영역으로서 기능한다. 미결정 반도체층(105)의 두께를 2nm 이상 50nm 이하로 하는 것으로, 박막 트랜지스터를 완전 공핍형으로 할 수 있다. 또한, 미결정 반도체층의 성막 속도는 비정질 반도체층의 성막 속도의 1/10 내지 1/100로 느리기 때문에, 얇게 형성하는 것이 바람직하다. 얇게 형성하는 것으로, 스루풋을 향상시킬 수 있다. 또한, 미결정 반도체는 미결정으로 구성되어 있기 때문에, 비정질 반도체와 비교하여 전기적인 저항이 작다. 또, 미결정 반도체를 사용한 박막 트랜지스터에서는 횡축에 게이트 전압을 취하고, 세로축에 소스-드레인 전류를 취하는 전류-전압 특성을 나타내는 곡선의 상승 부분의 경사가 급준해진다. 이 때문에, 미결정 반도체를 채널 형성 영역에 사용한 박막 트랜지스터는 스위칭소자로서의 응답성이 우수하여, 고속동작이 가능해진다. 또한, 박막 트랜지스터의 채널 형성 영역에 미결정 반도체를 사용하는 것으로, 박막 트랜지스터의 임계치 전압 Vth의 변동을 억제하는 것이 가능하다. 임계치 전압 Vth의 변동을 억제하는 것으로, 전기적 특성의 격차가 적은 표시 장치를 제작할 수 있다.
또한, 미결정 반도체는 비정질 반도체와 비교하여 캐리어의 이동도가 높다. 이 때문에, 표시 장치에서의 스위칭소자로서, 채널 형성 영역이 미결정 반도체로 구성되는 박막 트랜지스터를 사용하면, 채널 형성 영역의 면적, 즉 박막 트랜지스터의 면적을 축소하는 것이 가능하다. 이 때문에, 보호 회로의 면적을 협소화할 수 있고, 표시 장치의 협(狹) 프레임화가 가능하게 된다.
버퍼층(107)으로서는 미결정 반도체층(105)과 동일한 재료를 사용하여, 비정질 반도체층을 형성한다. 비정질 반도체층은 SiH4, Si2H6 등의 수소화규소에 의해, 플라즈마 CVD법을 사용하여 형성할 수 있다. 또한, 상기한 수소화규소에, 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 1종 또는 복수종의 희소가스원소로 희석하여 사용하는 것으로, 비정질 반도체층을 형성할 수 있다. 수소화규소의 유량의 1배 이상 20배 이하, 바람직하게는 1배 이상 10배 이하, 더욱 바람직하게는 1배 이상 5배 이하의 유량의 수소를 사용하여, 수소를 포함하는 비정질 반도체층을 형성할 수 있다. 또한, 상기한 수소화규소와, 질소 또는 암모니아를 사용하는 것으로, 질소를 포함하는 비정질 반도체층을 형성할 수 있다. 또한, 상기한 수소화규소와, 불소 또는 염소를 포함하는 기체(FCl2, HF, HCl 등)를 사용하는 것으로, 불소 또는 염소를 포함하는 비정질 반도체층을 형성할 수 있다. 또, 수소화규소 대신에, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 또, 이 비정질 반도체층의 막 두께는 100nm 이상 500nm 이하로 하고, 바람직하게는 150nm 이상 400nm 이하로 하여, 더욱 바람직하게는 200nm 이상 300nm 이하로 한다.
또한, 버퍼층(107)은 타깃으로서 비정질 반도체를 사용하여, 수소 또는 희소가스 중에서 스퍼터링하는 것으로 형성한 비정질 반도체에 의해 형성하여도 좋다. 이때, 암모니아, 질소 또는 N2O를 분위기 중에 포함시킴으로써, 질소를 포함하는 비정질 반도체층을 형성할 수 있다. 또한, 분위기 중에 불소 또는 염소를 포함하는 기체(F2, Cl2, HF, HCl 등)를 포함시킴으로써, 불소 또는 염소를 포함하는 비정질 반도체층을 형성할 수 있다.
또한, 버퍼층(107)으로서, 미결정 반도체층(105)의 표면에 플라즈마 CVD법 또는 스퍼터링법에 의해 비정질 반도체층을 형성한 후, 비정질 반도체층의 표면을 수소 플라즈마, 질소 플라즈마 또는 할로겐 플라즈마에 의해 처리하여, 비정질 반도체층의 표면을 수소화, 질소화 또는 할로겐화하여도 좋다. 또는, 비정질 반도체층의 표면을, 헬륨 플라즈마, 네온 플라즈마, 아르곤 플라즈마 또는 크립톤 플라즈마 등으로 처리하여도 좋다.
버퍼층(107)은 비정질 반도체에 의해 형성하지만, 비정질 반도체층은 결정립을 포함하지 않는 것이 바람직하다. 이 때문에, 주파수가 수십MHz 내지 수백MHz의 고주파 플라즈마 CVD법 또는 마이크로파 플라즈마 CVD법에 의해 형성하는 경우는 결정립을 포함하지 않는 비정질 반도체층이 되도록, 성막 조건을 제어하는 것이 바람직하다.
버퍼층(107)은 후의 소스 영역 및 드레인 영역의 형성 프로세스에 있어서 일부가 에칭되어 오목부를 갖지만, 오목부와 중첩하는 버퍼층(108)의 일부가 잔존하는 두께로 형성하는 것이 바람직하다. 에칭되어 잔존하는 부분(오목부와 중첩하는 부분)의 에칭 후의 막 두께는 에칭 전의 막 두께의 반정도로 하는 것이 바람직하다. 또, 에칭 전의 막 두께는 상기한 바와 같이, 100nm 이상 500nm 이하이고, 바람직하게는 150nm 이상 400nm 이하이고, 더욱 바람직하게는 200nm 이상 300nm 이하이다. 또, 불순물 반도체층(109)과 중첩하는 부분의 버퍼층(108)의 막 두께는 소스 영역 및 드레인 영역의 형성 프로세스에서 감소하지 않기 때문에, 100nm 이상 500nm 이하이고, 바람직하게는 150nm 이상 400nm 이하이고, 더욱 바람직하게는 200nm 이상 300nm 이하이다. 상기한 바와 같이, 버퍼층(108)이 되는 비정질 반도 체층을 충분히 두껍게 하는 것으로, LPSAS층(106)을 안정되게 형성할 수 있다. 이와 같이, 버퍼층(108)은 LPSAS층(106)이 에칭되는 것을 방지하는 막으로서 기능한다.
또, 버퍼층(107)에는 인이나 붕소 등의 1도전형을 부여하는 불순물이 포함하지 않도록 형성한다. 특히, 임계치를 제어하기 위해서 LPSAS층(106)에 첨가된 붕소, 또는 불순물 반도체층(110)에 포함되는 인이 버퍼층(108)에 혼입되지 않은 것이 바람직하다. 예를 들면, 버퍼층(108)이 인을 포함하는 경우에는 LPSAS층(106)과, 버퍼층(108)의 사이에 PN 접합이 형성된다. 또한, 버퍼층(108)이 붕소를 포함하는 경우에는 버퍼층(108)과, 불순물 반도체층(110)의 사이에 PN 접합이 형성된다. 또는, 붕소와 인의 쌍방이 혼입하는 것으로, 재결합 중심이 생겨, 리크 전류를 생기는 원인이 된다. 버퍼층(108)이 1도전형을 부여하는 이들의 불순물을 포함하지 않는 것으로, 리크 전류의 발생영역을 없애고, 리크 전류의 저감을 도모할 수 있다. 또한, 불순물 반도체층(110)과, LPSAS층(106)의 사이에, 인이나 붕소 등의 1도전형을 부여하는 불순물이 첨가되지 않는 비정질 반도체층인 버퍼층(108)을 갖는 것으로, 채널 형성 영역이 되는 LPSAS층(106), 소스 영역 및 드레인 영역이 되는 불순물 반도체층(110)의 각각 포함되는 불순물의 확산을 방지할 수 있다.
미결정 반도체층(105)의 표면에, 비정질 반도체층, 또 수소, 질소 또는 할로겐을 포함하는 비정질 반도체층을 형성하는 것으로, 미결정 반도체층(105)에 포함되는 결정립의 표면의 자연산화를 방지하는 것이 가능하다. 특히, 비정질 반도체와 결정립이 접하는 영역에서는 결정격자의 변형에 유래한 균열(크랙)이 생기기 쉽 다. 이 균열에 산소가 접촉하면 결정립은 산화되어, 산화규소가 형성된다. 미결정 반도체층(105)의 표면에 버퍼층(107)을 갖는 것으로, 결정립의 산화를 방지할 수 있다. 또는, 이 균열에 새로운 라디칼이 생겨, 결정 성장을 일으킬 수 있지만, 결정면을 크게 하도록 결정 성장하기 위해서, 위쪽을 향해서 바늘형으로 결정 성장하기 쉽다. 또한, 버퍼층(107)을 형성하는 것으로, 소스 영역 및 드레인 영역을 형성할 때에 발생하는 에칭 잔사가 LPSAS층(106)에 혼입하는 것을 방지할 수 있다. 이 때문에, 소자간의 전기적 특성의 격차를 저감시켜, 신뢰성이 높은 박막 트랜지스터를 수율 좋게 제작할 수 있다.
또한, 버퍼층(107)은 비정질 반도체에 의해 형성하고, 또는, 수소, 질소 또는 할로겐을 포함하는 비정질 반도체에 의해 형성한다. 이 때문에, 비정질 반도체의 에너지 갭은 미결정 반도체에 비해 크고(비정질 반도체의 에너지갭은 1.6 내지 1.8eV이고, 미결정 반도체의 에너지갭은 1.1 내지 1.5eV이다), 전기적 저항이 높고, 이동도가 낮다(미결정 반도체의 1/5 내지 1/10이다). 이 때문에, 형성되는 박막 트랜지스터에 있어서, 불순물 반도체층(109)과, 미결정 반도체층(105)의 사이에 형성되는 버퍼층(107)은 고저항의 영역으로서 기능하고, 미결정 반도체층(105)이 채널 형성 영역으로서 기능한다. 따라서, 버퍼층(108)은 채널 형성 영역으로서는 기능하지 않는다. 이 때문에, 박막 트랜지스터의 오프 전류를 저감할 수 있다. 이러한 박막 트랜지스터를 액정 표시 장치의 스위칭소자로서 사용한 경우, 액정 표시 장치의 콘트라스트를 향상시킬 수 있다.
불순물 반도체층(109)은 n형의 박막 트랜지스터를 형성하는 경우에는 대표적 으로는 불순물원소로서 인을 첨가하면 좋고, 수소화규소에 PH3 등의 1도전형을 부여하는 불순물원소를 포함하는 기체를 첨가하면 좋다. 또한, p형의 박막 트랜지스터를 형성하는 경우에는 대표적인 불순물원소로서 붕소를 첨가하면 좋고, 수소화규소에 B2H6 등의 불순물기체를 첨가하면 좋다. 불순물 반도체층(109)은 미결정 반도체 또는 비정질 반도체로 형성할 수 있다. 불순물 반도체층(109)은 2nm 이상 50nm 이하의 두께로 형성한다. 요컨대, LPSAS층(106)과 같은 정도의 두께로 하는 것이 바람직하다. 불순물 반도체층(109)의 막 두께를 얇게 성막하는 것으로 스루풋을 향상시킬 수 있다.
본 발명에서는 상술한 바와 같이, 제 1 절연층(104)으로부터 불순물 반도체층(109)까지를 연속성막하는 것이 바람직하다. 여기에서, 이들의 층을 연속성막하는 것이 가능한 일례로서, 마이크로파 플라즈마 CVD법에 관해서, 도 6을 참조하여 설명한다. 또, 본 발명에는 마이크로파 플라즈마 CVD법뿐만 아니라, 고주파 플라즈마 CVD법을 적용하여도 좋다. 마이크로파 플라즈마 CVD 장치의 상단면을 도시하는 모식도이고, 중앙에 도시되는 공통실(210)의 주위에, 로드실(200), 언로드실(205), 제 1 반응실(201) 내지 제 4 반응실(204)을 구비한 구성으로 되어 있다. 공통실(210)과 각 실의 사이에는 게이트 밸브(212 내지 217)가 구비되고, 각 실에서 행하여지는 처리가, 서로 간섭하지 않도록 구성되어 있다. 기판(220)은 로드실(200), 언로드실(205)의 카세트(218), 카세트(219)에 장전되어, 공통실(210)의 반송수단(211)에 의해 제 1 반응실(201) 내지 제 4 반응실(204)로 운반된다. 이 장치에서는 퇴적막 종류마다 반응실을 할당하는 것이 가능하고, 복수의 다른 막을 대기에 노출시키지 않고 연속하여 형성할 수 있다.
제 1 반응실(201) 내지 제 4 반응실(204)의 각각에 있어서, 제 1 절연층(104), 미결정 반도체층(105), 버퍼층(107) 및 불순물 반도체층(109)을 적층하여 형성한다. 이 경우는 원료가스의 전환에 의해, 다른 종류의 복수의 층을 연속적으로 적층하여 성막할 수 있다. 이 경우, 제 1 절연층(104)을 형성한 후, 반응실 내에 실란 등의 수소화규소를 도입하여, 잔류 산소 및 수소화규소를 반응시켜, 반응물을 반응실 밖으로 배출하여, 반응실 내의 잔류산소 농도를 저감시킬 수 있다. 이 결과, 미결정 반도체층(105)에 포함되는 산소의 농도를 저감할 수 있다. 또한, 미결정 반도체층(105)에 포함되는 결정립의 산화를 방지할 수 있다.
또는, 제 1 반응실(201) 및 제 3 반응실(203)에서 제 1 절연층(104)이 되는 절연층, 미결정 반도체층 및 비정질 반도체층을 성막하고, 제 2 반응실(202) 및 제 4 반응실(204)에서 불순물 반도체층(109)을 형성한다. 불순물 반도체층(109)만을 단독으로 성막함으로써, 챔버에 잔존하는 1도전형을 부여하는 불순물원소가 다른 층에 혼입되는 것을 막을 수 있다.
도 6과 같이, 복수의 챔버가 접속된 마이크로파 플라즈마 CVD 장치를 사용하는 것으로, 제 1 절연층(104), 미결정 반도체층(105), 버퍼층(107) 및 불순물 반도체층(109)을 연속적으로 성막할 수 있고, 양산성(생산성)을 높일 수 있다. 또한, 어떤 반응실이 메인터넌스나 클리닝을 행하여도, 나머지의 반응실을 사용하는 것으로 성막 처리가 가능해져, 성막의 택트를 향상시킬 수 있다. 또한, 대기 중에 부 유하는 오염원이 될 수 있는 불순물원소에 오염되지 않고 각 적층 계면을 형성할 수 있기 때문에, 박막 트랜지스터의 전기적 특성의 격차를 저감할 수 있다.
또한, 제 1 반응실(201)에서 제 1 절연층(104)을 형성하고, 제 2 반응실(202)에서 미결정 반도체층(105) 및 비정질 반도체층(107)을 형성하고, 제 3 반응실(203)에서 불순물 반도체층(109)을 형성할 수 있다. 또한, 미결정 반도체층은 성막 속도가 느리기 때문에, 복수의 반응실을 사용하여 미결정 반도체층을 성막하여도 좋다. 예를 들면, 제 1 반응실(201)에서 제 1 절연층(104)을 형성하고, 제 2 반응실(202) 및 제 3 반응실(203)에서 미결정 반도체층(105)을 형성하고, 제 4 반응실(204)에서 버퍼층(107)을 형성하고, 제 5 반응실(도시하지 않는다)에서 불순물 반도체층(110)을 형성하여도 좋다. 이와 같이, 복수의 반응실을 사용하여 동시에 미결정 반도체층을 성막하는 것으로, 스루풋을 향상시킬 수 있다. 이때, 각 반응실의 내벽을, 성막하는 종류의 층으로 코팅하는 것이 바람직하다.
도 6에 도시하는 구성의 마이크로파 플라즈마 CVD 장치를 사용하는 것으로, 각 반응실에서 조성이 유사한 층 또는 1종류의 층을 성막하는 것이 가능하고, 또한 대기에 노출시키지 않고 연속성막할 수 있기 때문에, 이미 성막한 층의 잔류물 및 대기에 부유하는 불순물원소에 계면이 오염되지 않고, 적층막을 형성할 수 있다.
또, 도 6에 도시하는 마이크로파 플라즈마 CVD 장치에는 로드실 및 언로드실이 따로따로 형성되어 있지만, 이들을 하나로 통합하여, 로드/언로드실로 하여도 좋다. 또한, 마이크로파 플라즈마 CVD 장치에 예비실을 형성하여도 좋다. 예비실에서 기판을 예비 가열하는 것으로, 각 반응실에서 성막까지의 가열시간을 단축하 는 것이 가능하기 때문에, 스루풋을 향상시킬 수 있다.
다음에, 성막 처리에 관해서 설명한다. 성막 처리는 그 목적에 따라서, 가스 공급부로부터 공급하는 가스를 선택하여 행한다.
여기에서는 제 1 절연층(104)이 적층하여 2층 구조로 형성되어 있는 경우를 개시한다. 제 1 절연층(104)으로서 질화산화규소층을 형성하고, 상기 질화산화규소층 위에 산화질화규소층을 형성하는 방법을 일례로 든다.
우선, 마이크로파 플라즈마 CVD 장치의 반응실의 처리용기의 내부를, 불소 라디칼로 클리닝한다. 또, 불소 라디칼의 도입은 반응실의 외측에 형성된 플라즈마 발생기에, 플루오르화탄소, 플루오르화질소 또는 불소를 도입하여 해리하고, 이것을 반응실에 도입하는 것으로 한다. 불소 라디칼의 도입에 의해, 반응실 내를 클리닝할 수 있다.
불소 라디칼로 클리닝한 후에, 반응실 내부에 수소를 대량에 도입하는 것으로, 반응실 내의 잔류불소와 수소를 반응시켜, 잔류불소의 농도를 저감할 수 있다. 이 때문에, 나중에 반응실의 내벽에 성막하는 보호층로의 불소의 혼입량을 줄이는 것이 가능하고, 보호층의 두께를 얇게 하는 것이 가능하다.
다음에, 반응실의 처리용기의 내벽 등의 표면에 보호층으로서 산화질화규소층을 퇴적한다. 여기서는, 처리용기 내의 압력을 1Pa 이상 200Pa 이하, 바람직하게는 1Pa 이상 100Pa 이하로 하고, 플라즈마 착화용의 가스로서, 헬륨, 아르곤, 크세논 및 크립톤 등의 희소가스의 어느 1종 이상의 가스를 도입한다. 또, 상기한 희소가스에 첨가하여 수소를 도입한다. 특히, 플라즈마 착화용의 가스로서는 헬륨 가스를 사용하는 것이 바람직하고, 또는 헬륨과 수소의 혼합가스를 사용하는 것이 더욱 바람직하다.
헬륨의 이온화 에너지는 24.5eV로 높지만, 약 20eV로 준안정상태가 있기 때문에, 방전 중에는 약 4eV로 이온화가 가능하다. 이 때문에, 방전 개시전압이 낮고, 또한 방전을 유지하기 쉽다. 따라서, 생성한 플라즈마를 균일하게 유지하는 것이 가능하고, 전력 절감화가 가능하다.
또한, 플라즈마 착화용 가스로서, 산소가스를 더욱 도입하여도 좋다. 희소가스와 함께, 산소가스를 처리용기 내에 도입하는 것으로, 플라즈마의 착화를 용이하게 할 수 있다.
다음에, 마이크로파 발생장치의 전원을 온으로 하여, 마이크로파 발생장치의 출력은 500W 이상 6000W 이하, 바람직하게는 4000W 이상 6000W 이하로 하여 플라즈마를 발생시킨다. 다음에, 원료가스를 가스관으로부터 처리용기 내에 도입한다. 구체적으로는 원료가스로서, 실란, 일산화이질소 및 암모니아를 도입하는 것으로, 처리용기의 내벽, 가스관, 유전체판, 및 지지대 표면 위에 보호층으로서 질화산화규소층을 형성한다. 또, 원료가스로서, 암모니아 대신에 질소를 도입하여도 좋다. 보호층의 막 두께는 500 내지 2000nm가 되도록 형성한다.
다음에, 원료가스의 공급을 정지하여, 처리용기 내의 압력을 저하시켜, 마이크로파 발생장치의 전원을 오프로 한 후, 처리용기 내의 지지대상에 기판을 도입한다.
다음에, 상기한 보호층과 같은 공정에 의해, 기판 위에 제 1 절연층(104)으 로서 질화산화규소층을 퇴적시킨다.
산화질화규소층을 원하는 두께까지 퇴적한 후에 원료가스의 공급을 정지하여, 처리용기 내의 압력을 저하시켜, 마이크로파 발생장치의 전원을 오프로 한다.
다음에, 처리용기 내의 압력을 1Pa 이상 200Pa 이하, 바람직하게는 1Pa 이상 100Pa 이하로 하여, 플라즈마 착화용가스로서, 헬륨, 아르곤, 크세논 및 크립톤 등의 희소가스 중 어떤 1종 이상과, 원료가스인 일산화이질소, 희소가스 및 실란을 도입한다. 다음에, 마이크로파 발생장치의 전원을 온으로 하여, 마이크로파 발생장치의 출력은 500W 이상 6000W 이하, 바람직하게는 4000W 이상 6000W 이하로 하여 플라스마를 발생시킨다. 다음에, 원료가스를 가스관으로부터 처리용기 내에 도입하여, 기판의 질화산화규소막상에 산화질화규소층을 형성한다. 다음에, 원료가스의 공급을 정지하여, 처리용기 내의 압력을 저하시키고, 마이크로파 발생장치의 전원을 오프로 하여, 성막 프로세스를 종료한다.
이상의 공정에 의해, 반응실 내벽의 보호층을 질화산화규소층으로 하여, 기판 위에 질화산화규소층과 산화질화규소층을 연속적으로 성막하는 것으로, 상층측의 산화질화규소층 중으로의 불순물원소의 혼입을 저감할 수 있다. 마이크로파를 발생시키는 것이 가능한 전원장치를 사용한 마이크로파 플라즈마 CVD법을 사용하여 이들의 층을 성막하는 것으로, 플라즈마 밀도가 높아져 치밀한 층이 형성된다. 이 때문에, 내압이 높은 막을 형성할 수 있다. 이 층을 박막 트랜지스터의 게이트 절연층으로서 사용하면, 상기 박막 트랜지스터의 임계치의 격차를 저감할 수 있다. 또한, BT(Bias Temperature) 시험에 있어서 발생하는 불량의 수를 저감할 수 있다. 또한, 정전기에 대한 내성이 높아져, 높은 전압이 인가되어도 파괴되기 어려운 트랜지스터를 제작할 수 있다. 또한, 시간 경과에 따른 파괴가 적은 박막 트랜지스터를 제작할 수 있다. 또한, 핫캐리어 데미지가 적은 트랜지스터를 제작할 수 있다.
또한, 제 1 절연층(104)으로서 마이크로파 플라즈마 CVD법에 의해 형성한 산화질화규소층이 단층인 경우, 상기한 보호층의 형성방법 및 산화질화규소층의 형성방법을 사용한다. 특히, 실란에 대한 일산화이질소의 유량비를 100배 이상 300배 이하, 바람직하게는 150배 이상 250배 이하로 하면, 내압이 높은 산화질화규소층을 형성할 수 있다.
다음에, 마이크로파 플라즈마 CVD법에 의해 형성되는 미결정 반도체층과, 버퍼층으로서 기능하는 비정질 반도체층을 연속적으로 성막하는 처리방법에 관해서 설명한다. 우선, 상기한 절연층의 형성과 같이, 반응실 내를 클리닝한다. 다음에, 처리용기 내에 보호층으로서 규소층을 퇴적한다. 규소층으로서는 비정질 반도체층을 0.2㎛ 이상 0.4㎛ 이하의 두께로 형성한다. 여기에서는 처리용기 내의 압력을 1Pa 이상 200Pa 이하, 바람직하게는 1Pa 이상 100Pa 이하로 하고, 플라즈마 착화용 가스로서, 헬륨, 아르곤, 크세논 및 크립톤 등의 희소가스 중 어떤 1종 이상을 도입한다. 또, 희소가스와 같이 수소를 도입하여도 좋다.
다음에, 마이크로파 발생장치의 전원을 온으로 하고, 마이크로파 발생장치의 출력을 500W 이상 6000W 이하, 바람직하게는 4000 이상 6000W 이하로 하여 플라즈마를 발생시킨다. 다음에, 원료가스를 가스관으로부터 처리용기 내에 도입한다. 원료가스로서, 구체적으로는 수소화규소가스 및 수소가스를 도입하는 것으로, 처리용기의 내벽, 가스관, 유전체판 및 지지대 표면 위에 보호층으로서 미결정규소층을 형성한다. 또한, 수소화규소가스 및 수소가스를, 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 1종 또는 복수종의 희소가스원소로 희석하여 미결정 반도체층을 형성할 수 있다. 여기에서, 수소화규소에 대하여 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더욱 바람직하게는 100배로 한다. 또한, 이 때의 보호층의 막 두께는 500nm 이상 2000nm 이하로 한다. 또, 마이크로파 발생장치의 전원을 온으로 하기 전에, 처리용기 내에 상기한 희소가스 외에, 수소화규소가스 및 수소가스를 도입하여도 좋다.
또한, 수소화규소가스를, 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 1종 또는 복수종의 희소가스원소로 희석하여, 보호층으로서의 비정질 반도체층을 형성할 수 있다.
다음에, 원료가스의 공급을 정지하여, 처리용기 내의 압력을 저하되어, 마이크로파 발생장치의 전원을 오프로 한 후, 처리용기 내의 지지대상에 기판을 도입한다.
다음에, 기판 위에 형성되는 게이트 절연층으로서 기능하는 제 1 절연층(104)의 표면을 수소 플라즈마 처리한다. 미결정 반도체층을 형성하기 전에 수소 플라즈마 처리함으로써, 제 1 절연층(104)과 LPSAS층(106)의 사이의 계면에서의 격자 변형을 저감하는 것이 가능하고, 제 1 절연층(104)과 LPSAS층(106)의 사이의 계면 특성을 향상시킬 수 있고, 형성되는 박막 트랜지스터의 전기적 특성을 향상시 킬 수 있다.
또한, 상기한 수소 플라즈마 처리에 있어서, 처리용기 내에 형성된 보호층인 비정질 반도체층 또는 미결정 반도체층도 수소 플라즈마 처리함으로써, 보호층이 에칭되고, 제 1 절연층(104)의 표면에 미소량의 반도체가 퇴적한다. 이 미소량의 반도체가 결정 성장의 핵이 되어, 미결정 반도체층이 형성된다. 이 결과, 제 1 절연층(104)과 LPSAS층(106)의 계면에서의 격자 변형을 저감하는 것이 가능하고, 제 1 절연층(104)과 LPSAS층(106)의 사이의 계면 특성을 향상시킬 수 있다. 이 때문에, 형성되는 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
다음에, 상기한 보호층과 같이, 기판 위에 미결정 반도체를 퇴적시킨다. 미결정 반도체층의 막 두께를 2nm 이상 50nm 이하, 바람직하게는 10nm 이상 30nm 이하로 한다. 또, 미결정 반도체로서는 실리콘을 사용한다.
또, 미결정 반도체층은 상기 층의 아래쪽에서 위쪽을 향해서 결정 성장하여, 바늘형 결정을 형성한다. 결정면이 커지도록 결정이 성장하기 때문이다. 그러나, 이와 같이 결정 성장하는 경우에도, 미결정 반도체층이 성막되는 속도는 비정질 반도체층이 성막되는 속도의 1% 이상 10% 이하 정도이다.
미결정 반도체층이 원하는 두께까지 퇴적된 후에, 원료가스의 공급을 정지하여, 처리용기 내의 압력을 저하시키고, 마이크로파 발생장치의 전원을 오프로 하여, 미결정 반도체층의 성막 프로세스를 종료한다.
다음에, 미결정 반도체층에 대하여 미결정 반도체층의 표면측으로부터 레이저광을 조사한다. 이것에 관해서, 이하에 설명한다.
본 발명에서의 미결정 반도체층의 형성에서는 게이트 절연층 위에 미결정 반도체층을 퇴적한 후, 미결정 반도체층의 표면측으로부터 레이저광을 조사하면 좋다. 레이저광은 세미어모퍼스 실리콘층이 용융하지 않는 에너지 밀도로 조사한다. 즉, 본 발명에서의 LP 처리는 복사 가열에 의해 세미어모퍼스 실리콘층을 용융시키지 않고 행하는 고상 결정 성장에 의한 것이다. 즉, 퇴적된 세미어모퍼스 실리콘층이 액상이 되지 않는 경계영역을 이용하는 것으로, 그 의미에서 「경계성장」이라고도 할 수 있다.
상기한 레이저광은 세미어모퍼스 실리콘층과 게이트 절연층의 계면에까지 작용시킬 수 있다. 이것에 의하여, 세미어모퍼스 실리콘층의 표면측에서의 결정을 핵으로 하여, 상기 표면으로부터 게이트 절연층의 계면을 향하여 고상 결정 성장이 진행하여, 대략 기둥형의 결정이 성장한다. LP 처리에 의한 고상 결정 성장은 결정 입경을 확대시키는 것이 아니라, 층의 두께 방향에서의 결정성을 개선한다.
상기한 LP 처리는 직사각형 장척형으로 집광(선 형상 레이저 빔에 성형)하는 것으로, 예를 들면 730mm×920mm의 유리기판 위의 세미어모퍼스 실리콘층을 1회의 레이저 빔 스캔으로 처리함으로써 행 할 수 있다. 이 경우, 선 형상 레이저 빔을 겹치는 비율(오버랩율)을 0 내지 90%, 바람직하게는 0 내지 67%로 하여 행한다. 이것에 의해, 기판 1장당 처리시간이 단축되어, 생산성을 향상시킬 수 있다. 단, 레이저 빔의 형상은 선 형상에 한정되는 것이 아니라 면 형상으로 하여도 마찬가지로 처리할 수 있다. 또한, 본 LP 처리는 상기 유리기판의 사이즈에 한정되지 않고, 여러 가지의 사이즈의 기판을 사용할 수 있다. LP 처리를 하는 것으로, 미결 정 반도체층과 게이트 절연층의 계면영역의 결정성이 개선되고, 보톰 게이트 구조를 갖는 트랜지스터의 전기적 특성을 향상시킨다.
이러한 「경계성장」에 의하면, 종래의 저온폴리실리콘에 생긴 표면의 요철(리지라고 불리는 볼록형)이 형성되지 않고, LP 처리 후의 실리콘 표면은 평활성이 유지된다.
따라서, 성막 후의 세미어모퍼스 실리콘층에 직접적으로 레이저광을 작용시켜 얻을 수 있는 본 발명에 관계되는 LPSAS층은, 종래에서의 퇴적되었을 뿐인 미결정 실리콘층 및 퇴적 후에 전도 가열에 의해 개질된 미결정 실리콘층(비특허문헌 1을 참조)은 그 성장 메카니즘 및 형성되는 층의 막질이 분명히 다른 것이 된다.
LPSAS층을 형성한 후, 플라즈마 CVD법에 의해 비정질 반도체층을 300℃ 이상 400℃ 이하의 온도하에서 성막한다. 이 성막 처리에 의해 LPSAS층에 수소가 공급되어, LPSAS층의 수소화를 한 경우와 동등한 효과를 얻을 수 있다. 즉, LPSAS층 위에 비정질 반도체층을 퇴적함으로써, LPSAS층에 수소를 확산시켜 댕글링 본드의 종단을 할 수 있다.
다음에, 처리용기 내의 압력을 내려, 원료가스의 유량을 조정한다. 구체적으로는 수소가스의 유량을 미결정 반도체층의 성막 조건보다 대폭적으로 저감한다. 대표적으로는 수소화규소의 유량의 1배 이상 20배 이하, 바람직하게는 1배 이상 10배 이하, 더욱 바람직하게는 1배 이상 5배 이하의 유량의 수소가스를 도입한다. 또는, 수소가스를 처리용기 내에 도입하지 않고, 수소화규소가스를 도입하여도 좋다. 이와 같이 수소화규소에 대한 수소의 유량을 저감함으로써, 버퍼층으로서 형 성되는 비정질 반도체층의 성막 속도를 향상시킬 수 있다. 또는 수소화규소가스를, 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 1종 또는 복수종의 희소가스원소로 희석한다. 다음에, 마이크로파 발생장치의 전원을 온으로 하고, 마이크로파 발생장치의 출력은 500W 이상 6000W 이하, 바람직하게는 4000W 이상 6000W 이하로 하여 플라즈마를 발생시켜, 비정질 반도체층을 형성할 수 있다. 비정질 반도체의 성막 속도는 미결정 반도체와 비교하여 높기 때문에, 처리용기 내의 압력을 낮게 설정할 수는 있다. 이 때의 비정질 반도체층의 막 두께를 100nm 이상 400nm 이하로 한다.
비정질 반도체층을 원하는 두께까지 퇴적한 후에, 원료가스의 공급을 정지하여, 처리용기 내의 압력을 저하시켜, 마이크로파 발생장치의 전원을 오프로 하여, 비정질 반도체층의 성막 프로세스를 종료한다.
또, 미결정 반도체층(105) 및 버퍼층(107)이 되는 비정질 반도체층을 플라즈마가 착화된 상태로 형성하여도 좋다. 구체적으로는 수소화규소에 대한 수소의 유량비를 서서히 저감시켜 미결정 반도체층(105) 및 버퍼층(107)이 되는 비정질 반도체층을 적층하여 형성한다. 이러한 수법에 의해 미결정 반도체층(105)과 버퍼층(107)의 계면에 불순물이 퇴적되지 않고, 변형이 적은 계면을 형성하는 것이 가능하고, 나중에 형성되는 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
주파수가 1GHz 이상의 마이크로파 플라즈마 CVD 장치에서 생성된 플라즈마는 전자 밀도가 높고, 원료가스로부터 많은 라디칼이 생성되어 기판(220)에 공급되기 때문에, 기판 표면에서의 라디칼반응이 촉진되어, 미결정 반도체의 성막 속도를 높 일 수 있다. 또, 복수의 마이크로파 발생장치 및 복수의 유전체판으로 구성되는 마이크로파 플라즈마 CVD 장치는 대면적의 플라즈마를 안정되게 생성할 수 있다. 이 때문에, 대면적기판 위에서도, 막질에 관해서 높은 균일성을 갖는 층을 성막하는 것이 가능한 동시에, 양산성(생산성)을 높일 수 있다.
또한, 같은 처리용기에서 미결정 반도체층 및 비정질 반도체층을 연속적으로 성막하는 것으로, 변형이 적은 계면을 형성하는 것이 가능하고, 또한, 계면에 혼입될 수 있는 대기성분을 저감할 수 있기 때문에 바람직하다.
또, 이들의 절연층 및 반도체층 각각의 제작 공정에서, 반응실의 내벽에 500nm 이상 2000nm 이하의 보호층이 형성되어 있는 경우는 상기한 클리닝 처리 및 보호층의 형성 처리를 생략할 수 있다.
다음에, 레지스트 마스크(140)를 형성한다(도 4a를 참조). 레지스트 마스크(140)는 두께가 다른 복수의 영역을 갖는 마스크이며, 다계조 마스크를 사용한 포토리소그래피 기술 또는 잉크젯법에 의해 형성한다.
다음에, 레지스트 마스크(140)를 사용하여 미결정 반도체층, 비정질 반도체층, 불순물 반도체층 및 도전층이 형성된 상태로 에칭을 한다. 이 처리에 의해, 미결정 반도체층(105), 버퍼층(107), 불순물 반도체층(109), 도전층(111)을 소자마다 분리한다(도 4b를 참조).
또, 이 에칭 처리에서는 미결정 반도체층, 비정질 반도체층 및 불순물 반도체층이 적층된 층의 말단부가 테이퍼 형상을 갖도록 에칭을 한다. 테이퍼각은 30° 이상 90° 이하, 바람직하게는 40° 이상 80° 이하로 한다. 말단부가 테이퍼 형상을 갖도록 에칭을 하는 것으로, 불순물 반도체층(109)과, 미결정 반도체층(105)이 직접 접하는 것을 방지할 수 있을 뿐만 아니라, 말단부에서의 이들의 층의 거리를 충분히 취할 수 있고, 말단부에 리크 전류를 작게 할 수 있다.
또한, 말단부를 테이퍼 형상으로 하는 것으로, 후의 공정에서 이들의 위에 형성되는 층의 피복성을 향상시킬 수 있다. 따라서, 단차에서의 배선 단절을 방지할 수 있다.
또, 테이퍼각은 도 7에 도시하는 각도 θ를 말한다. 도 7은 기판(190) 위에, 말단부가 테이퍼 형상을 갖는 층(191)이 형성되어 있다. 층(191)의 테이퍼각은 θ이다.
다음에, 도전층(111) 위에 레지스트 마스크(142)를 형성한다(도 4c를 참조). 레지스트 마스크(142)는 레지스트 마스크(140)에 대하여 산소 플라즈마 등에 의해 애싱을 행함으로써 형성할 수 있다.
도전층(111)은 알루미늄, 구리, 또는, 실리콘, 티타늄, 네오듐, 스칸듐, 몰리브덴, 크롬, 탄탈 또는 텅스텐 등의 내열성을 향상시키는 원소 또는 힐록 방지 원소가 첨가된 알루미늄합금(제 1 도전층(102)에 사용할 수 있는 Al-Nd 합금 등)에 의해 단층 또는 적층하여 형성한다. 1도전형을 부여하는 불순물원소가 첨가된 결정성 실리콘을 사용하여도 좋다. 1도전형을 부여하는 불순물이 첨가된 반도체층과 접하는 측의 층을, 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이 원소의 질화물로 형성하고, 그 위에 알루미늄 또는 알루미늄합금을 형성한 적층 구조로 하여도 좋다. 또, 알루미늄 또는 알루미늄합금의 상면 및 하면을, 티타늄, 탄탈, 몰리브덴, 텅스 텐 또는 이들의 원소의 질화물의 사이에 둔 적층 구조로 하여도 좋다. 예를 들면, 도전층으로서, 알루미늄층을 몰리브덴층의 사이에 둔 3층 구조로 하는 것이 바람직하다.
도전층(111)은 스퍼터링법 또는 진공증착법 등을 사용하여 형성한다. 또한, 도전층(111)은 은, 금 또는 구리 등의 도전성 나노페이스트를 사용하여 스크린인쇄법 또는 잉크젯법 등을 사용하여 토출하여, 소성하여 형성하여도 좋다.
레지스트 마스크(142)는 레지스트 마스크(140)에 대하여 산소 플라즈마 등에 의해 애싱을 함으로써 형성할 수 있다.
다음에, 레지스트 마스크(142)를 사용하여 도전층(111)을 에칭하여, 도전층(111)을 패턴 형성한다. 다음에, 레지스트 마스크(142)를 사용하여 1도전형을 부여하는 불순물이 첨가된 불순물 반도체층(109) 및 버퍼층(107)을 에칭하여, 소스 영역 및 드레인 영역을 구성하는 불순물 반도체층(110), 및 버퍼층(108)을 형성한다(도 5a를 참조). 또, 버퍼층(108)은 일부만이 에칭된 것으로, LPSAS층(106)의 표면을 덮고 있다. 또한, 도 5a로부터 분명한 바와 같이, 불순물 반도체층(110)에 의해 형성되는 소스 영역 및 드레인 영역의 말단부와, 패턴 형성된 도전층(111)의 말단부는 거의 일치하고 있다.
다음에, 레지스트 마스크(142)를 남긴 상태로, 도전층(111)의 일부를 더욱 에칭하는 것으로, 제 2 도전층(112)을 형성한다. 제 2 도전층(112)은 소스 전극 또는 드레인 전극으로서 기능한다. 여기에서는 마스터를 사용하여 도전층(111)을 웨트 에칭한다. 웨트 에칭에 의해, 이들 도전층(111)의 말단부가 선택적으로 에칭 된다. 이 결과, 도전층을 등방적으로 에칭하기 때문에, 레지스트 마스크(142)보다 면적이 작은 제 2 도전층(112)을 형성할 수 있다. 제 2 도전층(112)의 말단부와, 불순물 반도체층(110)의 말단부는 일치하지 않고, 제 2 도전층(112)의 말단부의 외측에, 불순물 반도체층(110)의 말단부가 형성된다(도 5b를 참조). 이 후, 레지스트 마스크(142)를 제거한다. 또한, 소스 전극 및 드레인 전극으로서 기능하는 제 2 도전층(112)은 신호선으로서도 기능한다.
제 2 도전층(112)의 말단부와, 불순물 반도체층(110)의 말단부가 일치하지 않는 형상이 되는 것으로, 제 2 도전층(112)의 말단부간의 거리가 커져, 소스 전극 또는 드레인 전극의 한쪽과 소스 전극 또는 드레인 전극의 다른쪽의 사이의 거리가 충분히 커지는 것으로, 리크 전류를 작게 하여, 쇼트(단락)를 방지할 수 있다. 또, 고저항영역인 버퍼층(108)을 갖는 것으로 제 1 도전층(102)과, 제 2 도전층(112)의 사이의 거리가 충분히 커져 있다. 이 때문에 기생용량의 발생을 억제하여, 리크 전류를 작게 할 수 있고, 신뢰성이 높고, 오프 전류가 작고, 내압이 높은 박막 트랜지스터를 제작할 수 있다.
이상의 공정에 의해, 본 발명의 채널 에치형의 박막 트랜지스터를 형성할 수 있다.
본 실시형태에서 개시하는 박막 트랜지스터는 게이트 전극으로서 기능하는 제 1 도전층(102) 위에 게이트 절연층으로서 기능하는 제 1 절연층(104), 채널 형성 영역으로서 기능하는 LPSAS층(106), 버퍼층(108), 소스 영역 및 드레인 영역이 되는 불순물 반도체층(110), 소스 전극 및 드레인 전극으로서 기능하는 제 2 도전 층(112)이 적층하여 형성되어 있다. 채널 형성 영역으로서 기능하는 LPSAS층(106)의 표면은 버퍼층(108)에 의해 덮여 있다.
채널 형성 영역으로서 기능하는 LPSAS층(106)과, 1도전형을 부여하는 불순물원소가 첨가된 불순물 반도체층(110)의 사이에, 버퍼층(108)을 갖고, LPSAS층(106)의 표면은 버퍼층(108)으로 덮여 있다. 비정질 반도체층 등에 의해 형성된 버퍼층(108)은 미결정 반도체층보다도 전기적으로 고저항의 비정질 반도체층 등에 의해 형성하고 있다. 또한, 버퍼층(108)은 LPSAS층(106)과, 제 2 도전층(112)의 사이에 형성되어 있다. 이 때문에, 박막 트랜지스터에 발생하는 리크 전류를 저감할 수 있을 뿐만 아니라, 고전압이 인가됨으로써 박막 트랜지스터의 열화를 방지할 수 있다. 또한, 버퍼층(108)은 LPSAS층(106)의 표면을, 수소로 표면이 종단된 비정질 반도체층에 의해 덮고 있다. 이 때문에, LPSAS층(106)의 산화를 방지하는 것이 가능하다. 또, 불순물 반도체층(110)을 형성할 때에 발생하는 에칭 잔사가, LPSAS층(106)에 혼입되는 것을 막을 수 있다. 이 때문에, 본 발명에 사용하는 박막 트랜지스터는 전기적 특성이 높고, 또한 내압이 우수한 박막 트랜지스터가 된다.
또한, 버퍼층(108)의 일부에는 오목부(홈)를 갖고, 해당 오목부 이외의 영역이 소스 영역 및 드레인 영역이 되는 불순물 반도체층(110)으로 덮인다. 즉, 버퍼층(108)에 형성되는 오목부에 의해, 소스 영역과 드레인 영역의 사이의 리크 패스가 충분한 거리가 된다. 이 때문에, 소스 영역과 드레인 영역의 사이의 리크 전류를 작게 할 수 있다. 또한, 버퍼층(108)의 일부가 오목부를 갖도록 에칭하는 것으로, 소스 영역 및 드레인 영역이 되는 불순물 반도체층(110)의 형성 공정에서 발생 하는 에칭 잔사를 용이하게 제거할 수 있다. 이 때문에, 에칭 잔사에 의한, 소스 영역 및 드레인 영역에 발생할 수 있는 리크 전류를 작게 할 수 있다. 또, 버퍼층(108)의 오목부는 소스 영역 및 드레인 영역이 되는 불순물 반도체층(110)의 형성 공정에서 형성되는 것이다. 이 때문에, 소스 영역 및 드레인 영역의 측면은 버퍼층(108)의 오목부의 측면과 대략 동일면 위에 존재하도록 형성된다.
LPSAS층(106)이 산화되면, 해당 박막 트랜지스터의 이동도가 저하되어, 서브임계치가 증대되기 때문에, 박막 트랜지스터의 전기적 특성이 악화되게 된다. 버퍼층(108)에는 수소 및 불소가 혼입되어 있기 때문에, 산소가 버퍼층(108)을 통과하는 것을 방지하고, LPSAS층(106)의 산화를 방지할 수 있다.
또한, 버퍼층(108)을 형성하는 것으로, 기생 채널의 발생을 방지할 수 있다.
또한, 소스 전극 및 드레인 전극의 말단부와, 소스 영역 및 드레인 영역의 말단부가 일치하지 않는 형상이 되는 것으로, 소스 전극 또는 드레인 전극의 한쪽의 말단부와 소스 전극 또는 드레인 전극의 다른쪽의 말단부의 사이에 충분한 거리를 갖기 때문에, 소스 전극 또는 드레인 전극의 한쪽과 소스 전극 또는 드레인 전극의 다른쪽의 사이의 리크 전류를 작게 하여, 쇼트(단락)를 방지할 수 있다.
또한, 상술한 도 5a 및 도 5b에서는 일부에 오목부(홈)를 갖는 버퍼층(108)을 형성한 후, 소스 전극의 말단부와 드레인 전극의 말단부의 사이에 충분히 큰 거리를 갖도록 에칭을 하는 예를 도시하였지만, 본 발명은 이것에 한정되지 않는다. 예를 들면, 제 2 도전층(112)이 되는 도전층을 에칭하여 분리하여, 불순물 반도체층(110)을 노출시킨 후, 소스 전극 또는 드레인 전극의 한쪽의 말단부와 소스 전극 또는 드레인 전극의 다른쪽의 말단부의 사이의 거리를 크게 하는 에칭을 사용하여도 좋다. 그 후, 마스크를 사용하여 반도체층을 에칭하는 것으로 소스 영역과 드레인 영역을 분리하고, 또 버퍼층(108)의 일부에 오목부(홈)를 형성하는 공정 순서로 하여도 좋다. 또한, 소스 전극 또는 드레인 전극의 한쪽의 말단부와 소스 전극 또는 드레인 전극의 다른쪽의 말단부의 사이의 거리를 크게 하는 에칭을 한 후에, 마스크를 제거하고, 제 2 도전층(112)을 마스크로서 사용하여 에칭하여도 좋다.
또, 소스 영역 및 드레인 영역인 불순물 반도체층(110)의 말단부와, 버퍼층(108)에 형성되는 오목부의 말단부는 일치하고 있다(도 1을 참조). 이것은 상기 오목부가 불순물 반도체층(110)을 에칭할 때에, 동일한 공정에 의해 형성되는 것이기 때문이다.
다음에, 도 5c에 도시하는 바와 같이, 제 2 도전층(112), 불순물 반도체층(110), LPSAS층(106) 및 제 1 절연층(104) 등의 위에 제 2 절연층(114)을 형성한다. 제 2 절연층(114)은 제 1 절연층(104)과 같이 형성할 수 있다. 또, 제 2 절연층(114)은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염원이 될 수 있는 불순물원소의 침입을 막기 위한 것이기 때문에, 치밀하게 형성하는 것이 바람직하다. 또한, 버퍼층(108) 중의 탄소, 질소, 산소 농도는 1×1019cm-3 이하, 또 5×1018cm-3 이하로 하는 것이 바람직하다.
다음에, 제 2 절연층(114)에 제 1 개구부(118) 및 제 2 개구부(120)를 형성하고, 제 3 도전층(116)을 형성한다. 제 3 도전층(116)은 제 1 개구부(118)에 있 어서 제 2 도전층(112)에 접속되고, 제 2 개구부(120)에 있어서 제 1 도전층(102)에 접속된다. 제 3 도전층(116)은 제 2 도전층(112) 등과 같이, 전체면에 형성한 후에 레지스트 마스크 등에 의해 패턴 형성하면 좋다. 또, 제 3 도전층(116)은 화소부에 형성되는 화소 전극과 동시에 형성되는 것이 바람직하고, 이하, 제 3 도전층(116)이 화소 전극과 동일한 층으로 형성되는 경우에 관해서 설명한다.
제 3 도전층(116)은 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐석산화물, 인듐석산화물(이하, ITO라고 함), 인듐아연산화물, 산화규소를 첨가한 인듐석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 3 도전층(116)으로서, 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 제 3 도전층(116)은 시트 저항이 10000Ω/□ 이하이고, 또한 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 시트저항은 더욱 낮은 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 O.1Ω·cm 이하인 것이 바람직하다.
또, 도전성 고분자로서는 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
이상, 제 3 도전층(116)이 화소 전극과 동일한 층으로 형성되는 경우에 관해서 설명하였지만, 본 발명은 이것에 한정되지 않는다. 제 3 도전층(116)은 제 1 도전층(102) 및 제 2 도전층(112)과 같은 재료에 의해, 같은 형성방법을 사용하여 제작하여도 좋다. 그러나, 본 발명의 보호 회로에 사용하는 박막 트랜지스터는 화소회로에 사용되는 박막 트랜지스터와 동일기판 위에 동일한 공정에 의해 형성된다. 이 때문에, 제 3 도전층(116)으로서, 상기 재료를 사용하여 화소회로에 사용되는 박막 트랜지스터에 접속되는 소위 화소 전극과 동시에 형성하는 것으로, 제조 공정수를 줄일 수 있고, 수율을 향상시킬 수 있다.
또한, 도 1에 도시되는 바와 같이, 제 3 도전층(116)에 의해 제 1 도전층(102)과 제 2 도전층(112)을 다이오드 접속하는 것으로, 본 발명의 보호 회로에 사용되는 다이오드 접속된 박막 트랜지스터(보호 다이오드)를 형성할 수 있다.
또, 상기한 설명에서는 게이트 전극과 주사선이 동일한 공정에서 형성되고, 소스 전극 또는 드레인 전극과 신호선이 동일한 공정에서 형성되는 경우에 관해서 설명하였지만, 본 발명은 이것에 한정되지 않는다. 전극과, 상기 전극에 접속되는 배선을 다른 공정에서 형성하여도 좋다.
또, 본 실시형태에서는 LPSAS층(106)을 형성하는 형태에 관해서 설명하였지만, 본 발명의 박막 트랜지스터에서는 LPSAS층 대신에, 레이저 조사하지 않고 얻어지는 미결정 반도체층을 갖고 있어도 좋다.
이상의 공정에 의해, 채널 에치형의 박막 트랜지스터를 형성할 수 있다. 이 채널 에치형의 박막 트랜지스터는 제작 공정수가 적고, 비용삭감이 가능하다. 또한, 미결정 반도체층으로 채널 형성 영역을 구성함으로써 1 내지 20㎠/V·sec의 전계효과이동도를 얻을 수 있다. 따라서, 이 박막 트랜지스터를 화소부의 화소의 스 위칭용 소자로서, 또 주사선(게이트선)측의 구동 회로를 형성하는 소자로서 이용할 수 있다.
본 실시형태에서 설명한 바와 같이, 전기적 특성이 양호하고, 또한 신뢰성이 높은 박막 트랜지스터를 제작할 수 있다. 이러한 박막 트랜지스터를 사용하여 표시 장치에 보호 회로를 형성하는 것으로, 층간 절연층 등에 대전한 전하의 방전, 및 신호 또는 전원전압과 함께 배선에 입력된 잡음을 저감시켜, 반도체 소자의 열화 또는 파괴를 막을 수 있다. 또, 종래부터도 내압이 높고, 기생용량이 작은 보호 회로로 할 수 있다. 이 때문에, 종래의 보호 회로에서는 보호 회로 자체가 파괴될 정도의 대전류가 흐르는 경우 또는 고전압이 인가되는 경우에도, 본 실시형태에서 설명한 보호 회로를 형성함으로써 반도체 소자의 파괴를 효과적으로 방지하여, 더욱 신뢰성이 높은 표시 장치를 제작할 수 있다.
또, 본 실시형태에서는 마스크의 형성에 다계조 마스크를 사용하였지만, 다계조 마스크를 사용하지 않고 박막 트랜지스터를 형성하는 것도 물론 가능하다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 개시하는 박막 트랜지스터를 사용한 보호 회로를 갖는 액정 표시 장치에 관해서 설명한다.
처음에 VA(Vertical Alignment)방식의 액정 표시 장치에 관해서 설명한다. VA 방식은 전압이 인가되지 않았을 때에 패널면에 대하여 액정분자가 수직방향을 향하는 방식이다. 본 실시형태에서는 특히 화소(픽셀)를 몇개의 영역(서브픽셀)으로 나누어, 각각의 분자가 다른 방향으로 쓰러지도록 연구되어 있다. 이것을 멀티 도메인화 또는 멀티도메인 설계라고 한다. 이하의 설명에서는 멀티도메인 설계된 액정 표시 장치에 관해서 설명한다.
도 9는 화소 전극이 형성되는 기판측의 평면도로, 도 9에서의 절단선 A-B에 대응하는 단면 구조를 도 8에 도시한다. 또한, 도 10은 대향전극이 형성되는 기판측의 평면도이다. 이하의 설명에서는 이들의 도면을 참조하여 설명한다.
도 8은 기판(300)과 대향기판인 기판(301)을 대향시켜, 액정이 주입된 상태를 도시한다. 기판(300) 위에는 박막 트랜지스터(328), 박막 트랜지스터(328)에 접속되는 화소 전극(324) 및 유지용량부(330)를 갖는다. 기판(301) 위에는 대향전극(340)을 갖는다.
기판(301)에 있어서 스페이서(342)가 형성되는 위치에는 차광층(332), 제 1 착색층(334), 제 2 착색층(336), 제 3 착색층(338), 대향전극(340)을 갖는다. 상기한 구조로 함으로써, 액정의 배향을 제어하기 위한 돌기(344)의 높이와, 스페이서(342)의 높이를 다르게 하고 있다. 화소 전극(324) 위에는 배향량(348)을 갖고, 대향전극(340) 위에는 배향층(346)을 갖는다. 액정층(350)은 배향층(346) 및 배향층(348)의 사이에 형성된다.
스페이서(342)는 도 8에서는 포스트 스페이서(기둥형 스페이서)를 사용하였지만, 본 발명은 이것에 한정되지 않는다. 스페이서로서, 비즈 스페이서(구형(球狀) 스페이서)를 퍼트려 분포시켜도 좋다. 또한, 스페이서(342)는 기판(300)이 갖는 화소 전극(324) 위에 형성하여도 좋다.
기판(300) 위에는 박막 트랜지스터(328), 박막 트랜지스터(328)에 접속되는 화소 전극(324) 및 유지용량부(330)를 갖는다. 화소 전극(324)과 배선(318)은 절연층(320) 및 절연층(322)을 관통하는 개구부(323)에 있어서 접속된다. 절연층(320)은 박막 트랜지스터(328), 배선(318) 및 유지용량부(330)를 덮도록 형성되어 있다. 절연층(322)은 절연층(320)을 덮도록 형성되어 있다. 박막 트랜지스터(328)는 실시형태 1에서 설명한 보호 다이오드로서 기능하는 박막 트랜지스터와 같은 박막 트랜지스터를 적절하게 사용할 수 있다. 또한, 유지용량부(330)는 박막 트랜지스터(328)의 게이트 전극 및 주사선과 동일 공정에서 동일하게 형성되는 도전층과, 박막 트랜지스터(328)의 소스 전극 및 신호선과 동일 공정에서 동일하게 형성되는 도전층에 의해 박막 트랜지스터(328)의 게이트 절연층을 사이에 두는 것으로 구성된다.
배향층(348)을 갖는 화소 전극(324)과, 액정층(350)과, 배향층(346)을 갖는 대향 전극(340)이 겹치는 것으로, 액정소자가 형성되어 있다.
도 9에 기판(300)측의 평면도를 도시한다. 화소 전극(324)은 실시형태 1에서의 제 3 도전층(116)과 같은 재료를 사용하여 형성한다. 화소 전극(324)에는 슬릿(325)을 형성한다. 슬릿(325)은 액정의 배향의 제어에 사용된다.
도 9에 도시하는 박막 트랜지스터(329), 박막 트랜지스터(329)에 접속되는 화소 전극(326) 및 유지용량부(331)는 각각 박막 트랜지스터(328), 화소 전극(324) 및 유지용량부(330)와 같이 형성할 수 있다. 박막 트랜지스터(328)와 박막 트랜지스터(329)는 모두 배선(316)에 접속되어 있다. 이 액정패널의 1화소(1픽셀)은 화소 전극(324)의 영역과 화소 전극(326)의 영역에 의해 구성되어 있다. 화소 전 극(324)의 영역과 화소 전극(326)의 영역은 서브픽셀이다.
도 10에 기판(301)측의 평면도를 도시한다. 차광층(332) 위에 대향전극(340)이 형성되어 있다. 대향전극(340)은 화소 전극(324)과 같은 재료를 사용하여 형성하는 것이 바람직하다. 대향전극(340) 위에는 액정의 배향을 제어하는 돌기(344)를 갖는다. 또한, 차광층(332)의 위치에 맞추어 스페이서(342)가 형성되어 있다. 또, 도 10에서는 차광층(332), 스페이서(342) 및 돌기(344)에만 빗금을 실시하고 있다.
이상 설명한 화소 구조의 등가회로를 도 11에 도시한다. 박막 트랜지스터(328)와 박막 트랜지스터(329)는 모두 주사선으로서 기능하는 배선(302), 배선(316)과 접속하고 있다. 도 11에 있어서, 용량선으로서 기능하는 배선(304)의 전위와, 같이 용량선으로서 기능하는 배선(305)의 전위를 다르게 함으로써, 액층소자(351)와 액정소자(352)의 동작을 다르게 할 수 있다. 즉, 배선(304)과 배선(305)의 전위를 개별로 제어함으로써 액정의 배향을 정밀히 제어하여 넓은 시야각을 실현할 수 있다.
슬릿(325)을 형성한 화소 전극(324)에 전압을 인가하면, 슬릿(325)의 근방에는 전계의 변형(기울기 전계)이 발생한다. 이 슬릿(325)과, 기판(301)측의 돌기(344)가, 교대로 맞물리도록 배치하는 것으로, 기울기 전계를 효과적으로 발생시켜, 액정의 배향을 제어할 수 있기 때문에, 액정이 배향하는 방향을 장소에 따라서 다르게 하고 있다. 즉, 멀티도메인화하여 액정패널의 시야각을 확대하고 있다.
다음에, VA 방식의 액정 표시 장치로, 상기와는 형태가 다른 것에 관해서, 도 12 내지 도 15를 참조하여 설명한다.
도 13은 화소 전극이 형성되는 기판측의 평면도이고, 도 13에서의 절단선 C-D에 대응하는 단면 구조를 도 12에 도시한다. 또한, 도 14는 대향전극이 형성되는 기판측의 평면도이다. 이하의 설명에서는 이들의 도면을 참조하여 설명한다.
도 12 내지 도 15에 도시하는 액정 표시 장치의 화소 구조는 하나의 화소가 복수의 화소 전극을 갖고, 각각의 화소 전극에는 박막 트랜지스터가 접속되어 있다. 즉, 멀티도메인 설계된 화소이다. 각 박막 트랜지스터는 다른 게이트신호로 구동되는 구성을 갖는다. 즉, 개개의 화소 전극에 인가하는 신호를, 독립적으로 제어할 수 있다(도 15를 참조).
화소 전극(424)은 개구부(423)에 있어서, 배선(418)에 의해 박막 트랜지스터(428)와 접속되어 있다. 또한, 화소 전극(426)은 개구부(427)에 있어서, 배선(419)에 의해 박막 트랜지스터(429)와 접속되어 있다. 박막 트랜지스터(428)의 게이트 전극에 접속되는 주사선으로서 기능하는 배선(402)과, 박막 트랜지스터(429)의 게이트 전극에 접속되는 주사선으로서 기능하는 배선(403)에는 다른 게이트신호를 줄 수 있도록 분리되어 있다. 한편, 신호선은 박막 트랜지스터(428)와 박막 트랜지스터(429)에서 배선(416)을 공용하고 있다. 박막 트랜지스터(428)와 박막 트랜지스터(429)는 실시형태 1에서 설명한 보호 다이오드로서 기능하는 박막 트랜지스터와 같은 박막 트랜지스터를 적절하게 사용할 수 있다.
또, 박막 트랜지스터(428)에는 유지용량부(430)가 접속되어 있다. 박막 트랜지스터(429)에는 유지용량부(431)가 접속되어 있다.
화소 전극(424)의 형상과 화소 전극(426)의 형상은 다르고, 슬릿(425)에 의해서 분리되어 있다. V자형으로 확대되는 화소 전극(424)의 외측을 둘러싸도록 화소 전극(426)이 형성되어 있다. 화소 전극(424)과 화소 전극(426)에 인가하는 전압의 타이밍을, 박막 트랜지스터(428) 및 박막 트랜지스터(429)에 의해 다르게 한 것으로, 액정의 배향을 제어하고 있다. 이 화소 구조의 등가회로를 도 15에 도시한다. 박막 트랜지스터(428)는 주사선으로서 기능하는 배선(402)과 접속되고, 박막 트랜지스터(429)는 주사선으로서 기능하는 배선(403)과 접속되어 있다. 배선(402)과 배선(403)이 서로 다른 게이트신호를 주는 것으로, 박막 트랜지스터(428)와 박막 트랜지스터(429)의 동작 타이밍을 다르게 할 수 있다.
대향기판인 기판(401)에는 차광층(432), 착색층(436), 대향전극(440)이 형성되어 있다. 또한, 착색층(436)과 대향전극(440)의 사이에는 평탄화층(437)이 형성되어, 액정의 배향 산란을 막고 있다. 도 14에 대향기판측의 평면도를 도시한다. 대향전극(440)은 다른 화소간에서 공용되어 있지만, 슬릿(441)을 갖는다. 이 슬릿(441)과, 화소 전극(424) 및 화소 전극(426)측의 슬릿(425)을 교대로 맞물리도록 배치하는 것으로, 기울기 전계를 효과적으로 발생시켜, 액정의 배향을 제어할 수 있다. 이것에 의해, 액정이 배향하는 방향을 장소에 따라서 다르게 할 수 있고, 넓은 시야각을 실현할 수 있다.
배향층(448)을 갖는 화소 전극(424)과, 액정층(450)과, 배향층(446)을 갖는 대향전극(440)이 겹치는 것으로, 제 1 액정소자(451)가 형성되어 있다. 또한, 배향층(448)을 갖는 화소 전극(426)과, 액정층(450)과, 배향층(446)을 갖는 대향전 극(440)이 겹치는 것으로, 제 2 액정소자(452)가 형성되어 있다. 따라서, 도 12 내지 도 15에 도시하는 화소 구조에서는 1화소에 제 1 액정소자(451)와 제 2 액정소자(452)가 형성된 멀티도메인 구조가 된다.
본 발명은 횡전계방식의 액정 표시 장치에 적용할 수도 있다. 횡전계방식은 셀 내의 액정분자에 대하여 수평방향에 전계를 가하는 것으로 액정을 구동하여 계조를 표현하는 방식이다. 횡전계방식에 의하면, 시야각을 약 180도까지 확대할 수 있다. 본 발명을 적용한 횡전계방식의 액정 표시 장치에 관해서 도 16 및 도 17을 참조하여 이하에 설명한다.
도 16은 제 1 화소 전극(507), 박막 트랜지스터(528) 및 박막 트랜지스터(528)에 접속되는 제 2 화소 전극(524)이 형성된 기판(500)과, 기판(501)을 대향시켜 액정을 주입한 상태를 도시한다. 기판(501)은 차광층(532), 착색층(536) 및 평탄화층(537)을 갖는다. 기판(500)은 화소 전극을 갖지만, 기판(501)은 화소 전극을 갖지 않는다. 기판(500)과 기판(501)의 사이에 액정층(550)이 형성되어 있다.
기판(500)은 제 1 화소 전극(507) 및 제 1 화소 전극(507)에 접속되는 용량선으로서 기능하는 배선(504), 및 박막 트랜지스터(528)를 갖는다. 박막 트랜지스터(528)는 실시형태 1에서 설명한 보호 다이오드로서 기능하는 박막 트랜지스터와 같은 박막 트랜지스터를 적절하게 사용할 수 있다. 제 1 화소 전극(507)은 실시형태 1에서 개시하는 제 3 도전층과 같은 재료를 사용할 수 있다. 또한, 제 1 화소 전극(507)은 대략 화소의 형상으로 구획화한 형상으로 한다. 또, 제 1 화소 전 극(507) 및 배선(504) 위에는 게이트 절연층(506)을 갖는다.
박막 트랜지스터(528)의 소스 전극 및 드레인 전극과, 이들에 접속되는 배선(516)과, 배선(518)이 게이트 절연층(506) 위에 형성된다. 배선(516)은 액정 표시 장치에 있어서 비디오신호가 입력되는 신호선이다. 배선(516)은 1방향으로 연장되는 배선인 동시에, 소스 영역(510)과 접속되고, 소스 전극 및 드레인 전극의 한쪽에 접속된다. 배선(518)은 소스 전극 및 드레인 전극의 다른쪽에 접속되고, 제 2 화소 전극(524)과 접속된다.
배선(516) 및 배선(518) 위에, 제 2 절연층(520)이 형성된다. 또한, 제 2 절연층(520) 위에는 제 2 절연층(520)에 형성되는 개구부(523)에 있어서, 배선(518)에 접속되는 제 2 화소 전극(524)이 형성된다. 제 2 화소 전극(524)은 실시형태 1에서 설명한 제 3 도전층과 같은 재료를 사용하여 형성한다.
이상과 같이, 기판(500) 위에, 박막 트랜지스터(528)와, 박막 트랜지스터(528)에 접속되는 제 2 화소 전극(524)이 형성된다. 또, 유지용량은 제 1 화소 전극(507)과 제 2 화소 전극(524)의 사이에서 형성되어 있다.
도 17은 화소 전극의 구성을 나타내는 평면도이다. 제 2 화소 전극(524)에는 슬릿(525)이 형성되어 있다. 슬릿(525)은 액정의 배향을 제어하기 위한 것이다. 이 경우, 전계는 제 1 화소 전극(507)과 제 2 화소 전극(524)의 사이에서 발생한다. 제 1 화소 전극(507)과 제 2 화소 전극(524)의 사이에는 게이트 절연층(506)을 갖지만, 게이트 절연층(506)의 두께는 대강 50nm 이상 200nm 이하이고, 두께가 약 2㎛ 이상 10㎛ 이하인 액정층과 비교하여 충분히 얇기 때문에, 실질적으 로 기판(500)과 평행한 방향(수평방향)에 전계가 발생한다. 이 전계에 의해 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용하여 액정분자를 수평으로 회전시킨다. 이 경우, 액정분자는 어떤 상태에서나 수평이기 때문에, 보는 각도에 의한 콘트라스트 등의 변화는 거의 없다. 요컨대, 넓은 시야각을 실현할 수 있다. 또한, 제 1 화소 전극(507) 및 제 2 화소 전극(524)은 모두 투광성을 갖는 전극이기 때문에, 높은 개구율을 가질 수 있다.
다음에, 횡전계방식의 액정 표시 장치로, 상기와는 형태가 다른 것에 관해서, 도 18 및 도 19를 참조하여 설명한다.
도 18과 도 19는 IPS형 액정 표시 장치의 화소 구조를 도시하고 있다. 도 19는 평면도이고, 도 19에 도시하는 절단선 G-H에 대응하는 단면 구조를 도 18에 도시한다. 이하의 설명에서는 도 18 및 도 19를 참조하여 설명한다.
도 18은 박막 트랜지스터(628) 및 박막 트랜지스터(628)에 접속되는 제 2 화소 전극(624)을 갖는 기판(600)과, 기판(601)을 대향시켜, 액정을 주입한 상태를 도시한다. 기판(601)에는 차광층(632), 착색층(636) 및 평탄화층(637) 등이 형성되어 있다. 기판(600)은 화소 전극을 갖지만, 기판(601)은 화소 전극을 갖지 않는다. 기판(600)과 기판(601)의 사이에 액정층(650)이 형성되어 있다.
기판(600)은 공통전위선이 되는 배선(609) 및 박막 트랜지스터(628)를 갖는다. 배선(609)은 박막 트랜지스터(628)의 주사선(602)과 동시에, 동일한 공정에서 형성할 수 있다. 또한, 제 1 화소 전극도 주사선(602)과 동일한 공정에 의해 형성되어, 대략 화소의 형상으로 구획화한 형상으로 한다.
박막 트랜지스터(628)의 소스 전극 및 드레인 전극의 한쪽에 접속되는 배선(616)과, 배선(618)이 게이트 절연층(606) 위에 형성된다. 배선(616)은 액정 표시 장치에 있어서 비디오신호가 입력되는 신호선이고, 1방향으로 신장하는 배선인 동시에, 소스 영역(610)과 접속되고, 소스 전극 및 드레인 전극의 한쪽에 접속된다. 배선(618)은 소스 전극 및 드레인 전극의 다른쪽의 전극에 접속되고, 제 2 화소 전극(624)과 접속되는 배선이다. 또, 박막 트랜지스터(628)는 실시형태 1에서 설명한 보호 다이오드로서 기능하는 박막 트랜지스터와 같은 박막 트랜지스터를 적절하게 사용할 수 있다.
배선(616) 및 배선(618) 위에 제 2 절연층(620)이 형성된다. 또한, 제 2 절연층(620) 위에는 제 2 절연층(620)에 형성되는 개구부(623)에 있어서, 배선(618)에 접속되는 제 2 화소 전극(624)이 형성된다. 제 2 화소 전극(624)은 실시형태 1에서 설명한 제 3 도전층과 같은 재료를 사용하여 형성한다. 또, 도 19에 도시하는 바와 같이, 제 2 화소 전극(624)은 배선(609)과 동시에 형성한 빗 모양의 전극(제 1 화소 전극)과의 사이에 횡전계가 발생하도록 형성된다. 또한, 제 2 화소 전극(624)의 빗 모양의 부분이 배선(609)인 동시에 형성한 빗 모양의 전극(제 1 화소 전극)과 교대로 맞물리도록 형성된다.
제 2 화소 전극(624)에 인가되는 전위와 배선(609)의 전위의 사이에 전계가 생기면, 이 전계에 의해 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용하여 액정분자를 수평으로 회전시킨다. 이 경우, 액정분자는 어떤 상태에서나 수평이기 때문에, 보는 각도에 따른 콘트라스트 등의 변화는 거의 없다. 이 때문에, 넓은 시야각을 실현할 수 있다.
이상과 같이, 기판(600) 위에 박막 트랜지스터(628)와 박막 트랜지스터(628)에 접속되는 제 2 화소 전극(624)이 형성된다. 유지용량은 배선(609)과, 배선(616)과 동시에 형성하는 용량전극(615)의 사이에 게이트 절연층(606)을 형성함으로써 형성되어 있다. 용량전극(615)과 제 2 화소 전극(624)은 개구부(623)에 있어서 접속되어 있다.
본 발명은 TN 방식의 액정 표시 장치에 적용할 수도 있다. 그래서, 본 발명을 적용한 TN형 액정 표시 장치의 형태에 관해서 이하에 설명한다.
도 20과 도 21은 TN형 액정 표시 장치의 화소 구조를 도시하고 있다. 도 21은 평면도이고, 도 21에서의 절단선 I-J에 대응하는 단면 구조를 도 20에 도시하고 있다. 이하의 설명에서는 도 20 및 도 21을 참조하여 설명한다.
화소 전극(724)은 개구부(723)에 의해, 배선(718)으로 박막 트랜지스터(728)와 접속하고 있다. 데이터선으로서 기능하는 배선(716)은 박막 트랜지스터(728)와 접속하고 있다. 박막 트랜지스터(728)는 실시형태 1에서 설명한 보호 다이오드로서 기능하는 박막 트랜지스터와 같은 박막 트랜지스터를 적절하게 사용할 수 있다.
화소 전극(724)은 실시형태 1에서 설명한 제 3 도전층과 같은 재료를 사용하여 형성한다.
대향기판인 기판(701)은 차광층(732), 착색층(736) 및 대향전극(740)을 갖는다. 또한, 착색층(736)과 대향전극(740)의 사이에는 평탄화층(737)을 갖고, 액정의 배향 산란을 막고 있다. 액정층(750)은 화소 전극(724)과 대향전극(740)의 사 이에 형성되어 있다.
화소 전극(724)과, 액정층(750)과, 대향전극(740)이 겹치는 것으로, 액정소자가 형성되어 있다.
또한, 컬러필터가 되는 착색층, 또는 차폐층(블랙매트릭스)이 기판(700) 위에 형성되어도 좋다. 또한, 기판(700)의 박막 트랜지스터 등이 형성되어 있는 면과는 반대의 면(뒷면)에 편광판을 접합하고, 기판(701)의 대향전극(740) 등이 형성되어 있는 면과는 반대의 면(뒷면)에 편광판을 접합한다.
대향전극(740)은 화소 전극(724)과 같은 재료를 적절하게 사용할 수 있다. 화소 전극(724)과, 액정층(750)과, 대향전극(740)이 겹치는 것으로, 액정소자가 형성된다.
또, 이상 설명하였을 때에 참조한 도면에 관해서, 게이트 전극과 주사선은 동일층에 의해 형성된다. 마찬가지로 소스 전극 또는 드레인 전극과 신호선에는 동일층에 의해 형성된다.
이상의 공정에 의해, 액정 표시 장치를 제작할 수 있다. 본 실시형태의 액정 표시 장치가 갖는 박막 트랜지스터는 실시형태 1에서 설명하였다, 보호 다이오드로서 기능하는 박막 트랜지스터와 같은 것을 사용하고 있다. 이 때문에, 박막 트랜지스터의 오프 전류가 적고, 전기적 특성의 신뢰성이 높기 때문에, 본 실시형태에서 설명한 액정 표시 장치는 콘트라스트가 높고, 시인성이 높은 것으로 할 수 있다.
(실시형태 3)
본 발명은 액정 표시 장치뿐만 아니라 발광장치에도 적용할 수 있다. 본 실시형태에서는 발광장치의 제작 공정 등에 관해서, 도 22 및 도 23을 참조하여 설명한다. 발광장치에서는 일렉트로루미네선스를 이용하는 발광소자를 사용한다. 일렉트로루미네선스를 이용하는 발광소자는 발광 재료가 유기 화합물인지, 무기화합물인지에 따라서 구별되어, 일반적으로, 전자는 유기 EL소자, 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는 발광소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 이 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기상태를 형성하고, 그 여기상태가 기저상태로 되돌아갈 때에 발광한다. 이러한 발광소자는 그 메카니즘으로부터, 전류 여기형 발광소자라고 불린다.
무기 EL 소자는 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖고, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층의 사이에 두고, 또 이것을 전극의 사이에 둔 구조로, 발광 메카니즘은 금속이온의 내각(內殼) 전자 천이를 이용하는 국재형 발광이다. 또, 여기에서는 발광소자로서 유기 EL 소자를 참조하여 설명한다. 또한, 발광소자의 구동을 제어하는 박막 트랜지스터로서, 실시형태 1에서 설명한 보호 다이오드로서 기능하는 박막 트랜지스터와 같은 구조를 갖는 박막 트랜지스터를 참조하여 설명한다.
실시형태 1에서 설명한 바와 같이 도 4 및 도 5의 공정을 거쳐서, 도 22a에 도시하는 바와 같이 기판(800) 위에 박막 트랜지스터를 형성한다. 도 22a에서는 박막 트랜지스터(801 및 802) 위에 보호층으로서 기능하는 절연층(803)을 갖고, 절연층(803) 위에 절연층(804)을 갖는다. 절연층(804)은 상면을 평탄화하기 위해서 형성되어 있다. 절연층(804)은 아크릴, 폴리이미드, 폴리아미드 등의 유기수지, 또는 실록산을 사용하여 형성하는 것이 바람직하다.
절연층(804) 위에는 도전층(805)을 갖는다. 도전층(805)은 화소 전극으로서 기능한다. 화소의 박막 트랜지스터가 n형의 경우는 화소 전극으로서 음극을 형성하는 것이 바람직하지만, p형의 경우는 양극을 형성하는 것이 바람직하다. 음극의 형성에는 일함수가 작은 공지의 재료, 예를 들면, Ca, Al, CaF, MgAg, AlLi 등을 사용하면 좋다.
다음에, 도 22b에 도시하는 바와 같이, 도전층(805)의 말단부 및 절연층(804) 위에 격벽(806)을 형성한다. 격벽(806)은 개구부를 갖고, 상기 개구부에 있어서 도전층(805)이 노출되어 있다. 격벽(806)은 유기수지, 무기절연 재료 또는 유기폴리실록산을 사용하여 형성한다. 특히 감광성의 재료를 사용하여, 도전층(805) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡율을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
다음에, 격벽(806)의 개구부에서 도전층(805)과 접하도록, 발광층(807)을 형성한다. 발광층(807)은 단수의 층으로 구성되어도, 복수의 층이 적층되어 구성되어도 좋다.
그리고, 발광층(807)을 덮도록, 도전층(808)을 형성한다. 도전층(808)은 공통전극이라고 불린다. 도전층(808)은 실시형태 1에서의 제 3 도전층(116)으로서 열거한 투광성을 갖는 도전성 재료를 사용한 투광성 도전층으로 형성할 수 있다. 도전층(808)으로서, 질화티타늄층 또는 티타늄층을 사용하여도 좋다. 도 22b에서는 도전층(808)으로서 ITO를 사용한다. 격벽(806)의 개구부에서, 도전층(805)과 발광층(807)과 도전층(808)이 겹치는 것으로, 발광소자(809)가 형성된다. 이 후, 발광소자(809)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 도전층(808) 및 격벽(806) 위에 보호층(810)을 형성하는 것이 바람직하다. 보호층(810)으로서는 질화규소층, 질화산화규소층 및 DLC 층 등을 사용할 수 있다.
실제로는 도 22b까지 완성한 후에, 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호필름(라미네이트필름, 자외선 경화수지필름 등) 또는 커버재에 의해 더욱 패키징(봉입)을 하는 것이 바람직하다.
다음에, 발광소자의 구성에 관해서, 도 23을 참조하여 설명한다. 여기에서는 구동용 트랜지스터가 n형인 경우를 예로 들어, 화소의 단면 구조에 관해서 설명한다.
발광소자는 발광을 추출하기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광소자를 형성하고, 기판과는 역측의 면으로부터 발광을 추출하는 상면 사출 구조, 기판측의 면으로부터 발광을 추출하는 하면 사출 구조, 및 기판측 및 기판과는 반대측의 면의 쌍방으로부터 발광을 추출하는 양면 사출 구조의 발광소자가 있다. 본 발명에서는 상기한 사출 구 조 어느 것에나 적용할 수 있다.
도 23a는 상면 사출 구조의 발광소자를 도시한다. 도 23a에, 구동용 트랜지스터(821)가 n형이고, 발광소자(822)로부터 발생하는 빛이 양극(825)측으로 빠지는 경우의, 화소의 단면도이다. 도 23a에서는 발광소자(822)의 음극(823)과 구동용 트랜지스터(821)가 전기적으로 접속되어 있고, 음극(823) 위에 발광층(824) 및 양극(825)이 순서로 적층되어 있다. 음극(823)은 일함수가 작고, 또한 빛을 반사하는 도전층이면 좋고, 공지의 재료를 사용할 수 있다. 예를 들면, 칼슘, 알루미늄, 플루오르화칼슘, 은마그네슘합금, 리테늄알루미늄합금 등이 바람직하다. 그리고 발광층(824)은 단수의 층으로 구성되어도, 복수의 층이 적층되도록 구성되어도 어느 것이나 좋다. 복수의 층으로 구성되어 있는 경우, 음극(823) 위에 전자주입층, 전자수송층, 발광층, 홀수송층, 홀주입층의 순차로 적층한다. 또 이들의 층을 모두 형성할 필요는 없다. 양극(825)은 빛을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들면 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐석산화물, 인듐석산화물(ITO), 인듐아연산화물 또는 산화규소를 첨가한 인듐석산화물 등의 투광성을 갖는 도전층을 사용하여도 좋다.
음극(823) 및 양극(825)으로 발광층(824)을 사이에 두고 있는 영역이 발광소자(822)에 상당한다. 도 23a에 도시한 화소의 경우, 발광소자(822)로부터 발생하는 빛은 양각의 화살표시로 도시하는 바와 같이 양극(825)측으로 사출된다.
도 23b는 하면 사출 구조의 발광소자를 도시한다. 구동용 트랜지스터(831) 가 n형이고, 발광소자(832)로부터 발생하는 빛이 음극(833)측으로 사출하는 경우의 화소의 단면도이다. 도 23b에서는 구동용 트랜지스터(831)와 전기적으로 접속된 투광성을 갖는 도전층(837) 위에, 발광소자(832)의 음극(833)이 성막되어 있고, 음극(833) 위에 발광층(834) 및 양극(835)이 순서로 적층되어 있다. 또, 양극(835)이 투광성을 갖는 경우, 양극상을 덮도록, 빛을 반사 또는 차폐하기 위한 차폐층(836)이 성막되어 있어도 좋다. 음극(833)은 도 23a의 경우와 같이, 일함수가 작은 도전층이면 좋고, 공지의 재료를 사용할 수 있다. 단, 그 막 두께는 빛을 투과하는 정도(바람직하게는, 5nm 이상 30nm 이하 정도)로 한다. 예를 들면, 20nm의 막 두께를 갖는 알루미늄을, 음극(833)으로서 사용할 수 있다. 그리고 발광층(834)은 도 23a와 같이, 단수의 층으로 구성되어도, 복수의 층이 적층되도록 구성되어도 어느 쪽이나 좋다. 양극(835)은 빛을 투과할 필요는 없지만, 도 23a와 같이, 투광성을 갖는 도전성 재료를 사용하여 형성할 수도 있다. 그리고 차폐층(836)은 예를 들면, 빛을 반사하는 금속층 등을 사용할 수 있지만, 이것에 한정되지 않는다. 예를 들면, 흑의 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(833) 및 양극(835)에서 층(834)을 사이에 두고 있는 영역이 발광소자(832)에 상당한다. 도 23b에 도시한 화소의 경우, 발광소자(832)로부터 발생하는 빛은 양각의 화살표시로 도시하는 바와 같이 음극(833)측으로 사출된다.
도 23c는 양면 사출 구조의 발광소자를 도시한다. 도 23c에서는 구동용 트랜지스터(841)와 전기적으로 접속된 투광성을 갖는 도전층(847) 위에, 발광소자(842)의 음극(843)이 성막되어 있고, 음극(843) 위에 발광층(844) 및 양극(845) 이 순서로 적층되어 있다. 음극(843)은 도 23a의 경우와 같이, 일함수가 작은 도전층이면 좋고, 공지의 재료를 사용할 수 있다. 단, 그 막 두께는 빛을 투과하는 정도로 한다. 예를 들면 20nm의 막 두께를 갖는 알루미늄을, 음극(843)으로서 사용할 수 있다. 그리고 발광층(844)은 도 23a와 같이, 단수의 층으로 구성되어도, 복수의 층이 적층되도록 구성되어도 어느 쪽이나 좋다. 양극(845)은 도 23a와 같이, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(843)과, 발광층(844)과, 양극(845)이 겹쳐 있는 부분이 발광소자(842)에 상당한다. 도 23c에 도시한 화소의 경우, 발광소자(842)로부터 발생하는 빛은 양각의 화살표시로 도시하는 바와 같이 양극(845)측과 음극(843)측의 양쪽에 사출된다.
또, 여기에서는 발광소자로서 유기 EL 소자에 관해서 설명하였지만, 발광소자로서 무기 EL 소자를 사용하는 것도 가능하다.
또, 본 실시형태에서는 발광소자의 구동을 제어하는 박막 트랜지스터(구동용 트랜지스터)와 발광소자가 직접 접속되어 있는 예를 도시하였지만, 구동용 트랜지스터와 발광소자의 사이에 전류 제어용 트랜지스터가 접속되어 있어도 좋다.
또, 본 실시형태에서 도시하는 발광장치는 도 23에 도시한 구성에 한정되는 것이 아니라, 본 발명의 기술적 사상에 근거하는 각종의 변형이 가능하다. 예를 들면, 도 22 및 도 23에서는 제 1 절연층 및 제 2 도전층을 적층 구조로 하였지만, 단층이라도 좋다.
이상의 공정에 의해, 발광장치를 제작할 수 있다. 본 실시형태의 발광장치 가 갖는 박막 트랜지스터는 실시형태 1에서 설명하였다, 보호 다이오드로서 기능하는 박막 트랜지스터와 같은 것을 사용하고 있다. 이 때문에, 박막 트랜지스터의 오프 전류가 적고, 전기적 특성의 신뢰성이 높기 때문에, 본 실시형태에서 설명한 발광장치는 콘트라스트가 높고, 시인성이 높은 것으로 할 수 있다.
(실시형태 4)
다음에, 실시형태 2에서 설명한 표시 장치 또는 실시형태 3에서 설명한 발광장치에 탑재하는 표시패널 또는 발광패널의 1형태에 관해서, 도면을 참조하여 설명한다.
본 발명의 표시 장치 또는 발광장치에서는 도 2에 도시하는 바와 같이, 화소부에 접속되는 신호선 구동 회로 및 주사선 구동 회로는 다른 기판(예를 들면, 반도체기판 또는 SOI 기판 등) 위에 형성하여 접속하는 것이 바람직하다. 그러나, 별도로 형성하지 않고 화소회로와 동일기판 위에 형성하여도 좋다.
또, 본 실시형태에서는 액정 표시 장치와 발광장치를 정리하여 표시 장치라고 부르기로 한다.
또, 별도로 형성한 기판의 접속방법은 특별히 한정되는 것이 아니라, 공지의 COG방법, 와이어 본딩 방법 또는 TAB 방법 등을 사용할 수 있다. 또한 접속하는 위치는 전기적인 접속이 가능하면, 특별히 한정되지 않는다. 또한, 컨트롤러, CPU, 메모리 등을 별도로 형성하여, 화소회로에 접속하여도 좋다.
도 24는 본 발명의 표시 장치의 블록도를 도시한다. 도 24에 도시하는 표시 장치는 표시소자를 구비한 화소를 복수 갖는 화소부(850)와, 각 화소를 선택하는 주사선 구동 회로(852)와, 선택된 화소로의 비디오신호의 입력을 제어하는 신호선 구동 회로(853)를 갖는다.
도 24에 도시하는 신호선 구동 회로(853)는 시프트 레지스터(854) 및 아날로그 스위치(855)를 갖는다. 시프트 레지스터(854)에는 클록신호(CLK)와 스타트 펄스신호(SP)가 입력되어 있다. 클록신호(CLK)와 스타트 펄스신호(SP)가 입력되면, 시프트 레지스터(854)에 있어서 타이밍신호가 생성되어, 아날로그 스위치(855)에 입력된다.
또, 본 발명의 표시 장치는 도 24에 도시하는 형태에 한정되지 않는다. 즉, 본 발명에 사용하는 신호선 구동 회로는 시프트 레지스터와 아날로그 스위치만을 갖는 형태에 한정되지 않는다. 시프트 레지스터와 아날로그 스위치에 덧붙여, 버퍼, 레벨 시프터, 소스 팔로워 등, 다른 회로를 가져도 좋다. 또한, 시프트 레지스터 및 아날로그 스위치는 반드시 형성할 필요는 없고, 예를 들면, 시프트 레지스터 대신에 디코더회로같은 신호선의 선택을 할 수 있는 다른 회로를 사용하여도 좋고, 아날로그 스위치 대신에 래치 등을 사용하여도 좋다.
또한, 아날로그 스위치(855)에는 비디오신호(video signal)가 공급된다. 아날로그 스위치(855)는 입력되는 타이밍신호에 따라서 비디오신호를 샘플링하여, 후단의 신호선에 공급한다.
도 24에 도시하는 주사선 구동 회로(852)는 시프트 레지스터(856) 및 버퍼(857)를 갖는다. 또한, 경우에 따라서는 레벨 시프터를 가져도 좋다. 주사선 구동 회로(852)에 있어서, 시프트 레지스터(856)에 클록신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택신호가 생성된다. 생성된 선택신호는 버퍼(857)에 있어서 완충 증폭되어, 대응하는 주사선에 공급된다. 하나의 주사선에는 1라인의 모든 화소 트랜지스터의 게이트가 접속되어 있다. 그리고, 동작시에는 1라인분의 화소의 트랜지스터를 일제히 ON으로 해야만 하기 때문에, 버퍼(857)는 큰 전류를 흘리는 것이 가능한 것이 사용된다.
풀컬러의 표시 장치에 있어서, R(빨강), G(초록), B(파랑)에 대응하는 비디오신호를, 차례로 샘플링하여 대응하는 신호선에 공급하는 경우, 시프트 레지스터(854)와 아날로그 스위치(855)를 접속하기 위한 단자수는 아날로그 스위치(855)와 화소부(850)의 신호선을 접속하기 위한 단자수의 1/3정도에 상당한다. 따라서, 아날로그 스위치(855)를 화소부(850)와 동일기판 위에 형성하는 것으로, 아날로그 스위치(855)를 화소부(850)와 다른 기판 위에 형성한 경우와 비교하여, 별도로 형성한 기판의 접속에 사용하는 단자의 수를 억제할 수 있고, 접속불량의 발생 확률을 억제하여, 수율을 높일 수 있다.
또, 도 24의 주사선 구동 회로(852)는 시프트 레지스터(856) 및 버퍼(857)를 갖지만, 본 발명은 이것에 한정되지 않고, 시프트 레지스터(856)만으로 주사선 구동 회로(852)를 구성하여도 좋다.
또, 도 24에 도시하는 구성은 본 발명의 표시 장치의 1형태를 도시한 것에 지나지 않고, 신호선 구동 회로와 주사선 구동 회로의 구성은 이것에 한정되지 않는다.
다음에, 극성이 모두 동일한 미결정 반도체층을 사용한 박막 트랜지스터를 포함하는 시프트 레지스터의 1형태에 관해서 도 25 및 도 26을 참조하여 설명한다. 도 25는 본 실시형태의 시프트 레지스터의 구성을 도시한다. 도 25에 도시하는 시프트 레지스터는 플립플롭(851_i(i=1 내지 n))을 복수 조합하여 구성되어 있다. 또한, 제 1 클록신호, 제 2 클록신호, 스타트 펄스신호 및 리셋신호가 입력되어 동작한다.
도 25의 시프트 레지스터의 접속관계에 관해서 설명한다. 도 25의 시프트 레지스터는 i단째의 플립플롭(851_i(i=1 내지 n))은 도 26에 도시한 제 1 배선(881)이 제 7 배선(867_i-1)에 접속되고, 도 26에 도시한 제 2 배선(882)이 제 7 배선(867_i+1)에 접속되고, 도 26에 도시한 제 3 배선(883)이 제 7 배선(867_i)에 접속되고, 도 26에 도시한 제 6 배선(886)이 제 5 배선(865)에 접속된다.
또한, 도 26에 도시한 제 4 배선(884)이 홀수단째의 플립플롭에서는 제 2 배선(862)에 접속되고, 짝수단째의 플립플롭에서는 제 3 배선(863)에 접속되고, 도 26에 도시한 제 5 배선(885)이 제 4 배선(864)에 접속된다.
단, 1단째의 플립플롭(851_1)의 도 26에 도시하는 제 1 배선(881)은 제 1 배선(861)에 접속되고, n단째의 플립플롭(851_n)의 도 26에 도시하는 제 2 배선(882)은 제 6 배선(866)에 접속된다.
또, 제 1 배선(861), 제 2 배선(862), 제 3 배선(863), 제 6 배선(866)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또, 제 4 배선(864), 제 5 배선(865)을, 각각 제 1 전원선, 제 2 전원선이라고 불러도 좋다.
다음에, 도 25에 도시하는 플립플롭의 상세한 것에 대해서, 도 26에 도시한다. 도 26에 도시하는 플립플롭은 제 1 트랜지스터(871), 제 2 트랜지스터(872), 제 3 트랜지스터(873), 제 4 트랜지스터(874), 제 5 트랜지스터(875), 제 6 트랜지스터(876), 제 7 트랜지스터(877) 및 제 8 트랜지스터(878)를 갖는다. 본 실시형태에 있어서, 제 1 트랜지스터(871), 제 2 트랜지스터(872), 제 3 트랜지스터(873), 제 4 트랜지스터(874), 제 5 트랜지스터(875), 제 6 트랜지스터(876), 제 7 트랜지스터(877) 및 제 8 트랜지스터(878)는 n채널형 트랜지스터로 하고, 게이트·소스간 전압(Vgs)이 임계치 전압(Vth)을 상회하였을 때에 도통상태가 되는 것으로 한다. 도 25에 도시하는 플립플롭의 접속 구성에 관해서 설명한다. 또, 이하의 설명에 있어서, 제 1 전극이란 소스 전극 또는 드레인 전극의 한쪽을 말하고, 제 2 전극은 소스 전극 또는 드레인 전극의 다른쪽을 말한다.
제 1 트랜지스터(871)의 제 1 전극은 제 4 배선(884)에 접속되고, 제 1 트랜지스터(871)의 제 2 전극은 제 3 배선(883)에 접속된다.
제 2 트랜지스터(872)의 제 1 전극은 제 6 배선(886)에 접속되고, 제 2 트랜지스터(872)의 제 2 전극은 제 3 배선(883)에 접속된다.
제 3 트랜지스터(873)의 제 1 전극은 제 5 배선(885)에 접속되고, 제 3 트랜지스터(873)의 제 2 전극은 제 2 트랜지스터(872)의 게이트 전극에 접속되고, 제 3 트랜지스터(873)의 게이트 전극은 제 5 배선(885)에 접속된다.
제 4 트랜지스터(874)의 제 1 전극은 제 6 배선(886)에 접속되고, 제 4 트랜 지스터(874)의 제 2 전극은 제 2 트랜지스터(872)의 게이트 전극에 접속되고, 제 4 트랜지스터(874)의 게이트 전극은 제 1 트랜지스터(871)의 게이트 전극에 접속된다.
제 5 트랜지스터(875)의 제 1 전극은 제 5 배선(885)에 접속되고, 제 5 트랜지스터(875)의 제 2 전극은 제 1 트랜지스터(871)의 게이트 전극에 접속되고, 제 5 트랜지스터(875)의 게이트 전극은 제 1 배선(881)에 접속된다.
제 6 트랜지스터(876)의 제 1 전극은 제 6 배선(886)에 접속되고, 제 6 트랜지스터(876)의 제 2 전극은 제 1 트랜지스터(871)의 게이트 전극에 접속되고, 제 6 트랜지스터(876)의 게이트 전극은 제 2 트랜지스터(872)의 게이트 전극에 접속된다.
제 7 트랜지스터(877)의 제 1 전극이 제 6 배선(886)에 접속되고, 제 7 트랜지스터(877)의 제 2 전극이 제 1 트랜지스터(871)의 게이트 전극에 접속되고, 제 7 트랜지스터(877)의 게이트 전극은 제 2 배선(882)에 접속된다. 제 8 트랜지스터(878)의 제 1 전극은 제 6 배선(886)에 접속되고, 제 8 트랜지스터(878)의 제 2 전극은 제 2 트랜지스터(872)의 게이트 전극에 접속되고, 제 8 트랜지스터(878)의 게이트 전극은 제 1 배선(881)에 접속된다.
또, 제 1 배선(881), 제 2 배선(882), 제 3 배선(883) 및 제 4 배선(884)을, 각각 제 1 신호선, 제 2 신호, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또, 제 5 배선(885)을 제 1 전원선, 제 6 배선(886)을 제 2 전원선이라고 불러도 좋다.
도 24 내지 도 26에 도시한 바와 같은 회로를, 미결정 반도체층을 사용한 트 랜지스터로 구성함으로써, 회로를 고속으로 동작시킬 수 있다. 예를 들면, 구동 회로에 비정질 반도체층을 사용한 경우와 미결정 반도체층을 사용한 경우를 비교하면, 미결정 반도체층을 사용한 경우 쪽이, 트랜지스터의 이동도가 크기 때문에, 구동 회로(예를 들면 주사선 구동 회로(852)의 시프트 레지스터(856))의 구동 주파수를 높게 하는 것이 가능해진다. 또한, 주사선 구동 회로(852)를 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는, 흑화면 삽입을 실현하는 것 등도 실현하는 가능하다.
프레임 주파수를 올리는 경우는 화상의 움직임의 방향에 따라서, 화면의 데이터를 생성하는 것이 바람직하다. 요컨대, 움직임 보상을 하고, 데이터를 보간하는 것이 바람직하다. 이와 같이, 프레임 주파수를 올려, 화상 데이터를 보간함으로써, 동화의 표시 특성이 개선되어, 매끄러운 표시를 할 수 있다. 예를 들면, 2배(예를 들면 120Hertz, 100Hertz) 이상, 더욱 바람직하게는 4배(예를 들면 240Hertz, 200Hertz) 이상으로 함으로써, 동화상에서의 화상의 흐릿함이나 잔상을 저감할 수 있다. 이 경우, 주사선 구동 회로(852)도, 구동 주파수를 높게 하여, 동작시킴으로써, 프레임 주파수를 올릴 수 있다.
흑화면 삽입을 하는 경우, 화상 데이터 또는 흑표시가 되는 데이터를 화소부(850)에 공급할 수 있도록 한다. 그 결과, 임펄스 구동에 가까운 형태가 되어, 잔상을 저감할 수 있다. 이 경우, 주사선 구동 회로(852)도, 구동 주파수를 높게 하여, 동작시킴으로써, 흑화면을 삽입할 수 있다.
또, 주사선 구동 회로(852)의 트랜지스터의 채널폭을 크게 하는 것이나, 복 수의 주사선 구동 회로를 배치하는 것으로, 더욱 높은 프레임 주파수를 실현할 수 있다. 예를 들면 8배(예를 들면 480Hertz, 400Hertz) 이상의 프레임 주파수로 할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우에는 짝수행의 주사선을 구동하는 위한 주사선 구동 회로를 한 쪽에 배치하고, 홀수행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대측에 배치함으로써, 프레임 주파수를 높게 할 수 있다.
또, 도 24 내지 도 26에 도시한 바와 같은 회로를, 미결정 반도체를 사용한 트랜지스터로 구성함으로써, 레이아웃 면적을 작게 할 수 있다. 이 때문에, 표시 장치의 액자를 작게 할 수 있다. 예를 들면, 비정질 반도체층을 사용한 경우와 미결정 반도체층을 사용한 경우를 비교하면, 미결정 반도체층을 사용한 경우 쪽이, 트랜지스터의 이동도가 크기 때문에, 트랜지스터의 채널폭을 작게 할 수 있다. 그 결과, 표시 장치를 협(狹) 프레임화시키는 것이 가능해진다.
또, 도 26에서의 제 2 트랜지스터(872)는 제 3 배선(883)에 로우 레벨의 신호를 출력하는 기간이 길다. 그 동안, 제 2 트랜지스터(872)는 온상태이다. 따라서, 제 2 트랜지스터(872)에는 강한 스트레스가 가해져, 트랜지스터 특성이 열화되기 쉬워진다. 트랜지스터 특성이 열화되면, 임계치 전압이 서서히 커진다. 그 결과, 전류값이 작아진다. 그래서, 트랜지스터가 열화되어도, 충분한 전류를 공급할 수 있도록 하기 위해서, 제 2 트랜지스터(872)의 채널폭은 큰 것이 바람직하다. 또는, 트랜지스터가 열화되어도, 회로동작에 지장이 없도록, 보상되어 있는 것이 바람직하다. 예를 들면, 제 2 트랜지스터(872)와 병렬로 트랜지스터를 배치하고, 제 2 트랜지스터(872)와 교대로 온상태가 되도록 함으로써, 열화의 영향을 받기 어렵게 하는 것이 바람직하다.
그러나, 비정질 반도체층을 사용한 경우와 미결정 반도체층을 사용한 경우를 비교하면, 미결정 반도체층을 사용한 경우 쪽이 열화되기 어렵다. 따라서, 미결정 반도체층을 사용한 경우는 트랜지스터의 채널폭을 작게 할 수 있다. 또는, 실시형태 1에 개시한 바와 같은 박막 트랜지스터를 사용하는 것으로, 열화를 대폭적으로 저감할 수 있고, 열화에 대한 보상용의 회로를 배치하지 않아도 정상으로 동작시킬 수 있다. 이들에 의해, 레이아웃 면적을 작게 할 수 있다.
다음에, 본 발명의 액정 표시 장치의 1형태에 상당하는 액정 표시패널 및 발광패널의 외관 및 단면에 관해서, 도 27 및 도 28을 참조하여 설명한다. 도 27a는 제 1 기판(901) 위에 형성된 미결정 반도체층을 갖는 트랜지스터(910) 및 액정소자(913)를, 제 2 기판(906)과의 사이에 시일(seal)재(905)에 의해서 밀봉한, 패널의 상면도를 도시한다. 도 27b는 도 27a의 M-N에서의 단면도에 상당한다. 도 28은 발광장치의 경우를 도시한다. 또, 도 28은 도 27과 다른 부분에 관해서만 부호를 붙이고 있다.
제 1 기판(901) 위에 형성된 화소부(902)와, 주사선 구동 회로(904)를 둘러싸도록 하여, 시일재(905)가 형성되어 있다. 또한, 화소부(902)와, 주사선 구동 회로(904)의 위에 제 2 기판(906)이 형성되어 있다. 따라서 화소부(902)와, 주사선 구동 회로(904)는 제 1 기판(901)과 시일재(905)와 제 2 기판(906)에 의하여, 액정(908) 또는 충전재(931)와 함께 밀봉되어 있다. 또한, 제 1 기판(901) 위의 시일재(905)에 의해서 둘러쌓여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 다결정 반도체층으로 형성된 신호선 구동 회로(903)가 실장되어 있다. 또, 본 실시형태에서는 다결정 반도체층을 사용한 트랜지스터를 갖는 신호선 구동 회로를, 제 1 기판(901)에 접합하는 예에 관해서 설명하지만, 단결정 반도체를 사용한 트랜지스터로 신호선 구동 회로를 형성하고, 접합하도록 하여도 좋다. 도 27에서는 신호선 구동 회로(903)에 포함되는 다결정 반도체층으로 형성된 트랜지스터(909)를 예시한다.
또한, 제 1 기판(901) 위에 형성된 화소부(902)와, 주사선 구동 회로(904)는 트랜지스터를 복수 갖고 있고, 도 27b에서는 화소부(902)에 포함되는 트랜지스터(910)를 예시하고 있다. 또, 본 실시형태에서는 트랜지스터(910)가 구동용 트랜지스터라고 가정하지만, 발광장치에서는 트랜지스터(910)는 전류 제어용 트랜지스터이어도 좋고, 소거용 트랜지스터이어도 좋다. 트랜지스터(910)는 미결정 반도체층을 사용한 트랜지스터에 상당한다.
또한, 액정소자(913)가 갖는 화소 전극(912)은 트랜지스터(910)의 배선(918)과 전기적으로 접속되어 있다. 또, 배선(918)은 인회(引回) 배선(914)과 전기적으로 접속되어 있다. 그리고, 액정소자(913)의 대향전극(917)은 제 2 기판(906) 위에 형성되어 있다. 화소 전극(912)과 대향전극(917)과 액정(908)이 겹쳐 있는 부분이, 액정소자(913)에 상당한다.
또한, 발광소자(930)가 갖는 화소 전극은 트랜지스터(910)의 소스 전극 또는 드레인 전극과, 배선을 통해서 전기적으로 접속되어 있다. 그리고 본 실시형태에 서는 발광소자(930)의 공통전극과 투광성을 갖는 도전성 재료층이 전기적으로 접속되어 있다. 또 발광소자(930)의 구성은 본 실시형태에 도시한 구성에 한정되지 않는다. 발광소자(930)로부터 추출하는 빛의 방향이나, 트랜지스터(910)의 극성 등에 맞추어, 발광소자(930)의 구성은 적절하게 바꿀 수 있다.
또, 제 1 기판(901) 및 제 2 기판(906)의 재료로서는 유리, 금속(대표적으로는 스테인레스), 세라믹 또는 플라스틱 등을 사용할 수 있다. 플라스틱으로서는 FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드)필름, 폴리에스테르필름 또는 아크릴수지필름을 사용할 수 있다. 또한, 알루미늄포일을 PVF필름이나 폴리에스테르 필름의 사이에 둔 구조의 시트를 사용할 수도 있다.
또한, 스페이서(911)는 비즈 스페이서이고, 화소 전극(912)과 대향전극(917)의 사이의 거리(셀 갭)을 제어하기 위해서 형성되어 있다. 또, 절연막을 선택적으로 에칭하는 것으로 얻어지는 스페이서를 사용하고 있어도 좋다. 즉, 포스트 스페이서이어도 좋다.
또한, 별도로 형성된 신호선 구동 회로(903)와, 주사선 구동 회로(904) 또는 화소부(902)에 주어지는 각종 신호 및 전위는 인회 배선(914)을 통해서, FPC(907)로부터 공급되어 있다.
본 실시형태에서는 접속단자(916)가, 액정소자(913)가 갖는 화소 전극(912)과 같은 도전층으로 형성되어 있다. 또한, 인회 배선(914)은 배선(918)과 같은 도전층으로 형성되어 있다.
접속단자(916)는 FPC(907)이 갖는 단자와, 이방성 도전층(919)을 통해서 전 기적으로 접속되어 있다.
또 도시하지 않았지만, 본 실시형태에 개시한 액정 표시 장치는 배향층 및 편광판을 갖고, 컬러필터나 차폐층을 더욱 갖고 있어도 좋다.
또한, 별도로 형성된 신호선 구동 회로(903)와, 주사선 구동 회로(904) 또는 화소부(902)에 주어지는 각종 신호 및 전위는, 도 27b에 도시하는 단면도에서는 도시되지 않았지만, 인회 배선(914, 915)을 통해서, FPC(907)로부터 공급되고 있다.
본 실시형태에서는 접속단자(916)가, 화소 전극(912)과 같은 도전층으로 형성되어 있다. 또한, 인회 배선(915)은 배선(918)과 같은 도전층으로 형성되어 있다.
발광소자(930)로부터의 빛의 추출 방향에 위치하는 기판인 제 2 기판은 투명해야만 한다. 이 경우에는 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴필름 등의 투광성을 갖는 재료로 이루어지는 기판을 사용한다.
또한, 충전재(931)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화수지 또는 열경화수지 등을 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시수지, 실리콘수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트) 등을 사용할 수 있다. 본 실시형태에서는 충전재로서 질소를 사용하면 좋다.
또한, 필요하면, 발광소자의 사출면에 편광판, 원편광판(타원편광판을 포함함), 위상차판(λ/4판, λ/2판) 또는 컬러필터 등의 광학필름을 적절하게 형성하여도 좋다. 또한, 편광판 또는 원편광판에 반사 방지층을 형성하여도 좋다.
본 실시형태는 다른 실시형태에 기재한 구성과 조합하여 실시할 수 있다.
(실시형태 5)
본 발명에 의해 얻어지는 액정 표시 장치는 액티브 매트릭스형 액정 모듈에 사용할 수 있다. 즉, 이들을 표시부에 내장한 모든 전자기기에 본 발명을 적용할 수 있다. 전자기기로서는 비디오카메라, 디지털카메라 등의 카메라, 헤드마운트 디스플레이(고글형 디스플레이), 카네비게이션, 프로젝터, 카스테레오, 퍼스널 컴퓨터, 휴대정보단말(모바일컴퓨터, 휴대전화 또는 전자서적 등) 등을 들 수 있다. 이들의 일례를 도 29에 도시한다.
도 29a는 텔레비전장치이다. 표시 모듈을 도 29a에 도시하는 바와 같이, 케이스에 내장하여, 텔레비전장치를 완성시킬 수 있다. FPC까지 장착된 표시패널의 것을 표시 모듈이라고도 부른다. 표시 모듈에 의해 주화면(953)이 형성되고, 기타 부속설비로서 스피커부(959), 조작스위치 등이 구비되어 있다. 이와 같이, 텔레비전장치를 완성시킬 수 있다.
도 29a에 도시하는 바와 같이, 케이스(951)에 표시소자를 이용한 표시용 패널(952)이 내장되고, 수신기(955)에 의해 일반의 텔레비전방송의 수신을 비롯하여, 모뎀(954)을 통해서 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 1방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리)의 정보통신을 행할 수도 있다. 텔레비전장치의 조작은 케이스에 내장된 스위치 또는 별도의 리모콘 조작기(956)에 의해 행하는 것이 가능하고, 이 리모콘장치(956)에도 출력하는 정보를 표시하는 표시부(957)가 형성되어도 좋다.
또한, 텔레비전장치에도, 주화면(953) 외에 서브화면(958)을 제 2 표시용 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 좋다. 이 구성에 있어서, 주화면(953)과 서브화면(958)은 한쪽을 액정 표시패널로 하고, 다른쪽을 발광표시패널로 하여도 좋다. 또한, 저소비전력화를 우선시키기 위해서는 발광표시패널을 사용하는 것에 우위성이 있다. 서브화면(958)을 액정 표시패널로 형성하는 경우에는 예를 들면, 서브화면(958)을 점멸 가능한 구성으로 하면 좋다.
도 30은 텔레비전장치의 주요한 구성을 나타내는 블록도를 도시하고 있다. 표시패널에는 화소부(971)가 형성되어 있다. 신호선 구동 회로(972)와 주사선 구동 회로(973)는 다른 실시형태에서 설명한 바와 같이 접속하면 좋다.
그 밖의 외부회로의 구성으로서, 영상 신호의 입력측에서는 튜너(974)에서 수신한 신호 중, 영상 신호를 증폭하는 영상 신호 증폭 회로(975)와, 거기로부터 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색신호로 변환하는 영상 신호 처리회로(976)와, 그 영상 신호를 드라이버 IC의 입력사양으로 변환하기 위한 컨트롤 회로(977) 등을 갖고 있다. 컨트롤 회로(977)는 주사선측과 신호선측에 각각 신호가 출력한다. 디지털 구동하는 경우에는 신호선측에 신호 분할 회로(978)를 형성하여, 입력 디지털 신호를 m개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(974)에서 수신한 신호 중, 음성신호는 음성신호 증폭 회로(979)에 보내지고, 그 출력은 음성신호 처리회로(980)를 거쳐서 스피커(983)에 공급된다. 제어회로(981)는 수신국(수신 주파수)이나 음량의 제어정보를 입력부(982)로부터 받아, 튜너(974)나 음성신호 처리회로(980)에 신호를 송출한다.
물론, 본 발명은 텔레비전장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도의 역이나 공항 등에서의 정보 표시판이나, 가두에서의 광고 표시판 등 대면적의 표시 매체로 하여도 여러 가지의 용도에 적용할 수 있다.
도 29b는 휴대 전화기(961)의 일례를 도시하고 있다. 이 휴대 전화기(961)는 표시부(962), 조작부(963) 등을 포함하여 구성되어 있다. 표시부(962)에 있어서는 상기 실시형태에서 설명한 액정 표시 장치를 적용하는 것으로, 양산성을 높일 수 있다.
또한, 도 29c에 도시하는 휴대형의 컴퓨터는 본체(966), 표시부(967) 등을 포함하고 있다. 표시부(967)에, 상기 실시형태에 도시하는 액정 표시 장치를 적용함으로써, 양산성을 높일 수 있다.
도 1은 본 발명에 사용하는 박막 트랜지스터의 구조의 일례를 설명하는 도면.
도 2는 본 발명을 적용할 수 있는 표시 장치의 일례를 설명하는 도면.
도 3은 본 발명을 적용하는 보호 회로의 회로 구성의 예를 설명하는 도면.
도 4는 본 발명에 사용하는 박막 트랜지스터의 제작방법의 일례를 설명하는 도면.
도 5는 본 발명에 사용하는 박막 트랜지스터의 제작방법의 일례를 설명하는 도면.
도 6은 본 발명에 사용하는 박막 트랜지스터의 제작에 사용하는 플라즈마 CVD 장치의 상면도.
도 7은 본 명세서 중에서의 테이퍼각을 정의하는 도면.
도 8은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 9는 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 10은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 11은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 12는 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 13은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 14는 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 15는 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 16은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 17은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 18은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 19는 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 20은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 21은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 22는 본 발명을 적용 가능한 발광장치의 작성방법의 일례를 설명하는 도면.
도 23은 본 발명을 적용 가능한 발광장치를 설명하는 도면.
도 24는 본 발명을 적용 가능한 표시 장치의 구성을 설명하는 블록도.
도 25는 본 발명을 적용 가능한 표시 장치의 구동 회로를 설명하는 등가회로도.
도 26은 본 발명에 적용 가능한 표시 장치의 구동 회로를 설명하는 등가회로도.
도 27은 본 발명의 액정 표시패널을 설명하는 상면도 및 단면도.
도 28은 본 발명의 발광표시패널을 설명하는 상면도 및 단면도.
도 29는 본 발명의 표시 장치를 사용한 전자기기를 설명하는 도면.
도 30은 본 발명의 표시 장치를 사용한 전자기기를 설명하는 도면.
* 주요 부분에 대한 부호의 간단한 설명 *
100 : 기판 102 : 도전층 104 : 절연층 105 : 미결정 반도체층
106 : LPSAS층 107 : 버퍼층 108 : 버퍼층 109 : 불순물 반도체층
110 : 불순물 반도체층 111 : 도전층 112 : 도전층
114 : 절연층 116 : 도전층 118 : 개구부 120 : 개구부
130 : 기판 131 : 화소부 132 : 입력 단자 133 : 입력 단자
134 : 보호 회로 135 : 보호 회로 136 : 보호 회로 137 : 보호 회로
138 : 배선

Claims (23)

  1. 표시 장치에 있어서:
    입력 단자;
    화소부; 및
    상기 입력 단자와 상기 화소부 사이에 적어도 박막 트랜지스터를 포함하는 보호 회로를 포함하고,
    상기 박막 트랜지스터는:
    게이트 전극;
    상기 게이트 전극을 덮는 게이트 절연층;
    상기 게이트 절연층 상의 미결정 반도체층(microcrystalline semiconductor layer);
    상기 미결정 반도체층 상의 버퍼층;
    상기 버퍼층 상의 소스 영역 및 드레인 영역;
    상기 소스 영역과 접하는 소스 전극; 및
    상기 드레인 영역과 접하는 드레인 전극을 포함하고,
    상기 소스 영역 및 상기 드레인 영역과 중첩하는 상기 버퍼층의 영역들은 채널 형성 영역과 중첩하는 상기 버퍼층의 영역보다 두껍고,
    제 1 개구부 및 제 2 개구부를 포함하는 보호 절연층이 상기 소스 전극 및 상기 드레인 전극 위에 형성되고,
    상기 제 1 개구부는 상기 소스 전극 및 상기 드레인 전극 중 하나에 이르도록 형성되고,
    상기 제 2 개구부는 상기 게이트 전극에 이르도록 형성되고,
    상기 제 1 개구부 및 상기 제 2 개구부를 접속하는 전극이 상기 보호 절연층 위에 형성되는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 버퍼층은 비정질 반도체층(amorphous semiconductor layer)인, 표시 장치.
  3. 제 2 항에 있어서,
    상기 비정질 반도체층은 질소를 포함하는, 표시 장치.
  4. 제 2 항에 있어서,
    상기 비정질 반도체층은 수소를 포함하는, 표시 장치.
  5. 제 2 항에 있어서,
    상기 비정질 반도체층은 불소, 염소, 및 요오드 중 적어도 하나를 포함하는, 표시 장치.
  6. 제 1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 말단부들은 상기 버퍼층의 오목부와 거의 정렬된, 표시 장치.
  7. 제 1 항에 있어서,
    상기 표시 장치는 액정 소자를 포함하는 액정 표시 장치인, 표시 장치.
  8. 제 1 항에 있어서,
    상기 표시 장치는 발광 소자를 포함하는 발광 장치인, 표시 장치.
  9. 표시 장치에 있어서:
    입력 단자;
    화소부; 및
    상기 입력 단자와 상기 화소부 사이에 적어도 박막 트랜지스터를 포함하는 보호 회로를 포함하고,
    상기 박막 트랜지스터는:
    제 1 도전층;
    상기 제 1 도전층을 덮는 제 1 절연층
    상기 제 1 절연층 상의 미결정 반도체층;
    상기 미결정 반도체층 상의 비정질 반도체층;
    상기 미결정 반도체층 상의 제 1 불순물 반도체층 및 제 2 불순물 반도체층;
    상기 제 1 불순물 반도체층과 접하는 제 2 도전층; 및
    상기 제 2 불순물 반도체층과 접하는 제 3 도전층을 포함하고,
    상기 제 1 불순물 반도체층 및 상기 제 2 불순물 반도체층과 중첩하는 상기 비정질 반도체층의 영역들은 채널 형성 영역과 중첩하는 상기 비정질 반도체층의 영역보다 두껍고,
    제 1 개구부 및 제 2 개구부를 포함하는 제 2 절연층이 상기 제 2 도전층 및 상기 제 3 도전층 위에 형성되고,
    상기 제 1 개구부는 상기 제 2 도전층에 이르도록 형성되고,
    상기 제 2 개구부는 상기 제 1 도전층 및 제 3 도전층에 이르도록 형성되고,
    상기 제 1 개구부 및 상기 제 2 개구부를 접속하는 제 4 도전층이 상기 제 2 절연층 위에 형성되는, 표시 장치.
  10. 제 9 항에 있어서,
    상기 비정질 반도체층은 질소를 포함하는, 표시 장치.
  11. 제 9 항에 있어서,
    상기 비정질 반도체층은 수소를 포함하는, 표시 장치.
  12. 제 9 항에 있어서,
    상기 비정질 반도체층은 불소, 염소, 및 요오드 중 적어도 하나를 포함하는, 표시 장치.
  13. 제 9 항에 있어서,
    상기 제 1 불순물 반도체층 및 상기 제 2 불순물 반도체층의 말단부들은 상기 비정질 반도체층의 오목부와 거의 정렬된, 표시 장치.
  14. 제 9 항에 있어서,
    상기 표시 장치는 액정 소자를 포함하는 액정 표시 장치인, 표시 장치.
  15. 제 9 항에 있어서,
    상기 표시 장치는 발광 소자를 포함하는 발광 장치인, 표시 장치.
  16. 표시 장치에 있어서:
    입력 단자;
    화소부; 및
    상기 입력 단자와 상기 화소부 사이에 적어도 박막 트랜지스터를 포함하는 보호 회로를 포함하고,
    상기 박막 트랜지스터는:
    게이트 전극;
    상기 게이트 전극을 덮는 게이트 절연층;
    상기 게이트 절연층 상의 미결정 실리콘층;
    상기 미결정 실리콘층 상의 버퍼층;
    상기 버퍼층 상의 소스 영역 및 드레인 영역;
    상기 소스 영역과 접하는 소스 전극; 및
    상기 드레인 영역과 접하는 드레인 전극을 포함하고,
    상기 소스 영역 및 상기 드레인 영역과 중첩하는 상기 버퍼층의 영역들은 채널 형성 영역과 중첩하는 상기 버퍼층의 영역보다 두껍고,
    제 1 개구부 및 제 2 개구부를 포함하는 보호 절연층이 상기 소스 전극 및 상기 드레인 전극 위에 형성되고,
    상기 제 1 개구부는 상기 소스 전극 및 상기 드레인 전극 중 하나에 이르도록 형성되고,
    상기 제 2 개구부는 상기 게이트 전극에 이르도록 형성되고,
    상기 제 1 개구부 및 상기 제 2 개구부를 접속하는 전극이 상기 보호 절연층 위에 형성되는, 표시 장치.
  17. 제 16 항에 있어서,
    상기 버퍼층은 비정질 반도체층인, 표시 장치.
  18. 제 17 항에 있어서,
    상기 비정질 반도체층은 질소를 포함하는, 표시 장치.
  19. 제 17 항에 있어서,
    상기 비정질 반도체층은 수소를 포함하는, 표시 장치.
  20. 제 17 항에 있어서,
    상기 비정질 반도체층은 불소, 염소, 및 요오드 중 적어도 하나를 포함하는, 표시 장치.
  21. 제 16 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 말단부들은 상기 버퍼층의 오목부와 거의 정렬된, 표시 장치.
  22. 제 16 항에 있어서,
    상기 표시 장치는 액정 소자를 포함하는 액정 표시 장치인, 표시 장치.
  23. 제 16 항에 있어서,
    상기 표시 장치는 발광 소자를 포함하는 발광 장치인, 표시 장치.
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