JP2018159952A - 液晶表示装置 - Google Patents

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    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Abstract

【課題】サイズが小さく、耐圧の高い薄膜トランジスタにより構成された保護回路を有する表示装置を提供する。【解決手段】表示装置の保護回路において、非晶質半導体層と、微結晶半導体層と、該微結晶半導体層に接するゲート絶縁層と、ゲート電極層と、が重畳する薄膜トランジスタを用いる。微結晶半導体層の電流駆動能力が高いため、トランジスタのサイズを小さくすることができる。また、非晶質半導体層を有することで耐圧を向上させることができる。ここで表示装置とは、液晶表示装置又は発光装置である。【選択図】図１

Description

本発明は、薄膜トランジスタを有する表示装置に関する。特に、液晶表示装置又は発光
装置に関する。
近年、絶縁性表面を有する基板上に形成された半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度
）を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣ
や電気光学装置のような電子デバイスに広く応用されている。特に、液晶表示装置等の画
像表示装置のスイッチング素子としての開発が急がれている。
薄膜トランジスタに代表される半導体素子では、素子の劣化或いは絶縁破壊に繋がる帯
電現象（チャージング）を如何に抑えるかが、半導体装置の作製工程における重要な課題
の一つである。特に、高集積化に伴って、ゲート絶縁膜等各種の絶縁膜の膜厚が減少して
いるため、チャージングによる絶縁破壊はより深刻な問題になっている。
チャージングの発生する原因や環境は極めて複雑で多岐に渡っている。そのため、チャ
ージングが発生する原因及び発生する環境を究明することのみならず、半導体装置の構造
自体に、チャージングによる劣化又は絶縁破壊に対する耐性を高めるような工夫を凝らす
必要がある。チャージングによる劣化又は絶縁破壊を防ぐためには、ダイオード（保護ダ
イオード）を用いて構成された保護回路によって、放電経路を確保することが有効である
。放電経路を確保しておくことで、絶縁膜に蓄積された電荷が半導体素子の近傍で放電す
るのを防ぐことができ、放電のエネルギーによって半導体素子が劣化され、又は破壊され
る現象（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）を防ぐことがで
きる。
また、保護回路を設けることで、信号や電源電圧と共に雑音が入力された場合であって
も、該雑音による回路の誤動作の防止が可能であり、また該雑音による半導体素子の劣化
又は破壊を防ぐことができる。
液晶表示装置等の画像表示装置では、スイッチング素子として、主に非晶質半導体膜を
用いた薄膜トランジスタ、又は多結晶半導体膜を用いた薄膜トランジスタが用いられてい
る。
多結晶半導体膜の形成方法として、パルス発振のエキシマレーザビームを光学系により
線状に加工し、非晶質半導体膜に対して線状ビームを走査させながら照射して結晶化する
技術が知られている。
また、画像表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジ
スタ又は多結晶半導体膜を用いた薄膜トランジスタの他に、微結晶半導体膜を用いた薄膜
トランジスタが知られている（例えば、特許文献１乃至４を参照）。
微結晶半導体膜を用いた薄膜トランジスタの作製方法として、ゲート絶縁膜上に非晶質
シリコン膜を成膜し、該非晶質シリコン膜上に金属膜を形成し、該金属膜にダイオードレ
ーザを照射して、非晶質シリコン膜をマイクロクリスタルシリコン膜に改質する技術が知
られている。この作製方法によれば、非晶質シリコン膜上に形成した金属膜は、ダイオー
ドレーザの光エネルギーを熱エネルギーに変換する役割のみを果たし、その後の工程で除
去されていた。すなわち、金属膜からの伝導加熱によってのみ非晶質シリコン膜が加熱さ
れ、この熱により微結晶シリコン膜が形成される（例えば、非特許文献１を参照）。
特開平４−２４２７２４号公報 特開２００５−４９８３２号公報 米国特許第４４０９１３４号 米国特許第５５９１９８７号
トシアキ・アライ（Ｔｏｓｈｉａｋｉ Ａｒａｉ）他、エス・アイ・ディー ’０７ ダイジェスト（ＳＩＤ ’０７ ＤＩＧＥＳＴ）、２００７、ｐｐ．１３７０−１３７３
非晶質半導体膜を用いた薄膜トランジスタでは、キャリアの移動度が低い。つまり、電
流駆動能力が低い。そのため、非晶質半導体膜を用いた薄膜トランジスタにより保護回路
を形成するに際して、十分な静電破壊対策をするにはサイズの大きいトランジスタを形成
せざるを得ず、挟額縁化を阻害してしまうという問題がある。また、サイズの大きいトラ
ンジスタを形成することでゲート電極に電気的に接続される走査線と、ソース電極又はド
レイン電極に電気的に接続される信号線との間の電気的容量が増大してしまい、消費電力
の増大を招くという問題もある。
多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジス
タに比べて移動度が２桁以上高く、液晶表示装置の画素部とその周辺の駆動回路を同一基
板上に形成できる。しかしながら、多結晶半導体膜を用いた薄膜トランジスタは、非晶質
半導体膜を用いた薄膜トランジスタに比べて、半導体膜の結晶化により製造工程が複雑化
する。そのため、歩留まりが低く、コストが高いという問題がある。
一方で、微結晶半導体膜の結晶粒の表面は酸化されやすいという問題がある。このため
、チャネル形成領域の結晶粒は、薄膜トランジスタの作製工程中に容易に酸化され、結晶
粒の表面に酸化膜が形成されてしまう。当該酸化膜はキャリアの移動を阻害し、薄膜トラ
ンジスタの電気的特性が低下（例えば、移動度が低下）するという問題がある。
また、保護回路に用いる薄膜トランジスタには、しばしば高い電圧がかかり、また、大
きな電流が流れる場合がある。
また、表示装置を少ない工程で歩留まりよく作製するためには、画素内に形成される薄
膜トランジスタと、該薄膜トランジスタと同一基板上に形成され、保護回路を構成する薄
膜トランジスタは、同時に形成されることが好ましい。
本発明は、上記課題に鑑み、電気的特性が良好で、且つ信頼性の高い薄膜トランジスタ
を有する表示装置を歩留まりよく、低コストで作製することを課題とする。
本発明の一は、表示装置において、保護回路を構成する薄膜トランジスタの半導体層と
して、微結晶半導体層を用いる。該微結晶半導体層上にはバッファ層として非晶質半導体
層が設けられる。当該薄膜トランジスタの構造を以下に説明する。
本発明の薄膜トランジスタは逆スタガ型であって、ゲート電極を覆ってゲート絶縁層を
有し、該ゲート絶縁層上にチャネル形成領域として機能する微結晶半導体層（セミアモル
ファス半導体層ともいう。）を有し、該微結晶半導体層上にバッファ層を有し、該バッフ
ァ層上に一対のソース領域及びドレイン領域を有し、ソース領域及びドレイン領域に接す
る一対のソース電極及びドレイン電極を有する。また、ソース電極とドレイン電極が対向
する領域において、ソース領域及びドレイン領域の一部、並びにバッファ層の一部が露出
している。
または、ソース領域及びドレイン領域の一部を露出させるようにソース領域及びドレイ
ン領域に接する一対のソース電極及びドレイン電極を有することが好ましい。ソース電極
とドレイン電極との間のリーク電流を低減するためである。この場合、ソース領域及びド
レイン領域は、ソース電極及びドレイン電極に接する領域と、ソース電極及びドレイン電
極に接しない領域と、を有する。また、ソース電極及びドレイン電極の端部の外側にソー
ス領域及びドレイン領域の端部が形成される。
本発明の表示装置は、入力端子と、画素部と、を有する表示装置であって、前記入力端
子と前記画素部との間には少なくとも一の保護回路を有し、前記保護回路は、少なくとも
一の薄膜トランジスタを有し、前記薄膜トランジスタは、ゲート電極と、前記第１のゲー
ト電極を覆って設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられた微結晶半導
体層と、前記微結晶半導体層上に設けられたバッファ層と、前記バッファ層上の一部に設
けられた、側面が前記バッファ層の凹部の側面と略同一面上に存在するソース領域及びド
レイン領域と、前記ソース領域上に接して設けられたソース電極と、前記ドレイン領域上
に接して設けられたドレイン電極と、を有し、前記バッファ層において、前記ソース領域
及びドレイン領域と重畳する領域は、チャネル形成領域と重畳する領域よりも厚く、前記
ソース電極及びドレイン電極上には保護絶縁層を有し、前記保護絶縁層は第１の開口部及
び第２の開口部を有し、前記第１の開口部は、前記ソース電極又はドレイン電極に達する
ように設けられ、前記第２の開口部は、前記ゲート電極上に達するように設けられ、前記
保護絶縁層上には前記第１の開口部と前記第２の開口部を接続する電極が設けられている
ことを特徴とする。
ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部が一致せず
、ソース電極及びドレイン電極の端部の外側にソース領域及びドレイン領域の端部が形成
されることにより、ソース電極及びドレイン電極の端部の距離が離れるため、ソース電極
及びドレイン電極間のリーク電流を低減し、ショート（短絡）を防止することができる。
また、ソース電極及びドレイン電極並びにソース領域及びドレイン領域の端部に電界が集
中せず、ゲート電極と、ソース電極及びドレイン電極と、の間でのリーク電流を低減する
ことができる。
また、バッファ層は一部に凹部を有し、当該凹部の側面とソース領域及びドレイン領域
の端部とが一致している。バッファ層は一部に凹部を有してソース領域とドレイン領域の
リークパスの距離が大きいため、ソース領域及びドレイン領域の間でのリーク電流を低減
し、オフ電流を小さくすることができる。
また、微結晶半導体層とソース領域及びドレイン領域との間にも、バッファ層を有する
。微結晶半導体層はチャネル形成領域として機能する。また、バッファ層は、微結晶半導
体層の酸化を防止し、高抵抗領域として機能する。微結晶半導体層とソース領域及びドレ
イン領域との間に、凹部が設けられたバッファ層を有するため、移動度が高く、リーク電
流が小さく、耐圧が高い薄膜トランジスタを形成することができる。薄膜トランジスタの
リーク電流を小さくすることで、オフ電流を小さくすることができる。
バッファ層は、非晶質半導体により形成することができ、更には、窒素、水素、又はハ
ロゲンのいずれか一つ以上を含むことが好ましい。非晶質半導体層に、窒素、水素、又は
ハロゲンのいずれか一つを含ませることで、微結晶半導体層に含まれる結晶粒が酸化され
ることを低減することが可能である。
バッファ層は、プラズマＣＶＤ法又はスパッタリング法等で形成することができる。ま
た、非晶質半導体層を形成した後、非晶質半導体層を窒素プラズマ、水素プラズマ又はハ
ロゲンプラズマに曝すことで非晶質半導体層を窒素化、水素化又はハロゲン化することが
できる。
バッファ層を微結晶半導体層の表面に設けることで、微結晶半導体層が有する結晶粒（
特に、表面）の酸化を低減することができ、薄膜トランジスタの電気的特性の悪化を低減
することができる。
微結晶半導体層は、基板上に直接成膜することができる。具体的には、水素化珪素（シ
ラン等）を原料ガスとし、プラズマＣＶＤ法を用いて成膜することができる。上記方法を
用いて作製された微結晶半導体層は、概ね０．５ｎｍ以上２０ｎｍ以下の半導体結晶粒を
非晶質半導体層中に含む微結晶半導体も含んでいる。そのため、多結晶半導体層を用いる
場合と異なり、半導体層の成膜後に、レーザ結晶化法等の結晶化工程を必ずしも設ける必
要がない。微結晶半導体層を用いることで、薄膜トランジスタの作製工程の数を削減する
ことができ、表示装置の歩留まりを向上させ、コストを抑えることができる。本明細書に
おいては、成膜によって得られる膜（層）を微結晶半導体膜（層）と呼び、成膜後に溶融
しない程度のエネルギー密度でレーザ光を照射して結晶を成長させた膜（層）をＬＰＳＡ
Ｓ膜（層）という。また、周波数が１ＧＨｚ以上のマイクロ波を用いたプラズマは電子密
度が高く、原料ガスである水素化珪素の解離が容易となる。このため、周波数が数十ＭＨ
ｚ以上数百ＭＨｚ以下のマイクロ波プラズマＣＶＤ法と比較して、微結晶半導体層を容易
に作製することが可能であり、成膜速度を高めることができる。このため、表示装置の量
産性（生産性）を高めることができる。
また、本発明は、微結晶半導体層を有する薄膜トランジスタを保護回路に用いて表示装
置を作製する。微結晶半導体層を用いた薄膜トランジスタの移動度は概ね１ｃｍ２／Ｖ・
ｓｅｃ以上２０ｃｍ２／Ｖ・ｓｅｃ以下であり、非晶質半導体層を用いた薄膜トランジス
タの移動度の約２〜２０倍である。そのため、駆動回路の一部又は全体を、画素部と同じ
基板上に一体形成し、システムオンパネルを形成することもできる。
また、素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても
良いし、画素電極となる導電層を成膜した後であって、エッチングして画素電極を形成す
る前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における液晶表示装置とは、画像表示デバイスもしくは光源（照明装
置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ
ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）
テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられた
モジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、又は
表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実
装されたモジュールも全て液晶表示装置に含むものとする。
なお、本明細書中におけるＬＰＳＡＳとは、成膜後の微結晶半導体層にレーザ処理（Ｌ
ａｓｅｒ Ｐｒｏｃｅｓｓ。以下、「ＬＰ」ともいう。）を行って得られる結晶性半導体
を指す。
なお、本発明における微結晶半導体層の形成では、ゲート絶縁層上に微結晶シリコン（
Ｓｅｍｉ−Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ。以下、「ＳＡＳ」ともいう。）層を堆
積する。その後、微結晶半導体層の表面側からレーザ光を照射する。レーザ光は、セミア
モルファスシリコン層が溶融しないエネルギー密度で照射する。すなわち、本発明におけ
るＬＰは、輻射加熱によりセミアモルファスシリコン層を溶融させないで行う固相結晶成
長を起こさせるものである。すなわち、堆積されたセミアモルファスシリコン層が液相に
ならない臨界領域を利用するものであり、その意味において「臨界成長」ともいうことが
できる。
上記のレーザ光は、セミアモルファスシリコン層とゲート絶縁層の界面にまで作用させ
ることができる。それにより、セミアモルファスシリコン層に形成される結晶を種として
、固相結晶成長させ、結晶性が改善されたセミアモルファスシリコン層を形成することが
できる。代表的には、セミアモルファスシリコン層の表面側に形成される結晶を核として
、該表面からゲート絶縁層との界面に向けて固相結晶成長が進み、略柱状の結晶が形成さ
れる。または、セミアモルファスシリコン層内に形成された結晶を核として、当該結晶核
をセミアモルファスシリコン層の表面とゲート絶縁層との界面へ固相結晶成長させること
で、結晶性が改善されたセミアモルファスシリコン層を形成することができる。ＬＰ処理
による固相結晶成長は、結晶粒径を拡大させるものではなく、レーザの照射方向（層の厚
さ方向）に結晶成長を進行させるものである。
上記のＬＰ処理では、レーザビームが矩形長尺状に集光（線状レーザビームに成形）さ
れることで、例えば７３０ｍｍ×９２０ｍｍのガラス基板上のセミアモルファスシリコン
層を１回のレーザビームスキャンで処理することができる。この場合、線状のレーザビー
ムを重ね合わせる割合（オーバーラップ率）を０〜９０％、好ましくは０〜６７％として
行う。これにより、基板１枚当たりの処理時間が短縮され、生産性を向上させることがで
きる。ただし、レーザビームの形状は線状に限定されるものではなく、面状としてもよい
。また、ＬＰ処理はガラス基板のサイズに限定されず、様々なサイズの基板に対して適用
することができる。ＬＰ処理を行うことで、微結晶半導体層とゲート絶縁層との界面領域
の結晶性が改善され、ボトムゲート構造を有するトランジスタの電気的特性を向上させる
ことができる。
このような臨界成長によることで、従来の低温ポリシリコンに生じていた表面の凹凸（
リッジと呼ばれる凸状体）が形成されず、ＬＰ処理後のシリコン表面は平滑なものとなる
。
以上説明したように、成膜後のセミアモルファスシリコン層に直接的にレーザ光を作用
させて得られる結晶性のシリコン層は、従来における堆積されたままの微結晶シリコン層
や、伝導加熱により改質された微結晶シリコン層（非特許文献１におけるもの）とは、そ
の成長メカニズム及び形成される層の膜質が大きく異なる。
なお、本明細書中において、非晶質半導体層には、窒素、水素、フッ素、又は塩素、を
含ませることが好ましい。
本発明により、電気的特性が良好であり、且つ信頼性の高い薄膜トランジスタを有する
表示装置を歩留まりよく、低いコストで作製することができる。
本発明に用いる薄膜トランジスタの構造の一例を説明する図。 本発明を適用することのできる表示装置の一例を説明する図。 本発明を適用する保護回路の回路構成の例を説明する図。 本発明に用いる薄膜トランジスタの作製方法の一例を説明する図。 本発明に用いる薄膜トランジスタの作製方法の一例を説明する図。 本発明に用いる薄膜トランジスタの作製に用いるプラズマＣＶＤ装置上面図。 本明細書中におけるテーパー角を定義する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な液晶表示装置を説明する図。 本発明を適用可能な発光装置の作成方法の一例を説明する図。 本発明を適用可能な発光装置を説明する図。 本発明を適用可能な表示装置の構成を説明するブロック図。 本発明を適用可能な表示装置の駆動回路を説明する等価回路図。 本発明に適用可能な表示装置の駆動回路を説明する等価回路図。 本発明の液晶表示パネルを説明する上面図及び断面図。 本発明の発光表示パネルを説明する上面図及び断面図。 本発明の表示装置を用いた電子機器を説明する図。 本発明の表示装置を用いた電子機器を説明する図。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下
の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその
形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。
したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるもので
はない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。
（実施の形態１）
本実施の形態では、本発明の一形態について図面を参照して説明する。
まず、本発明の半導体表示装置の構成について、図２を参照して説明する。図２は、半
導体表示装置が形成された基板１３０の上面図を示す。基板１３０上には、画素部１３１
が形成されている。また、入力端子１３２及び入力端子１３３は、基板１３０上に形成さ
れた画素回路に対して画像を表示するための信号及び電源電力を供給する。
なお、本発明は図２に示す形態に限定されない。すなわち、基板１３０上には、走査線
駆動回路及び信号線駆動回路の一方又は双方が形成されていてもよい。
そして、基板１３０上に形成された走査線側の入力端子１３２及び信号線側の入力端子
１３３と、画素部１３１とは、縦横に延びた配線によって接続されており、該配線は保護
回路１３４〜１３７に接続されている。
画素部１３１と、入力端子１３２とは、配線１３９によって接続されている。保護回路
１３４は、画素部１３１と、入力端子１３２との間に配設され、配線１３９に接続されて
いる。保護回路１３４を設けることによって、画素部１３１が有する薄膜トランジスタ等
の各種半導体素子を保護することができ、これらが劣化し、又は破壊することを防止でき
る。なお、配線１３９は、図中では一の配線を指し示しているが、配線１３９と平行に設
けられている複数の配線のすべてが配線１３９と同様の接続関係を有する。なお、配線１
３９は、走査線として機能するものである。
なお、走査線側には、入力端子１３２と画素部１３１との間に設けられている保護回路
１３４のみならず、画素部１３１を挟んで入力端子１３２の反対側にも保護回路が設けら
れていても良い（図２の保護回路１３５を参照）。
一方で、画素部１３１と、入力端子１３３とは配線１３８によって接続されている。保
護回路１３６は、画素部１３１と、入力端子１３３との間に配設され、配線１３８に接続
されている。保護回路１３６を設けることによって、画素部１３１が有する薄膜トランジ
スタ等の各種半導体素子を保護することができ、これらが劣化し、又は破壊されることを
防止できる。なお、配線１３８は、図中では一の配線を指し示しているが、配線１３８と
平行に設けられている複数の配線のすべてが配線１３８と同様の接続関係を有する。なお
、配線１３８は、信号線として機能するものである。
なお、信号線側には、入力端子１３３と画素部１３１との間に設けられている保護回路
１３６のみならず、画素部１３１を挟んで入力端子１３３の反対側にも設けられていても
良い（図２の保護回路１３７を参照）。
なお、保護回路１３４〜１３７は全て設ける必要はない。しかし、少なくとも保護回路
１３４は設ける必要がある。走査線に過大な電流が生じることで、画素部１３１が有する
薄膜トランジスタのゲート絶縁層が破壊され、多数の点欠陥を生じうるからである。
また、保護回路１３４のみならず保護回路１３６を設けることで信号線に過大な電流が
生じることを防止できる。そのため、保護回路１３４のみを設ける場合と比較して信頼性
が向上し、歩留まりが向上する。保護回路１３６を有することで、薄膜トランジスタ形成
後のラビング工程等にて生じうる、静電気による破壊を防止することもできる。
更には、保護回路１３５及び保護回路１３７を有することで、信頼性を更に向上させる
ことができる。また、歩留まりを高くすることができる。保護回路１３５及び保護回路１
３７は、入力端子１３２及び入力端子１３３とは反対側に設けられている。そのため、こ
れらは表示装置の作製工程（例えば、ラビング工程）中において生じる、各種半導体素子
の劣化及び破壊を防止することに寄与する。
なお、図２では、基板１３０とは別に形成した信号線駆動回路及び走査線駆動回路をＣ
ＯＧ方式やＴＡＢ方式等の公知の方式により基板１３０に実装する。しかし、これに限定
されず、走査線駆動回路と画素部とを基板１３０上に形成し、信号線駆動回路は別に形成
したものを実装してもよい。または、走査線駆動回路の一部或いは信号線駆動回路の一部
を、画素部１３１と共に基板１３０上に形成し、走査線駆動回路の他の部分或いは信号線
駆動回路の他の部分を実装するようにしても良い。走査線駆動回路の一部が画素部１３１
と走査線側の入力端子１３２との間に設けられている場合には、走査線側の入力端子１３
２と基板１３０上の走査線駆動回路の一部との間に保護回路を設けても良いし、走査線駆
動回路の一部と画素部１３１との間に保護回路を設けても良いし、これらの双方に保護回
路を設けても良い。また、信号線駆動回路の一部が画素部１３１と信号線側の入力端子１
３３との間に設けられている場合には、信号線側の入力端子１３３と基板１３０上の信号
線駆動回路の一部との間に保護回路を設けても良いし、信号線駆動回路の一部と画素部１
３１との間に保護回路を設けても良いし、これらの双方に保護回路を設けても良い。つま
り、駆動回路の形態は様々であるため、保護回路はその形態に合わせて設ける数と場所を
定める。
次に、図２における保護回路１３４〜１３７に用いられる保護回路の具体的な回路構成
の例について、図３を参照して説明する。微結晶半導体層を有する薄膜トランジスタでは
ｐ型トランジスタよりもｎ型トランジスタの方が高移動度であり、ｐ型トランジスタより
もｎ型トランジスタを用いることが一般的である。そのため、以下の説明ではｎ型トラン
ジスタを設ける場合についてのみ説明する。
図３（Ａ）に示す保護回路は、複数の薄膜トランジスタを用いた保護ダイオード１５１
〜１５４を有する。保護ダイオード１５１は、直列に接続されたｎ型薄膜トランジスタ１
５１ａ及びｎ型薄膜トランジスタ１５１ｂを有している。そして、ｎ型薄膜トランジスタ
１５１ａのソース電極及びドレイン電極の一方は、ｎ型薄膜トランジスタ１５１ａ及びｎ
型薄膜トランジスタ１５１ｂのゲート電極と接続され、且つ電位Ｖｓｓに保たれている。
ｎ型薄膜トランジスタ１５１ａのソース電極及びドレイン電極の他方は、ｎ型薄膜トラン
ジスタ１５１ｂのソース電極及びドレイン電極の一方に接続されている。ｎ型薄膜トラン
ジスタ１５１ｂのソース電極及びドレイン電極の他方は保護ダイオード１５２に接続され
ている。そして、他の保護ダイオード１５２〜１５４も保護ダイオード１５１と同様に、
それぞれ直列に接続された複数の薄膜トランジスタを有し、且つ直列に接続された複数の
薄膜トランジスタの一端は、複数の薄膜トランジスタのゲート電極と接続されている。
なお、本発明において、保護ダイオード１５１〜１５４のそれぞれが有する薄膜トラン
ジスタの数及び極性は、図３（Ａ）に示す構成に限定されない。例えば、保護ダイオード
１５１は、直列に接続された三つの薄膜トランジスタにより構成されていてもよい。
そして、保護ダイオード１５１〜１５４は順に直列に接続されており、且つ保護ダイオ
ード１５２と保護ダイオード１５３の間は、配線１５５に接続されている。なお、配線１
５５は、保護対象となる半導体素子に電気的に接続されているものである。なお、配線１
５５と接続する配線は、保護ダイオード１５２と保護ダイオード１５３との間の配線に限
定されない。即ち、配線１５５は、保護ダイオード１５１と保護ダイオード１５２との間
に接続されていても良いし、保護ダイオード１５３と保護ダイオード１５４との間に接続
されていても良い。
そして、保護ダイオード１５４の一端は電源電位Ｖｄｄに保たれている。また、保護ダ
イオード１５１〜１５４のそれぞれは、逆方向バイアスの電圧がかかるように接続されて
いる。
図３（Ｂ）に示す保護回路は、保護ダイオード１６０、保護ダイオード１６１、容量素
子１６２、容量素子１６３及び抵抗素子１６４を有する。抵抗素子１６４は２端子の抵抗
であり、その一端には配線１６５から電位Ｖｉｎが供給され、他端には電位Ｖｓｓが供給
される。抵抗素子１６４は、電位Ｖｉｎが供給されなくなったときに配線１６５の電位を
Ｖｓｓにするために設けられており、その抵抗値は配線１６５の配線抵抗よりも十分に大
きくなるように設定する。保護ダイオード１６０及び保護ダイオード１６１は、ダイオー
ド接続されたｎ型薄膜トランジスタを用いている。
なお、図３に示す保護ダイオードは、更に複数の薄膜トランジスタを直列に接続したも
のであっても良い。
ここで、図３に示す保護回路が動作する場合について考える。このとき、保護ダイオー
ド１５１、１５２、１５６、１６１、１７０、１７１、１７４、１７５のソース電極及び
ドレイン電極において、電位Ｖｓｓに保持される側がドレイン電極である。また他方はソ
ース電極となる。保護ダイオード１５３、１５４、１５７、１６０、１７２、１７３、１
７６、１７７のソース電極及びドレイン電極において、電位Ｖｄｄに保持される側をソー
ス電極とし、他方がドレイン電極となる。また、保護ダイオードを構成する薄膜トランジ
スタのしきい値電圧をＶｔｈと示す。
また、保護ダイオード１５１、１５２、１５６、１６１、１７０、１７１、１７４、１
７５は電位Ｖｉｎが電位Ｖｓｓより高いときに逆バイアスの電圧がかかり、電流が流れに
くい。一方、保護ダイオード１５３、１５４、１５７、１６０、１７２、１７３、１７６
、１７７は、電位Ｖｉｎが電位Ｖｄｄより低いときに逆方向バイアスの電圧がかかり、電
流が流れにくい。
ここでは、電位Ｖｏｕｔが概ね電位Ｖｓｓと電位Ｖｄｄの間となるように設けられた保
護回路の動作について説明する。
まず、電位Ｖｉｎが電位Ｖｄｄよりも高い場合を考える。電位Ｖｉｎが電位Ｖｄｄより
も高い場合、保護ダイオード１５３、１５４、１５７、１６０、１７２、１７３、１７６
、１７７のゲート電極とソース電極間の電位差Ｖｇｓ＝Ｖｉｎ−Ｖｄｄ＞Ｖｔｈのときに
、当該ｎ型薄膜トランジスタはオンする。ここでは、Ｖｉｎが異常に高い場合を想定して
いるため、当該ｎ型薄膜トランジスタはオンする。このとき、保護ダイオード１５１、１
５２、１５６、１６１、１７０、１７１、１７４、１７５が有するｎ型薄膜トランジスタ
は、オフする。そうすると、保護ダイオード１５３、１５４、１５７、１６０、１７２、
１７３、１７６、１７７を介して、配線１５５、１５８、１６５、１７９Ａ、１７９Ｂの
電位がＶｄｄとなる。従って、ノイズ等により電位Ｖｉｎが電位Ｖｄｄよりも異常に高く
なったとしても、配線１５５、１５８、１６５、１７９Ａ、１７９Ｂの電位は、電位Ｖｄ
ｄよりも高くなることはない。
一方で、電位Ｖｉｎが電位Ｖｓｓよりも低い場合には、保護ダイオード１５１、１５２
、１５６、１６１、１７０、１７１、１７４、１７５のゲート電極とソース電極間の電位
差Ｖｇｓ＝Ｖｓｓ−Ｖｉｎ＞Ｖｔｈのときに、当該ｎ型薄膜トランジスタはオンする。こ
こでは、Ｖｉｎが異常に低い場合を想定しているため、ｎ型薄膜トランジスタはオンする
。このとき、保護ダイオード１５３、１５４、１５７、１６０、１７２、１７３、１７６
、１７７が有するｎ型薄膜トランジスタはオフする。そうすると、保護ダイオード１５１
、１５２、１５６、１６１、１７０、１７１、１７４、１７５を介して、配線１５５、１
５８、１６５、１７９Ａ、１７９Ｂの電位がＶｓｓとなる。従って、ノイズ等により、電
位Ｖｉｎが電位Ｖｓｓより異常に低くなったとしても、配線１５５、１５８、１６５、１
７９Ａ、１７９Ｂの電位は、電位Ｖｓｓよりも低くなることはない。さらに、容量素子１
６２、１６３は、入力電位Ｖｉｎが有するパルス状のノイズを鈍らせ、ノイズによる電位
の急峻な変化を緩和する働きをする。
なお、電位Ｖｉｎが、Ｖｓｓ−ＶｔｈからＶｄｄ＋Ｖｔｈの間の場合には、すべての保
護ダイオードが有するｎ型薄膜トランジスタがオフとなり、電位Ｖｉｎが電位Ｖｏｕｔへ
入力される。
以上説明したように保護回路を配置することで、配線１５５、１５８、１６５、１７９
Ａ、１７９Ｂの電位は、概ね電位Ｖｓｓと電位Ｖｄｄの間に保たれることになる。従って
、配線１５５、１５８、１６５、１７９Ａ、１７９Ｂがこの範囲から大きく外れる電位と
なることを防止することができる。つまり、配線１５５、１５８、１６５、１７９Ａ、１
７９Ｂが異常に高い電位または異常に低い電位となることを防止し、当該保護回路の後段
の回路が破壊され又は劣化することを防止し、後段の回路を保護することができる。
さらに、図３（Ｂ）に示すように、入力端子に抵抗素子１６４を有する保護回路を設け
ることで、信号が入力されていないときに、信号が与えられる全ての配線の電位を、一定
（ここでは電位Ｖｓｓ）とすることができる。つまり信号が入力されていないときは、配
線同士をショートさせることができるショートリングとしての機能も有する。そのため、
配線間に生じる電位差に起因する静電破壊を防止することができる。また、抵抗素子１６
４の抵抗値が配線抵抗に対して十分に大きいので、信号の入力時に、配線に与えられる信
号が電位Ｖｓｓまで降下することを防止することができる。
ここで、一例として、図３（Ｂ）の保護ダイオード１６０及び保護ダイオード１６１に
閾値電圧Ｖｔｈ＝０のｎ型薄膜トランジスタを用いた場合について説明する。
まず、Ｖｉｎ＞Ｖｄｄの場合には、保護ダイオード１６０はＶｇｓ＝Ｖｉｎ−Ｖｄｄ＞
０となり、オンする。保護ダイオード１６１はオフする。従って、配線１６５の電位はＶ
ｄｄとなり、Ｖｏｕｔ＝Ｖｄｄとなる。
一方で、Ｖｉｎ＜Ｖｓｓの場合には、保護ダイオード１６０はオフする。保護ダイオー
ド１６１はＶｇｓ＝Ｖｓｓ−Ｖｉｎ＞０となり、オンする。従って、配線１６５の電位は
Ｖｓｓとなり、Ｖｏｕｔ＝Ｖｓｓとなる。
このように、Ｖｉｎ＜ＶｓｓまたはＶｄｄ＜Ｖｉｎとなる場合であっても、Ｖｓｓ＜Ｖ
ｏｕｔ＜Ｖｄｄの範囲で動作させることができる。従って、Ｖｉｎが過大な場合または過
小な場合であっても、Ｖｏｕｔが過大になりまたは過小となることを防止することができ
る。従って、例えばノイズ等により、電位Ｖｉｎが電位Ｖｓｓより低くなる場合であって
も、配線１６５の電位は、電位Ｖｓｓよりも遙かに低くなることはない。さらに、容量素
子１６２及び容量素子１６３は、入力電位Ｖｉｎが有するパルス状のノイズを鈍らせ、電
位の急峻な変化を緩和する働きをする。
以上説明したように保護回路を配置することで、配線１６５の電位は、電位Ｖｓｓと電
位Ｖｄｄの間に概ね保たれることになる。従って、配線１６５がこの範囲から大きくはず
れた電位となることを防止することができ、当該保護回路の後段の回路（入力部がＶｏｕ
ｔに電気的に接続された回路）を破壊又は劣化から保護することができる。さらに、入力
端子に保護回路を設けることで、信号が入力されていないときに、信号が与えられる全て
の配線の電位を、一定（ここでは電位Ｖｓｓ）に保つことができる。つまり、信号が入力
されていないときは、配線同士をショートさせることができるショートリングとしての機
能も有する。そのため、配線間に生じる電位差に起因する静電破壊を防止することができ
る。また、抵抗素子１６４の抵抗値が十分に大きいので、信号の入力時には、配線１６５
に与えられる信号の電位の低下を防止できる。
図３（Ｃ）に示す保護回路は、保護ダイオード１６０及び保護ダイオード１６１を、そ
れぞれ２つのｎ型薄膜トランジスタで代用したものである。
なお、図３（Ｂ）及び図３（Ｃ）に示す保護回路は、保護ダイオードとしてダイオード
接続されたｎ型薄膜トランジスタを用いているが、本発明はこの構成に限定されない。
また、図３（Ｄ）に示す保護回路は、保護ダイオード１７０〜１７７と、抵抗素子１７
８と、を有する。抵抗素子１７８は配線１７９Ａと配線１７９Ｂの間に直列に接続されて
いる。保護ダイオード１７０〜１７３のそれぞれは、ダイオード接続されたｎ型薄膜トラ
ンジスタを用いており、保護ダイオード１７４〜１７７のそれぞれは、ダイオード接続さ
れたｎ型薄膜トランジスタを用いている。
保護ダイオード１７０と保護ダイオード１７１は直列に接続されており、一端は電位Ｖ
ｓｓに保持され、他端は電位Ｖｉｎの配線１７９Ａに接続されている。保護ダイオード１
７２と保護ダイオード１７３は直列に接続されており、一端は電位Ｖｄｄに保持され、他
端は電位Ｖｉｎの配線１７９Ａに接続されている。保護ダイオード１７４と保護ダイオー
ド１７５は直列に接続されており、一端は電位Ｖｓｓに保持され、他端は電位Ｖｏｕｔの
配線１７９Ｂに接続されている。保護ダイオード１７６と保護ダイオード１７７は直列に
接続されており、一端は電位Ｖｄｄに保持され、他端は電位Ｖｏｕｔの配線１７９Ｂに接
続されている。
また、図３（Ｅ）に示す保護回路は、抵抗素子１８０と、抵抗素子１８１と、保護ダイ
オード１８２と、を有する。図３（Ｅ）では、保護ダイオード１８２としてダイオード接
続されたｎ型薄膜トランジスタを用いているが、本発明はこの構成に限定されない。ダイ
オード接続された複数の薄膜トランジスタを用いても良い。抵抗素子１８０と、抵抗素子
１８１と、保護ダイオード１８２は、配線１８３に直列に接続されている。
抵抗素子１８０及び抵抗素子１８１によって、配線１８３の電位の急激な変動を緩和し
、半導体素子の劣化又は破壊を防止することができる。また、保護ダイオード１８２によ
って、電位の変動により配線１８３に逆方向バイアスの電流が流れることを防止すること
ができる。
なお、図３（Ａ）に示す保護回路は、図３（Ｆ）に示す構成に置き換えることも可能で
ある。特に、本発明で用いる保護回路は、耐圧が高いため、図３（Ｆ）のような構成を用
いることができる。
なお、抵抗素子のみを配線に直列に接続する場合には、配線の電位の急激な変動を緩和
し、半導体素子の劣化又は破壊を防止することができる。また、保護ダイオードのみを配
線に直列に接続する場合、電位の変動により配線に逆方向の電流が流れるのを防ぐことが
できる。
なお、本発明に用いられる保護回路は図３に示す構成に限定されるものではなく、同様
の働きをする回路構成であれば、適宜設計変更が可能である。
また、本発明の保護回路が有する保護ダイオードとしては、ダイオード接続された薄膜
トランジスタが用いられる。該薄膜トランジスタは、耐圧の高い薄膜トランジスタを用い
ている。そのため、従来の保護回路では保護回路自体が破壊されうる程度の電圧がかかる
場合であっても、本発明の保護回路を有することで、配線が異常に高い電位又は異常に低
い電位となることを防止することができる。ここで、保護回路が有する保護ダイオードを
構成する薄膜トランジスタについて図１を参照して説明する。
図１は、図３に示す保護ダイオード１６０等の上面図及び断面図の一例を示している。
図１に示す保護ダイオードを構成する薄膜トランジスタは、基板１００上に第１の導電層
１０２を有し、第１の導電層１０２を覆って第１の絶縁層１０４を有し、第１の絶縁層１
０４上にＬＰＳＡＳ層１０６を有し、ＬＰＳＡＳ層１０６上にバッファ層１０８を有し、
バッファ層１０８上に不純物半導体層１１０を有し、不純物半導体層１１０上に第２の導
電層１１２を有し、第２の導電層１１２を覆って第２の絶縁層１１４を有し、第２の絶縁
層１１４上に第３の導電層１１６を有する。各層は所望の形状にパターン形成されている
。第３の導電層１１６は、第２の絶縁層１１４に設けられた第１の開口部１１８及び第２
の開口部１２０を介して、第１の導電層１０２と第２の導電層１１２とを電気的に接続す
る。
なお、ソース電極及びドレイン電極の一方は、少なくとも、ソース電極及びドレイン電
極の他方を囲い込んだ形状（Ｕ字型）となるように設けられている（図１を参照）。表示
装置の保護回路に用いる薄膜トランジスタの電極を図１に示すようにＵ字型の形状とする
ことで、該薄膜トランジスタのチャネル幅を大きくすることができ、過大な電流が流れる
場合であっても効果的に電流を流すことができる。そのため、本来の機能に優れた保護回
路を設けることができる。
次に、図１に示す保護ダイオードの作製方法について説明する。なお、微結晶半導体層
を有する薄膜トランジスタは一般にｐ型よりもｎ型の方が、移動度が高い。同一の基板上
に形成する薄膜トランジスタを全て同じ極性に統一すると、製造工程数を抑えることがで
きるため好ましい。そのため、ここでは、ｎ型の薄膜トランジスタの作製方法について説
明する。
まず、基板１００上に第１の導電層１０２を形成する。基板１００は、バリウムホウケ
イ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュ
ージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作
製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。
また、ステンレス合金などの金属基板の表面に絶縁層を設けた基板を用いても良い。すな
わち、基板１００としては、絶縁性表面を有する基板を用いる。基板１００がマザーガラ
スの場合には、基板の大きさとして、第１世代（例えば、３２０ｍｍ×４００ｍｍ）、第
２世代（例えば、４００ｍｍ×５００ｍｍ）、第３世代（例えば、５５０ｍｍ×６５０ｍ
ｍ）、第４世代（例えば、６８０ｍｍ×８８０ｍｍ、又は７３０ｍｍ×９２０ｍｍ）、第
５世代（例えば、１０００ｍｍ×１２００ｍｍ又は１１００ｍｍ×１３００ｍｍ）、第６
世代（例えば、１５００ｍｍ×１８００ｍｍ）、第７世代（例えば、１９００ｍｍ×２２
００ｍｍ）、第８世代（例えば、２１６０ｍｍ×２４６０ｍｍ）、第９世代（例えば、２
４００ｍｍ×２８００ｍｍ）、第１０世代（例えば、２８５０ｍｍ×３０５０ｍｍ）等の
ものを用いることができる。
第１の導電層１０２は、ゲート電極として機能する。第１の導電層１０２は、チタン、
モリブデン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジ
ウム等の金属材料又はこれらを主成分とする合金材料を用いて形成する。アルミニウムを
用いる場合には、タンタルを添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックが抑
制されるため、好ましい。また、ネオジムを添加して合金化したＡｌ−Ｎｄ合金を用いる
と、ヒロックが抑制されるだけでなく、抵抗の低い配線を形成することができるため、更
に好ましい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半
導体やＡｇＰｄＣｕ合金を用いてもよい。また、単層でも積層でもよい。例えば、アルミ
ニウム層上にモリブデン層が積層された２層の積層構造、銅の層上にモリブデン層を積層
した２層の積層構造又は銅の層上に窒化チタン層若しくは窒化タンタルを積層した２層の
積層構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層
が積層されることで、電気的抵抗が低く、且つ金属層から微結晶半導体層に拡散しうる金
属元素の拡散を防止することができる。または、窒化チタン層とモリブデン層から構成さ
れる２層の積層構造又は膜厚５０ｎｍのタングステン層と膜厚５００ｎｍのアルミニウム
とシリコンの合金層と膜厚３０ｎｍの窒化チタン層を積層した３層の積層構造としてもよ
い。また、３層の積層構造とする場合、第１の導電層のタングステンに代えて窒化タング
ステンを用いてもよいし、第２の導電層のアルミニウムとシリコンの合金層に代えてアル
ミニウムとチタンの合金層を用いてもよいし、第３の導電層の窒化チタン層に代えてチタ
ン層を用いてもよい。例えば、Ａｌ−Ｎｄ合金層上にモリブデン層を積層して形成すると
、耐熱性に優れ、且つ低抵抗な導電層を形成することができる。
第１の導電層１０２は、スパッタリング法や真空蒸着法により基板１００上に導電層を
形成し、該導電層上にフォトリソグラフィ技術又はインクジェット法によりマスクを形成
し、該マスクを用いて導電層をエッチングすることで形成することができる。また、銀、
金、銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成すること
で形成することもできる。なお、第１の導電層１０２と、基板１００との密着性向上及び
下地への拡散を防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板１００と、
第１の導電層１０２との間に設けてもよい。ここでは、フォトマスクを用いて形成したレ
ジストマスクを用いて、基板１００上に形成された導電層をエッチングして第１の導電層
１０２を形成する。
なお、第１の導電層１０２上には、後の工程で半導体層や配線層を形成するので、段差
を有する箇所における配線切れの防止のため、端部をテーパー状になるように加工するこ
とが好ましい。また、この工程で走査線も同時に形成することができる。更には、画素部
が有する容量線も形成することができる。なお、走査線とは、画素を選択する配線をいう
。
次に、第１の導電層１０２を覆って、第１の絶縁層１０４、微結晶半導体層１０５、バ
ッファ層１０７及び一導電型を付与する不純物元素が添加された不純物半導体層１０９、
導電層１１１を形成する層を順に形成し、導電層１１１上に多階調マスクを用いて、レジ
ストマスク１４０を形成する（図４（Ａ）を参照）。なお、少なくとも、第１の絶縁層１
０４、微結晶半導体層１０５及びバッファ層１０７を連続的に成膜することが好ましい。
更に好ましくは、第１の絶縁層１０４、微結晶半導体層１０５、バッファ層１０７及び不
純物半導体層１０９を連続的に成膜する。少なくとも、第１の絶縁層１０４、微結晶半導
体層１０５及びバッファ層１０７を大気に触れさせることなく連続成膜することで、大気
成分や大気中に浮遊する不純物元素に汚染されることなく、各積層界面を形成することが
できるので、薄膜トランジスタの電気的特性のばらつきを低減することができ、信頼性の
高い半導体装置を歩留まりよく作製することができる。
第１の絶縁層１０４は、ゲート絶縁層として機能する。第１の絶縁層１０４は、ＣＶＤ
法又はスパッタリング法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素又は窒化酸化珪
素で形成することができる。また、単層で形成しても良いし、これらを積層して形成して
もよい。第１の絶縁層１０４として、窒化珪素又は窒化酸化珪素と、酸化珪素又は酸化窒
化珪素と、を基板側からこの順に積層して形成することが好ましい。窒化珪素及び窒化酸
化珪素は、基板１００が不純物元素を含む場合に、これらがＬＰＳＡＳ層１０６に侵入す
ることを防止する効果が高く、酸化珪素及び酸化窒化珪素は、微結晶半導体層との界面特
性が良好だからである。または、第１の絶縁層１０４として、酸化珪素又は酸化窒化珪素
と、窒化珪素又は窒化酸化珪素と、酸化珪素又は酸化窒化珪素と、を基板側からこの順に
積層して形成してもよい。また、第１の絶縁層１０４を、酸化珪素、窒化珪素、酸化窒化
珪素又は窒化酸化珪素の単層で形成してもよい。更には、周波数が１ＧＨｚ以上のマイク
ロ波プラズマＣＶＤ法を用いて第１の絶縁層１０４を形成することが好ましい。マイクロ
波プラズマＣＶＤ法で形成した酸化窒化珪素及び窒化酸化珪素は、膜質が緻密なため耐圧
が高く、後に形成される薄膜トランジスタの信頼性を高めることができる。
第１の絶縁層１０４は、好ましくは、窒化酸化珪素上に酸化窒化珪素を積層し、二層構
造とする。この積層膜は５０ｎｍ以上、好ましくは５０ｎｍ以上２００ｎｍ以下となるよ
う形成する。窒化酸化珪素は、基板１００に含まれるアルカリ金属等がＬＰＳＡＳ層１０
６に混入することを防止することができる。また、酸化窒化珪素は、第１の導電層１０２
にアルミニウムを用いた場合に生じうるヒロックを防止し、更には、第１の導電層１０２
の酸化を防止することができる。
なお、酸化窒化珪素とは、その組成として、窒素よりも酸素の含有量が多いものであっ
て、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、シリコンが２５〜
３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪
素とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として
酸素が１５〜３０原子％、窒素が２０〜３５原子％、シリコンが２５〜３５原子％、水素
が１５〜２５原子％の範囲で含まれるものをいう。
なお、第１の絶縁層１０４の形成後、微結晶半導体層１０５の形成前に、微結晶半導体
層１０５の密着性向上及びＬＰによる酸化を防止するための層を第１の絶縁層１０４上に
形成することが好ましい。この処理により、この上に形成される微結晶半導体層１０５の
密着性を向上させ、ＬＰ時の酸化を防止することができる。
微結晶半導体層１０５は、後の工程によりＬＰＳＡＳ層１０６となるものである。微結
晶半導体層１０５は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導
体により形成される。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半
導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を約０
．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。微
結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを
示す５２０．６ｃｍ−１よりも低周波数側に、シフトしている。即ち、４８１ｃｍ−１以
上５２０．６ｃｍ−１以下の間に微結晶シリコンのラマンスペクトルのピークがある。ま
た、未結合手（ダングリングボンド）を終端するため水素又はハロゲンを少なくとも１原
子％又はそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン又はネオン等
の希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶
半導体層が得られる。このような微結晶半導体に関する記述は、例えば、特許文献３で開
示されている。
なお、ラマンスペクトルのピークの半値幅を用いることで、微結晶半導体層に含まれる
結晶粒の粒径を算出することが可能である。しかし、実際に微結晶半導体層に含まれる結
晶粒は、丸い形状ではないと考えられる。
微結晶半導体層１０５は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法
又は周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ法により形成することができる。
代表的には、ＳｉＨ４、Ｓｉ２Ｈ６等の水素化珪素を水素で希釈して形成することができ
る。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン及びネオンから
選ばれた一種又は複数種の希ガス元素で希釈して形成することもできる。希釈は、水素化
珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下
、更に好ましくは１００倍とする。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、Ｓｉ
ＨＣｌ３、ＳｉＣｌ４又はＳｉＦ４等を用いることができる。
また、微結晶半導体層は、価電子制御を目的とした不純物元素を意図的に添加しないと
きに弱いｎ型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能
する微結晶半導体層には、ｐ型を付与する不純物元素を、成膜と同時に又は成膜後に添加
することで、閾値電圧Ｖｔｈを制御することが好ましい。ｐ型を付与する不純物元素とし
ては、代表的には硼素があり、Ｂ２Ｈ６、ＢＦ３等の不純物気体を１ｐｐｍ〜１０００ｐ
ｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させることで形成すると良
い。そして硼素の濃度を、例えば１×１０１４〜６×１０１６ｃｍ−３とすると良い。
また、微結晶半導体層の酸素濃度を、１×１０１９ｃｍ−３以下、好ましくは５×１０
１８ｃｍ−３以下、窒素及び炭素の濃度を５×１０１８ｃｍ−３以下、好ましくは１×１
０１８ｃｍ−３以下とすることが好ましい。微結晶半導体層に混入しうる酸素、窒素及び
炭素の濃度を低減させることで、微結晶半導体層のチャネル形成領域がｎ型半導体になる
ことを防止することができる。また、これらが混入する濃度が素子間でばらつくと、閾値
電圧Ｖｔｈにばらつきが生じる。そのため、これらの濃度を低減させることで、基板内に
おける閾値電圧Ｖｔｈのばらつきを少なくすることができる。
微結晶半導体層１０５は、２ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ
以下で形成する。微結晶半導体層１０５は、薄膜トランジスタのチャネル形成領域として
機能する。微結晶半導体層１０５の厚さを２ｎｍ以上５０ｎｍ以下とすることで、薄膜ト
ランジスタを完全空乏型にすることができる。また、微結晶半導体層の成膜速度は、非晶
質半導体層の成膜速度の１／１０〜１／１００と遅いため、薄く形成することが好ましい
。薄く形成することで、スループットを向上させることができる。また、微結晶半導体は
微結晶で構成されているため、非晶質半導体と比較して電気的な抵抗が小さい。さらに、
微結晶半導体を用いた薄膜トランジスタでは、横軸にゲート電圧をとり、縦軸にソース−
ドレイン電流をとった電流−電圧特性を示す曲線の立ち上がり部分の傾きが急峻となる。
そのため、微結晶半導体をチャネル形成領域に用いた薄膜トランジスタはスイッチング素
子としての応答性に優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形
成領域に微結晶半導体を用いることで、薄膜トランジスタの閾値電圧Ｖｔｈの変動を抑制
することが可能である。閾値電圧Ｖｔｈの変動を抑制することで、電気的特性のばらつき
の少ない表示装置を作製することができる。
また、微結晶半導体は非晶質半導体と比較して、キャリアの移動度が高い。このため、
表示装置におけるスイッチング素子として、チャネル形成領域が微結晶半導体で構成され
る薄膜トランジスタを用いると、チャネル形成領域の面積、即ち薄膜トランジスタの面積
を縮小することが可能である。そのため、保護回路の面積を狭小化でき、表示装置の狭額
縁化が可能になる。
バッファ層１０７としては、微結晶半導体層１０５と同一の材料を用いて、非晶質半導
体層を形成する。非晶質半導体層は、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素により、プ
ラズマＣＶＤ法を用いて形成することができる。また、上記の水素化珪素に、ヘリウム、
アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素で希釈して用
いることで、非晶質半導体層を形成することができる。水素化珪素の流量の１倍以上２０
倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素
を用いて、水素を含む非晶質半導体層を形成することができる。また、上記の水素化珪素
と、窒素又はアンモニアと、を用いることで、窒素を含む非晶質半導体層を形成すること
ができる。また、上記の水素化珪素と、フッ素又は塩素を含む気体（Ｆ２、Ｃｌ２、ＨＦ
、ＨＣｌ等）を用いることで、フッ素又は塩素を含む非晶質半導体層を形成することがで
きる。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、Ｓｉ
Ｆ４等を用いることができる。なお、この非晶質半導体層の膜厚は、１００ｎｍ以上５０
０ｎｍ以下とし、好ましくは１５０ｎｍ以上４００ｎｍ以下とし、更に好ましくは２００
ｎｍ以上３００ｎｍ以下とする。
また、バッファ層１０７は、ターゲットとして非晶質半導体を用いて、水素又は希ガス
中でスパッタリングすることで形成した非晶質半導体により形成してもよい。このとき、
アンモニア、窒素又はＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体
層を形成することができる。また、雰囲気中にフッ素又は塩素を含む気体（Ｆ２、Ｃｌ２
、ＨＦ、ＨＣｌ等）を含ませることにより、フッ素又は塩素を含む非晶質半導体層を形成
することができる。
また、バッファ層１０７として、微結晶半導体層１０５の表面にプラズマＣＶＤ法又は
スパッタリング法により非晶質半導体層を形成した後、非晶質半導体層の表面を水素プラ
ズマ、窒素プラズマ又はハロゲンプラズマにより処理して、非晶質半導体層の表面を水素
化、窒素化又はハロゲン化してもよい。または、非晶質半導体層の表面を、ヘリウムプラ
ズマ、ネオンプラズマ、アルゴンプラズマ又はクリプトンプラズマ等で処理してもよい。
バッファ層１０７は、非晶質半導体により形成するが、非晶質半導体層は結晶粒を含ま
ないことが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶ
Ｄ法又はマイクロ波プラズマＣＶＤ法により形成する場合は、結晶粒を含まない非晶質半
導体層となるように、成膜条件を制御することが好ましい。
バッファ層１０７は、後のソース領域及びドレイン領域の形成プロセスにおいて一部が
エッチングされて凹部を有するが、凹部と重畳するバッファ層１０８の一部が残存する厚
さで形成することが好ましい。エッチングされて残存する部分（凹部と重畳する部分）の
エッチング後の膜厚は、エッチング前の膜厚の半分程度とすることが好ましい。なお、エ
ッチング前の膜厚とは、上記のように、１００ｎｍ以上５００ｎｍ以下であり、好ましく
は１５０ｎｍ以上４００ｎｍ以下であり、更に好ましくは２００ｎｍ以上３００ｎｍ以下
である。なお、不純物半導体層１０９と重畳する部分のバッファ層１０８の膜厚は、ソー
ス領域及びドレイン領域の形成プロセスにおいて減少しないため、１００ｎｍ以上５００
ｎｍ以下であり、好ましくは１５０ｎｍ以上４００ｎｍ以下であり、更に好ましくは２０
０ｎｍ以上３００ｎｍ以下である。上記のように、バッファ層１０８となる非晶質半導体
層を十分に厚くすることで、ＬＰＳＡＳ層１０６を安定して形成することができる。この
ように、バッファ層１０８は、ＬＰＳＡＳ層１０６がエッチングされるのを防止する膜と
して機能する。
なお、バッファ層１０７には、リンや硼素等の一導電型を付与する不純物が含まれない
ように形成する。特に、閾値を制御するためにＬＰＳＡＳ層１０６に添加された硼素、ま
たは不純物半導体層１１０に含まれるリンがバッファ層１０８に混入しないことが好まし
い。例えば、バッファ層１０８がリンを含む場合には、ＬＰＳＡＳ層１０６と、バッファ
層１０８との間にＰＮ接合が形成される。また、バッファ層１０８が硼素を含む場合には
、バッファ層１０８と、不純物半導体層１１０との間にＰＮ接合が形成される。または、
硼素とリンの双方が混入することで、再結合中心が生じ、リーク電流を生じる原因となる
。バッファ層１０８が一導電型を付与するこれらの不純物を含まないことで、リーク電流
の発生領域をなくし、リーク電流の低減を図ることができる。また、不純物半導体層１１
０と、ＬＰＳＡＳ層１０６との間に、リンや硼素等の一導電型を付与する不純物が添加さ
れていない非晶質半導体層であるバッファ層１０８を有することで、チャネル形成領域と
なるＬＰＳＡＳ層１０６、ソース領域及びドレイン領域となる不純物半導体層１１０のそ
れぞれに含まれる不純物の拡散を防止することができる。
微結晶半導体層１０５の表面に、非晶質半導体層、更には水素、窒素又はハロゲンを含
む非晶質半導体層を形成することで、微結晶半導体層１０５に含まれる結晶粒の表面の自
然酸化を防止することが可能である。特に、非晶質半導体と結晶粒が接する領域では、結
晶格子の歪に由来した亀裂（クラック）が入りやすい。この亀裂に酸素が触れると結晶粒
は酸化され、酸化珪素が形成される。微結晶半導体層１０５の表面にバッファ層１０７を
有することで、結晶粒の酸化を防止することができる。または、この亀裂に新たなラジカ
ルが入り込み、結晶成長を起こしうるが、結晶面を大きくするように結晶成長するため、
上方に向かって針状に結晶成長しやすい。また、バッファ層１０７を設けることで、ソー
ス領域及びドレイン領域を形成する際に発生するエッチング残渣がＬＰＳＡＳ層１０６に
混入することを防止することができる。そのため、素子間の電気的特性のばらつきを低減
させ、信頼性の高い薄膜トランジスタを歩留まりよく作製することができる。
また、バッファ層１０７は、非晶質半導体により形成し、または、水素、窒素若しくは
ハロゲンを含む非晶質半導体により形成する。そのため、非晶質半導体のエネルギーギャ
ップは微結晶半導体に比べて大きく（非晶質半導体のエネルギーギャップは１．６〜１．
８ｅＶであり、微結晶半導体のエネルギーギャップは１．１〜１．５ｅＶである。）、電
気的抵抗が高く、移動度が低い（微結晶半導体の１／５〜１／１０である）。このため、
形成される薄膜トランジスタにおいて、不純物半導体層１０９と、微結晶半導体層１０５
と、の間に形成されるバッファ層１０７は高抵抗な領域として機能し、微結晶半導体層１
０５がチャネル形成領域として機能する。従って、バッファ層１０８は、チャネル形成領
域としては機能しない。このため、薄膜トランジスタのオフ電流を低減することができる
。このような薄膜トランジスタを液晶表示装置のスイッチング素子として用いた場合、液
晶表示装置のコントラストを向上させることができる。
不純物半導体層１０９は、ｎ型の薄膜トランジスタを形成する場合には、代表的には不
純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３等の一導電型を付与する不純
物元素を含む気体を加えれば良い。また、ｐ型の薄膜トランジスタを形成する場合には、
代表的な不純物元素として硼素を添加すれば良く、水素化珪素にＢ２Ｈ６等の不純物気体
を加えれば良い。不純物半導体層１０９は、微結晶半導体又は非晶質半導体で形成するこ
とができる。不純物半導体層１０９は２ｎｍ以上５０ｎｍ以下の厚さで形成する。つまり
、ＬＰＳＡＳ層１０６と同程度の厚さとすることが好ましい。不純物半導体層１０９の膜
厚を薄く成膜することでスループットを向上させることができる。
本発明では、上述したように、第１の絶縁層１０４から不純物半導体層１０９までを連
続成膜することが好ましい。ここで、これらの層を連続成膜することが可能な一例として
、マイクロ波プラズマＣＶＤ法について、図６を参照して説明する。なお、本発明にはマ
イクロ波プラズマＣＶＤ法のみならず、高周波プラズマＣＶＤ法を適用してもよい。図６
はマイクロ波プラズマＣＶＤ装置の上断面を示す模式図であり、中央に示される共通室２
１０の周りに、ロード室２００、アンロード室２０５、第１の反応室２０１〜第４の反応
室２０４を備えた構成となっている。共通室２１０と各室の間にはゲートバルブ２１２〜
２１７が備えられ、各室で行われる処理が、相互に干渉しないように構成されている。基
板２２０はロード室２００、アンロード室２０５のカセット２１８、カセット２１９に装
填され、共通室２１０の搬送手段２１１により第１の反応室２０１〜第４の反応室２０４
へ運ばれる。この装置では、堆積膜種ごとに反応室をあてがうことが可能であり、複数の
異なる膜を大気に触れさせることなく連続して形成することができる。
第１の反応室２０１〜第４の反応室２０４のそれぞれにおいて、第１の絶縁層１０４、
微結晶半導体層１０５、バッファ層１０７及び不純物半導体層１０９を積層して形成する
。この場合は、原料ガスの切り替えにより、異なる種類の複数の層を連続的に積層して成
膜することができる。この場合、第１の絶縁層１０４を形成した後、反応室内にシラン等
の水素化珪素を導入し、残留酸素及び水素化珪素を反応させて、反応物を反応室外に排出
し、反応室内の残留酸素濃度を低減させることができる。この結果、微結晶半導体層１０
５に含まれる酸素の濃度を低減することができる。また、微結晶半導体層１０５に含まれ
る結晶粒の酸化を防止することができる。
または、第１の反応室２０１及び第３の反応室２０３で第１の絶縁層１０４となる絶縁
層、微結晶半導体層及び非晶質半導体層を成膜し、第２の反応室２０２及び第４の反応室
２０４で不純物半導体層１０９を形成する。不純物半導体層１０９のみを単独で成膜する
ことにより、チャンバに残存する一導電型を付与する不純物元素が他の層に混入すること
を防ぐことができる。
図６のように、複数のチャンバが接続されたマイクロ波プラズマＣＶＤ装置を用いるこ
とで、第１の絶縁層１０４、微結晶半導体層１０５、バッファ層１０７及び不純物半導体
層１０９を連続的に成膜することができ、量産性（生産性）を高めることができる。また
、ある反応室がメンテナンスやクリーニングを行っていても、残りの反応室を用いること
で成膜処理が可能となり、成膜のタクトを向上させることができる。また、大気中に浮遊
する汚染源となりうる不純物元素に汚染されることなく各積層界面を形成することができ
るので、薄膜トランジスタの電気的特性のばらつきを低減することができる。
また、第１の反応室２０１で第１の絶縁層１０４を形成し、第２の反応室２０２で微結
晶半導体層１０５及びバッファ層１０７を形成し、第３の反応室２０３で不純物半導体層
１０９を形成することができる。また、微結晶半導体層は成膜速度が遅いため、複数の反
応室を用いて微結晶半導体層を成膜してもよい。例えば、第１の反応室２０１で第１の絶
縁層１０４を形成し、第２の反応室２０２及び第３の反応室２０３で微結晶半導体層１０
５を形成し、第４の反応室２０４でバッファ層１０７を形成し、第５の反応室（図示しな
い）で不純物半導体層１１０を形成してもよい。このように、複数の反応室を用いて同時
に微結晶半導体層を成膜することで、スループットを向上させることができる。このとき
、各反応室の内壁を、成膜する種類の層でコーティングすることが好ましい。
図６に示す構成のマイクロ波プラズマＣＶＤ装置を用いることで、各反応室で組成の類
似する層又は一種類の層を成膜することが可能であり、且つ大気に曝すことなく連続成膜
することができるため、既に成膜した層の残留物及び大気に浮遊する不純物元素に界面が
汚染されることなく、積層膜を形成することができる。
なお、図６に示すマイクロ波プラズマＣＶＤ装置には、ロード室及びアンロード室が別
々に設けられているが、これらを一つに統合し、ロード／アンロード室としてもよい。ま
た、マイクロ波プラズマＣＶＤ装置に予備室を設けてもよい。予備室で基板を予備加熱す
ることで、各反応室において成膜までの加熱時間を短縮することが可能であるため、スル
ープットを向上させることができる。
次に、成膜処理について説明する。成膜処理は、その目的に応じて、ガス供給部から供
給するガスを選択して行う。
ここでは、第１の絶縁層１０４が積層して２層構造で形成されている場合を示す。第１
の絶縁層１０４として窒化酸化珪素層を形成し、該窒化酸化珪素層上に酸化窒化珪素層を
形成する方法を一例としてあげる。
まず、マイクロ波プラズマＣＶＤ装置の反応室の処理容器の内部を、フッ素ラジカルで
クリーニングする。なお、フッ素ラジカルの導入は、反応室の外側に設けられたプラズマ
発生器に、フッ化炭素、フッ化窒素又はフッ素を導入し、解離し、これを反応室に導入す
ることで行う。フッ素ラジカルの導入により、反応室内をクリーニングすることができる
。
フッ素ラジカルでクリーニングした後に、反応室内部に水素を大量に導入することで、
反応室内の残留フッ素と水素を反応させて、残留フッ素の濃度を低減することができる。
このため、後に反応室の内壁に成膜する保護層へのフッ素の混入量を減らすことが可能で
あり、保護層の厚さを薄くすることが可能である。
次に、反応室の処理容器の内壁等の表面に保護層として酸化窒化珪素層を堆積する。こ
こでは、処理容器内の圧力を１Ｐａ以上２００Ｐａ以下、好ましくは１Ｐａ以上１００Ｐ
ａ以下とし、プラズマ着火用のガスとして、ヘリウム、アルゴン、キセノン及びクリプト
ン等の希ガスのいずれか一種以上のガスを導入する。更には、上記の希ガスに加えて水素
を導入する。特に、プラズマ着火用のガスとしてはヘリウムガスを用いることが好ましく
、更にはヘリウムと水素の混合ガスを用いることがより好ましい。
ヘリウムのイオン化エネルギーは２４．５ｅＶと高いが、約２０ｅＶに準安定状態があ
るので、放電中においては約４ｅＶでイオン化が可能である。このため、放電開始電圧が
低く、また放電を維持しやすい。よって、生成したプラズマを均一に維持することが可能
であり、省電力化が可能である。
また、プラズマ着火用のガスとして、更に酸素ガスを導入してもよい。希ガスと共に、
酸素ガスを処理容器内に導入することで、プラズマの着火を容易にすることができる。
次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５００Ｗ以
上６０００Ｗ以下、好ましくは４０００Ｗ以上６０００Ｗ以下としてプラズマを発生させ
る。次に、原料ガスをガス管から処理容器内に導入する。具体的には、原料ガスとして、
シラン、一酸化二窒素及びアンモニアを導入することで、処理容器の内壁、ガス管、誘電
体板、及び支持台表面上に保護層として窒化酸化珪素層を形成する。なお、原料ガスとし
て、アンモニアの代わりに窒素を導入しても良い。保護層の膜厚は５００〜２０００ｎｍ
となるように形成する。
次に、原料ガスの供給を停止し、処理容器内の圧力を低下させ、マイクロ波発生装置の
電源をオフにした後、処理容器内の支持台上に基板を導入する。
次に、上記の保護層と同様の工程により、基板上に第１の絶縁層１０４として窒化酸化
珪素層を堆積させる。
酸化窒化珪素層を所望の厚さまで堆積した後に原料ガスの供給を停止し、処理容器内の
圧力を低下させ、マイクロ波発生装置の電源をオフにする。
次に、処理容器内の圧力を１Ｐａ以上２００Ｐａ以下、好ましくは１Ｐａ以上１００Ｐ
ａ以下とし、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン及びクリプトン
等の希ガスのいずれか一種以上と、原料ガスである一酸化二窒素、希ガス及びシランを導
入する。次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５０
０Ｗ以上６０００Ｗ以下、好ましくは４０００Ｗ以上６０００Ｗ以下としてプラズマを発
生させる。次に、原料ガスをガス管から処理容器内に導入し、基板の窒化酸化珪素膜上に
酸化窒化珪素層を形成する。次に、原料ガスの供給を停止し、処理容器内の圧力を低下し
、マイクロ波発生装置の電源をオフにして、成膜プロセスを終了する。
以上の工程により、反応室内壁の保護層を窒化酸化珪素層とし、基板上に窒化酸化珪素
層と酸化窒化珪素層とを連続的に成膜することで、上層側の酸化窒化珪素層中への不純物
元素の混入を低減することができる。マイクロ波を発生させることが可能な電源装置を用
いたマイクロ波プラズマＣＶＤ法を用いてこれらの層を成膜することで、プラズマ密度が
高くなり緻密な層が形成される。そのため、耐圧の高い膜を形成することができる。この
層を薄膜トランジスタのゲート絶縁層として用いると、該薄膜トランジスタの閾値のばら
つきを低減することができる。また、ＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）試験に
おいて発生する不良の数を低減することができる。また、静電気に対する耐性が高まり、
高い電圧が印加されても破壊されにくいトランジスタを作製することができる。また、経
時破壊の少ない薄膜トランジスタを作製することができる。また、ホットキャリアダメー
ジの少ないトランジスタを作製することができる。
また、第１の絶縁層１０４としてマイクロ波プラズマＣＶＤ法により形成した酸化窒化
珪素層が単層である場合、上記の保護層の形成方法及び酸化窒化珪素層の形成方法を用い
る。特に、シランに対する一酸化二窒素の流量比を１００倍以上３００倍以下、好ましく
は１５０倍以上２５０倍以下とすると、耐圧の高い酸化窒化珪素層を形成することができ
る。
次に、マイクロ波プラズマＣＶＤ法により形成される微結晶半導体層と、バッファ層と
して機能する非晶質半導体層とを連続的に成膜する処理方法について説明する。まず、上
記の絶縁層の形成と同様に、反応室内をクリーニングする。次に、処理容器内に保護層と
して珪素層を堆積する。珪素層としては非晶質半導体層を０．２μｍ以上０．４μｍ以下
の厚さで形成する。ここでは、処理容器内の圧力を１Ｐａ以上２００Ｐａ以下、好ましく
は１Ｐａ以上１００Ｐａ以下とし、プラズマ着火用のガスとして、ヘリウム、アルゴン、
キセノン及びクリプトン等の希ガスのいずれか一種以上を導入する。なお、希ガスと共に
水素を導入してもよい。
次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力を５００Ｗ以
上６０００Ｗ以下、好ましくは４０００以上６０００Ｗ以下としてプラズマを発生させる
。次に、原料ガスをガス管から処理容器内に導入する。原料ガスとして、具体的には、水
素化珪素ガス及び水素ガスを導入することで、処理容器の内壁、ガス管、誘電体板及び支
持台表面上に保護層として微結晶珪素層を形成する。また、水素化珪素ガス及び水素ガス
を、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元
素で希釈して微結晶半導体層を形成することができる。ここで、水素化珪素に対して水素
の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは
１００倍とする。また、このときの保護層の膜厚は５００ｎｍ以上２０００ｎｍ以下とす
る。なお、マイクロ波発生装置の電源をオンにする前に、処理容器内に上記の希ガスの他
、水素化珪素ガス及び水素ガスを導入してもよい。
また、水素化珪素ガスを、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一
種又は複数種の希ガス元素で希釈して、保護層としての非晶質半導体層を形成することが
できる。
次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電
源をオフにした後、処理容器内の支持台上に基板を導入する。
次に、基板上に形成されるゲート絶縁層として機能する第１の絶縁層１０４の表面を水
素プラズマ処理する。微結晶半導体層を形成する前に水素プラズマ処理することにより、
第１の絶縁層１０４とＬＰＳＡＳ層１０６との間の界面における格子歪を低減することが
可能であり、第１の絶縁層１０４とＬＰＳＡＳ層１０６との間の界面特性を向上させるこ
とができ、形成される薄膜トランジスタの電気的特性を向上させることができる。
また、上記の水素プラズマ処理において、処理容器内に形成された保護層である非晶質
半導体層又は微結晶半導体層をも水素プラズマ処理することにより、保護層がエッチング
され、第１の絶縁層１０４の表面に微少量の半導体が堆積する。この、微少量の半導体が
結晶成長の核となり、微結晶半導体層が形成される。この結果、第１の絶縁層１０４とＬ
ＰＳＡＳ層１０６との界面における格子歪を低減することが可能であり、第１の絶縁層１
０４とＬＰＳＡＳ層１０６との間の界面特性を向上させることができる。このため、形成
される薄膜トランジスタの電気的特性を向上させることができる。
次に、上記の保護層と同様に、基板上に微結晶半導体を堆積させる。微結晶半導体層の
膜厚を２ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とする。なお、微
結晶半導体としてはシリコンを用いる。
なお、微結晶半導体層は、当該層の下方から上方に向かって結晶成長し、針状結晶を形
成する。結晶面が大きくなるように結晶が成長するからである。しかし、このように結晶
成長する場合であっても、微結晶半導体層が成膜される速度は、非晶質半導体層が成膜さ
れる速度の１％以上１０％以下程度である。
微結晶半導体層が所望の厚さまで堆積された後に、原料ガスの供給を停止し、処理容器
内の圧力を低下し、マイクロ波発生装置の電源をオフにして、微結晶半導体層の成膜プロ
セスを終了する。
次に、微結晶半導体層に対して微結晶半導体層の表面側からレーザ光を照射する。これ
について、以下に説明する。
本発明における微結晶半導体層の形成では、ゲート絶縁層上に微結晶半導体層を堆積後
、微結晶半導体層の表面側からレーザ光を照射するとよい。レーザ光は、セミアモルファ
スシリコン層が溶融しないエネルギー密度で照射する。すなわち、本発明におけるＬＰ処
理は、輻射加熱によりセミアモルファスシリコン層を溶融させないで行う固相結晶成長に
よるものである。すなわち、堆積されたセミアモルファスシリコン層が液相にならない臨
界領域を利用するものであり、その意味において「臨界成長」ともいうことができる。
上記のレーザ光はセミアモルファスシリコン層とゲート絶縁層の界面にまで作用させる
ことができる。それにより、セミアモルファスシリコン層の表面側における結晶を核とし
て、該表面からゲート絶縁層の界面に向けて固相結晶成長が進み、略柱状の結晶が成長す
る。ＬＰ処理による固相結晶成長は、結晶粒径を拡大させるものではなく、層の厚さ方向
における結晶性を改善する。
上記のＬＰ処理は矩形長尺状に集光（線状レーザビームに成形）することで、例えば７
３０ｍｍ×９２０ｍｍのガラス基板上のセミアモルファスシリコン層を１回のレーザビー
ムスキャンで処理することにより行うができる。この場合、線状レーザビームを重ね合わ
せる割合（オーバーラップ率）を０〜９０％、好ましくは０〜６７％として行う。これに
より、基板１枚当たりの処理時間が短縮され、生産性を向上させることができる。ただし
、レーザビームの形状は線状に限定されるものでなく面状としても同様に処理することが
できる。また、本ＬＰ処理は前記ガラス基板のサイズに限定されず、様々なサイズの基板
を用いることができる。ＬＰ処理を行うことで、微結晶半導体層とゲート絶縁層との界面
領域の結晶性が改善され、ボトムゲート構造を有するトランジスタの電気的特性を向上さ
せる。
このような「臨界成長」によれば、従来の低温ポリシリコンに生じていた表面の凹凸（
リッジと呼ばれる凸状体）が形成されず、ＬＰ処理後のシリコン表面は平滑性が保たれる
。
従って、成膜後のセミアモルファスシリコン層に直接的にレーザ光を作用させて得られ
る本発明にかかるＬＰＳＡＳ層は、従来における堆積されたのみの微結晶シリコン層及び
堆積後に伝導加熱により改質された微結晶シリコン層（非特許文献１を参照。）とは、そ
の成長メカニズム及び形成される層の膜質が明らかに異なることになる。
ＬＰＳＡＳ層を形成した後、プラズマＣＶＤ法により非晶質半導体層を３００℃以上４
００℃以下の温度下で成膜する。この成膜処理によりＬＰＳＡＳ層に水素が供給され、Ｌ
ＰＳＡＳ層の水素化をした場合と同等の効果が得られる。すなわち、ＬＰＳＡＳ層上に非
晶質半導体層を堆積することにより、ＬＰＳＡＳ層に水素を拡散させてダングリングボン
ドの終端をすることができる。
次に、処理容器内の圧力を下げ、原料ガスの流量を調整する。具体的には、水素ガスの
流量を微結晶半導体層の成膜条件より大幅に低減する。代表的には、水素化珪素の流量の
１倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下
の流量の水素ガスを導入する。または、水素ガスを処理容器内に導入せず、水素化珪素ガ
スを導入してもよい。このように水素化珪素に対する水素の流量を低減することにより、
バッファ層として形成される非晶質半導体層の成膜速度を向上させることができる。また
は、水素化珪素ガスを、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又
は複数種の希ガス元素で希釈する。次に、マイクロ波発生装置の電源をオンにし、マイク
ロ波発生装置の出力は５００Ｗ以上６０００Ｗ以下、好ましくは４０００Ｗ以上６０００
Ｗ以下としてプラズマを発生させて、非晶質半導体層を形成することができる。非晶質半
導体の成膜速度は微結晶半導体に比べて高いため、処理容器内の圧力を低く設定すること
ができる。このときの非晶質半導体層の膜厚を１００ｎｍ以上４００ｎｍ以下とする。
非晶質半導体層を所望の厚さまで堆積した後に、原料ガスの供給を停止し、処理容器内
の圧力を低下し、マイクロ波発生装置の電源をオフにして、非晶質半導体層の成膜プロセ
スを終了する。
なお、微結晶半導体層１０５及びバッファ層１０７となる非晶質半導体層をプラズマが
着火した状態で形成してもよい。具体的には水素化珪素に対する水素の流量比を徐々に低
減させて微結晶半導体層１０５及びバッファ層１０７となる非晶質半導体層を積層して形
成する。このような手法により微結晶半導体層１０５とバッファ層１０７との界面に不純
物が堆積せず、歪の少ない界面を形成することが可能であり、後に形成される薄膜トラン
ジスタの電気的特性を向上させることができる。
周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置で生成されたプラズマは電子密
度が高く、原料ガスから多くのラジカルが生成されて基板２２０へ供給されるため、基板
表面でのラジカル反応が促進され、微結晶半導体の成膜速度を高めることができる。更に
、複数のマイクロ波発生装置及び複数の誘電体板で構成されるマイクロ波プラズマＣＶＤ
装置は、大面積のプラズマを安定して生成することができる。このため、大面積基板上に
おいても、膜質について高い均一性を有する層を成膜することが可能であると共に、量産
性（生産性）を高めることができる。
また、同じ処理容器で微結晶半導体層及び非晶質半導体層を連続的に成膜することで、
歪の少ない界面を形成することが可能であり、また、界面に混入しうる大気成分を低減す
ることができるため好ましい。
なお、これらの絶縁層及び半導体層それぞれの作製工程において、反応室の内壁に５０
０ｎｍ以上２０００ｎｍ以下の保護層が形成されている場合は、上記のクリーニング処理
及び保護層の形成処理を省くことができる。
次に、レジストマスク１４０を形成する（図４（Ａ）を参照）。レジストマスク１４０
は、厚さの異なる複数の領域を有するマスクであり、多階調マスクを用いたフォトリソグ
ラフィ技術又はインクジェット法により形成する。
次に、レジストマスク１４０を用いて微結晶半導体層、非晶質半導体層、不純物半導体
層及び導電層が形成された状態でエッチングを行う。この処理により、微結晶半導体層１
０５、バッファ層１０７、不純物半導体層１０９、導電層１１１を素子毎に分離する（図
４（Ｂ）を参照）。
なお、このエッチング処理では、微結晶半導体層、非晶質半導体層及び不純物半導体層
が積層された層の端部がテーパー形状を有するようにエッチングを行う。テーパー角は３
０°以上９０°以下、好ましくは４０°以上８０°以下とする。端部がテーパー形状を有
するようにエッチングを行うことで、不純物半導体層１０９と、微結晶半導体層１０５と
が直接接することを防止することができるばかりでなく、端部におけるこれらの層の距離
を十分にとることができ、端部におけるリーク電流を小さくすることができる。
また、端部をテーパー形状とすることで、後の工程にてこれらの上に形成される層の被
覆性を向上させることができる。従って、段差における配線切れを防止することができる
。
なお、テーパー角とは、図７に示す角度θをいう。図７は、基板１９０上に、端部がテ
ーパー形状を有する層１９１が形成されている。層１９１のテーパー角はθである。
次に、導電層１１１上にレジストマスク１４２を形成する（図４（Ｃ）を参照）。レジ
ストマスク１４２は、レジストマスク１４０に対して酸素プラズマ等によりアッシングを
行うことにより形成することができる。
導電層１１１は、アルミニウム、銅、または、シリコン、チタン、ネオジム、スカンジ
ウム、モリブデン、クロム、タンタル若しくはタングステン等の耐熱性を向上させる元素
又はヒロック防止元素が添加されたアルミニウム合金（第１の導電層１０２に用いること
ができるＡｌ−Ｎｄ合金等）により単層又は積層して形成する。一導電型を付与する不純
物元素が添加された、結晶性シリコンを用いてもよい。一導電型を付与する不純物が添加
された半導体層と接する側の層を、チタン、タンタル、モリブデン、タングステン又はこ
れらの元素の窒化物で形成し、その上にアルミニウム又はアルミニウム合金を形成した積
層構造としても良い。更には、アルミニウム又はアルミニウム合金の上面及び下面を、チ
タン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物で挟んだ積層構造
としてもよい。例えば、導電層として、アルミニウム層をモリブデン層にて挟んだ３層構
造とすることが好ましい。
導電層１１１は、スパッタリング法又は真空蒸着法等を用いて形成する。また、導電層
１１１は、銀、金又は銅等の導電性ナノペーストを用いてスクリーン印刷法又はインクジ
ェット法等を用いて吐出し、焼成して形成しても良い。
レジストマスク１４２は、レジストマスク１４０に対して酸素プラズマ等によりアッシ
ングを行うことにより形成することができる。
次に、レジストマスク１４２を用いて導電層１１１をエッチングし、導電層１１１をパ
ターン形成する。次に、レジストマスク１４２を用いて一導電型を付与する不純物が添加
された、不純物半導体層１０９及びバッファ層１０７をエッチングして、ソース領域及び
ドレイン領域を構成する不純物半導体層１１０、並びにバッファ層１０８を形成する（図
５（Ａ）を参照）。なお、バッファ層１０８は一部のみがエッチングされたものであり、
ＬＰＳＡＳ層１０６の表面を覆っている。また、図５（Ａ）から明らかなように、不純物
半導体層１１０により形成されるソース領域及びドレイン領域の端部と、パターン形成さ
れた導電層１１１の端部とはほぼ一致している。
次に、レジストマスク１４２を残した状態で、導電層１１１の一部を更にエッチングす
ることで、第２の導電層１１２を形成する。第２の導電層１１２は、ソース電極又はドレ
イン電極として機能する。ここでは、マスクを用いて導電層１１１をウエットエッチング
する。ウエットエッチングにより、これら導電層１１１の端部が選択的にエッチングされ
る。この結果、導電層を等方的にエッチングするため、レジストマスク１４２より面積の
小さい第２の導電層１１２を形成することができる。第２の導電層１１２の端部と、不純
物半導体層１１０の端部とは一致せず、第２の導電層１１２の端部の外側に、不純物半導
体層１１０の端部が形成される（図５（Ｂ）を参照）。この後、レジストマスク１４２を
除去する。また、ソース電極及びドレイン電極として機能する第２の導電層１１２は、信
号線としても機能する。
第２の導電層１１２の端部と、不純物半導体層１１０の端部とが一致しない形状となる
ことで、第２の導電層１１２の端部間の距離が大きくなり、ソース電極又はドレイン電極
の一方とソース電極又はドレイン電極の他方との間の距離が十分に大きくなることで、リ
ーク電流を小さくし、ショート（短絡）を防止することができる。更には、高抵抗領域で
あるバッファ層１０８を有することで第１の導電層１０２と、第２の導電層１１２との間
の距離が十分に大きくなっている。そのため寄生容量の発生を抑制し、リーク電流を小さ
くすることができ、信頼性が高く、オフ電流が小さく、耐圧の高い薄膜トランジスタを作
製することができる。
以上の工程により、本発明のチャネルエッチ型の薄膜トランジスタを形成することがで
きる。
本実施の形態で示す薄膜トランジスタは、ゲート電極として機能する第１の導電層１０
２上にゲート絶縁層として機能する第１の絶縁層１０４、チャネル形成領域として機能す
るＬＰＳＡＳ層１０６、バッファ層１０８、ソース領域及びドレイン領域となる不純物半
導体層１１０、ソース電極及びドレイン電極として機能する第２の導電層１１２が積層し
て形成されている。チャネル形成領域として機能するＬＰＳＡＳ層１０６の表面はバッフ
ァ層１０８により覆われている。
チャネル形成領域として機能するＬＰＳＡＳ層１０６と、一導電型を付与する不純物元
素が添加された、不純物半導体層１１０との間に、バッファ層１０８を有し、ＬＰＳＡＳ
層１０６の表面はバッファ層１０８で覆われている。非晶質半導体層等により形成された
バッファ層１０８は、微結晶半導体層よりも電気的に高抵抗な非晶質半導体層等により形
成されている。また、バッファ層１０８はＬＰＳＡＳ層１０６と、第２の導電層１１２と
の間に形成されている。そのため、薄膜トランジスタに発生するリーク電流を低減するこ
とができるのみならず、高電圧が印加されることによる薄膜トランジスタの劣化を防止す
ることができる。また、バッファ層１０８は、ＬＰＳＡＳ層１０６の表面を、水素で表面
が終端された非晶質半導体層により覆っている。そのため、ＬＰＳＡＳ層１０６の酸化を
防止することが可能である。更には、不純物半導体層１１０を形成する際に発生するエッ
チング残渣が、ＬＰＳＡＳ層１０６に混入することを防ぐことができる。このため、本発
明に用いる薄膜トランジスタは電気的特性が高く、且つ耐圧に優れた薄膜トランジスタと
なる。
また、バッファ層１０８の一部には凹部（溝）を有し、当該凹部以外の領域がソース領
域及びドレイン領域となる不純物半導体層１１０で覆われる。即ち、バッファ層１０８に
形成される凹部により、ソース領域とドレイン領域との間のリークパスが十分な距離にな
る。そのため、ソース領域とドレイン領域との間のリーク電流を小さくすることができる
。また、バッファ層１０８の一部が凹部を有するようにエッチングすることで、ソース領
域及びドレイン領域となる不純物半導体層１１０の形成工程において発生するエッチング
残渣を容易に除去することができる。そのため、エッチング残渣による、ソース領域及び
ドレイン領域に発生しうるリーク電流を小さくすることができる。なお、バッファ層１０
８の凹部は、ソース領域及びドレイン領域となる不純物半導体層１１０の形成工程におい
て形成されるものである。そのため、ソース領域及びドレイン領域の側面は、バッファ層
１０８の凹部の側面と略同一面上に存在するように設けられる。
ＬＰＳＡＳ層１０６が酸化されると、当該薄膜トランジスタの移動度が低下し、サブス
レッショルド値が増大するため、薄膜トランジスタの電気的特性が悪化してしまうことに
なる。バッファ層１０８には、水素及びフッ素が混入しているため、酸素がバッファ層１
０８を通過することを防止し、ＬＰＳＡＳ層１０６の酸化を防止することができる。
また、バッファ層１０８を設けることで、寄生チャネルの発生を防止することができる
。
また、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部とが
一致しない形状となることで、ソース電極又はドレイン電極の一方の端部とソース電極又
はドレイン電極の他方の端部との間に十分な距離を有するため、ソース電極又はドレイン
電極の一方とソース電極又はドレイン電極の他方との間のリーク電流を小さくし、ショー
ト（短絡）を防止することができる。
また、上述した図５（Ａ）及び図５（Ｂ）では、一部に凹部（溝）を有するバッファ層
１０８を形成した後、ソース電極の端部とドレイン電極の端部との間に十分大きな距離を
有するようにエッチングを行う例を示したが、本発明はこれに限定されない。例えば、第
２の導電層１１２となる導電層をエッチングして分離し、不純物半導体層１１０を露出さ
せた後、ソース電極又はドレイン電極の一方の端部とソース電極又はドレイン電極の他方
の端部との間の距離を大きくするエッチングを行ってもよい。その後、マスクを用いて半
導体層をエッチングすることでソース領域とドレイン領域とを分離し、さらにバッファ層
１０８の一部に凹部（溝）を形成する工程順序としてもよい。また、ソース電極又はドレ
イン電極の一方の端部とソース電極又はドレイン電極の他方の端部との間の距離を大きく
するエッチングを行った後に、マスクを除去し、第２の導電層１１２をマスクとして用い
てエッチングしてもよい。
なお、ソース領域及びドレイン領域である不純物半導体層１１０の端部と、バッファ層
１０８に形成される凹部の端部は一致している（図１を参照）。これは、該凹部が、不純
物半導体層１１０をエッチングする際に、同一の工程により形成されるものだからである
。
次に、図５（Ｃ）に示すように、第２の導電層１１２、不純物半導体層１１０、ＬＰＳ
ＡＳ層１０６及び第１の絶縁層１０４等の上に第２の絶縁層１１４を形成する。第２の絶
縁層１１４は、第１の絶縁層１０４と同様に形成することができる。なお、第２の絶縁層
１１４は、大気中に浮遊する有機物や金属物、水蒸気等の汚染源となりうる不純物元素の
侵入を防ぐためのものであるため、緻密に形成することが好ましい。また、バッファ層１
０８中の炭素、窒素、酸素濃度は１×１０１９ｃｍ−３以下、更には５×１０１８ｃｍ−
３以下とすることが好ましい。
次に、第２の絶縁層１１４に第１の開口部１１８及び第２の開口部１２０を形成し、第
３の導電層１１６を形成する。第３の導電層１１６は、第１の開口部１１８において第２
の導電層１１２に接続され、第２の開口部１２０において第１の導電層１０２に接続され
る。第３の導電層１１６は、第２の導電層１１２等と同様に、全面に形成した後にレジス
トマスク等によりパターン形成すればよい。なお、第３の導電層１１６は、画素部に設け
られる画素電極と同時に形成されることが好ましく、以下、第３の導電層１１６が画素電
極と同一の層で形成される場合について説明する。
第３の導電層１１６は、酸化タングステンを含むインジウム酸化物、酸化タングステン
を含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイ
ンジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化
物、酸化珪素を添加したインジウム錫酸化物等の透光性を有する導電性材料を用いること
ができる。
また、第３の導電層１１６として、導電性高分子（導電性ポリマーともいう。）を含む
導電性組成物を用いて形成することができる。導電性組成物を用いて形成した第３の導電
層１１６は、シート抵抗が１００００Ω／□以下であり、且つ波長５５０ｎｍにおける透
光率が７０％以上であることが好ましい。シート抵抗は、より低いことが好ましい。また
、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ま
しい。
なお、導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができ
る。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリ
チオフェン若しくはその誘導体、又はこれらの２種以上の共重合体等があげられる。
以上、第３の導電層１１６が画素電極と同一の層で形成される場合について説明したが
、本発明はこれに限定されない。第３の導電層１１６は、第１の導電層１０２及び第２の
導電層１１２と同様の材料により、同様の形成方法を用いて作製してもよい。しかし、本
発明の保護回路に用いる薄膜トランジスタは、画素回路に用いられる薄膜トランジスタと
同一基板上に同一の工程により形成される。そのため、第３の導電層１１６として、上記
材料を用いて画素回路に用いられる薄膜トランジスタに接続される、いわゆる画素電極と
同時に形成することで、製造工程数を減らすことができ、歩留まりを向上させることがで
きる。
また、図１に示されるように、第３の導電層１１６により第１の導電層１０２と第２の
導電層１１２とをダイオード接続することで、本発明の保護回路に用いられるダイオード
接続された薄膜トランジスタ（保護ダイオード）を形成することができる。
なお、上記した説明では、ゲート電極と走査線が同一の工程で形成され、ソース電極又
はドレイン電極と信号線が同一の工程で形成される場合について説明したが、本発明はこ
れに限定されない。電極と、該電極に接続される配線を別工程にて形成してもよい。
なお、本実施の形態ではＬＰＳＡＳ層１０６を設ける形態について説明したが、本発明
の薄膜トランジスタではＬＰＳＡＳ層に代えて、レーザ照射することなく得られる微結晶
半導体層を有していても良い。
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。こ
のチャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能であ
る。また、微結晶半導体層でチャネル形成領域を構成することにより１〜２０ｃｍ２／Ｖ
・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部
の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する
素子として利用することができる。
本実施の形態にて説明したように、電気的特性が良好であり、且つ信頼性の高い薄膜ト
ランジスタを作製することができる。このような薄膜トランジスタを用いて表示装置に保
護回路を設けることで、層間絶縁層等に帯電した電荷の放電、及び信号又は電源電圧と共
に配線に入力された雑音を低減させ、半導体素子の劣化又は破壊を防ぐことができる。更
には、従来よりも耐圧が高く、寄生容量の小さい保護回路とすることができる。そのため
、従来の保護回路では、保護回路自体が破壊される程度の大電流が流れる場合又は高電圧
が印加される場合であっても、本実施の形態にて説明した保護回路を設けることにより半
導体素子の破壊を効果的に防止し、より信頼性の高い表示装置を作製することができる。
なお、本実施の形態では、マスクの形成に多階調マスクを用いたが、多階調マスクを用
いることなく薄膜トランジスタを形成することも勿論可能である。
（実施の形態２）
本実施の形態では、実施の形態１で示す薄膜トランジスタを用いた保護回路を有する液
晶表示装置について、説明する。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置について
説明する。ＶＡ方式とは、電圧が印加されていないときにパネル面に対して液晶分子が垂
直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（
サブピクセル）に分け、それぞれの分子が異なる方向に倒れるよう工夫されている。これ
をマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイ
ン設計された液晶表示装置について説明する。
図９は画素電極が形成される基板側の平面図であり、図９における切断線Ａ−Ｂに対応
する断面構造を図８に示す。また、図１０は対向電極が形成される基板側の平面図である
。以下の説明ではこれらの図面を参照して説明する。
図８は、基板３００と対向基板である基板３０１とを対向させ、液晶が注入された状態
を示す。基板３００上には薄膜トランジスタ３２８、薄膜トランジスタ３２８に接続され
る画素電極３２４及び保持容量部３３０を有する。基板３０１上には対向電極３４０を有
する。
基板３０１においてスペーサ３４２が形成される位置には、遮光層３３２、第１の着色
層３３４、第２の着色層３３６、第３着色層３３８、対向電極３４０を有する。上記の構
造とすることにより、液晶の配向を制御するための突起３４４の高さと、スペーサ３４２
の高さとを異ならせている。画素電極３２４上には配向層３４８を有し、対向電極３４０
上には配向層３４６を有する。液晶層３５０は、配向層３４６及び配向層３４８の間に設
けられる。
スペーサ３４２は、図８ではポストスペーサ（柱状スペーサ）を用いているが、本発明
はこれに限定されない。スペーサとして、ビーズスペーサ（球状スペーサ）を散布しても
よい。また、スペーサ３４２は基板３００が有する画素電極３２４上に設けてもよい。
基板３００上には、薄膜トランジスタ３２８、薄膜トランジスタ３２８に接続される画
素電極３２４及び保持容量部３３０を有する。画素電極３２４と配線３１８とは、絶縁層
３２０及び絶縁層３２２を貫通する開口部３２３において接続される。絶縁層３２０は、
薄膜トランジスタ３２８、配線３１８及び保持容量部３３０を覆うように設けられている
。絶縁層３２２は、絶縁層３２０を覆うように設けられている。薄膜トランジスタ３２８
は実施の形態１にて説明した保護ダイオードとして機能する薄膜トランジスタと同様の薄
膜トランジスタを適宜用いることができる。また、保持容量部３３０は、薄膜トランジス
タ３２８のゲート電極及び走査線と同一工程で同様に形成される導電層と、薄膜トランジ
スタ３２８のソース電極及び信号線と同一工程で同様に形成される導電層と、により薄膜
トランジスタ３２８のゲート絶縁層を挟むことで構成される。
配向層３４８を有する画素電極３２４と、液晶層３５０と、配向層３４６を有する対向
電極３４０とが重なり合うことで、液晶素子が設けられている。
図９に基板３００側の平面図を示す。画素電極３２４は実施の形態１における第３の導
電層１１６と同様の材料を用いて形成する。画素電極３２４にはスリット３２５を設ける
。スリット３２５は液晶の配向の制御に用いられる。
図９に示す薄膜トランジスタ３２９、薄膜トランジスタ３２９に接続される画素電極３
２６及び保持容量部３３１は、それぞれ薄膜トランジスタ３２８、画素電極３２４及び保
持容量部３３０と同様に形成することができる。薄膜トランジスタ３２８と薄膜トランジ
スタ３２９は共に配線３１６に接続されている。この液晶パネルの一画素（１ピクセル）
は、画素電極３２４の領域と画素電極３２６の領域により構成されている。画素電極３２
４の領域と画素電極３２６の領域はサブピクセルである。
図１０に基板３０１側の平面図を示す。遮光層３３２上に対向電極３４０が形成されて
いる。対向電極３４０は、画素電極３２４と同様の材料を用いて形成することが好ましい
。対向電極３４０上には液晶の配向を制御する突起３４４を有する。また、遮光層３３２
の位置に合わせてスペーサ３４２が形成されている。なお、図１０では、遮光層３３２、
スペーサ３４２及び突起３４４にのみハッチングを施している。
以上説明した画素構造の等価回路を図１１に示す。薄膜トランジスタ３２８と薄膜トラ
ンジスタ３２９は、共に走査線として機能する配線３０２、配線３１６と接続している。
図１１において、容量線として機能する配線３０４の電位と、同じく容量線として機能す
る配線３０５の電位とを異ならせることで、液層素子３５１と液晶素子３５２の動作を異
ならせることができる。すなわち、配線３０４と配線３０５の電位を個別に制御すること
により液晶の配向を精密に制御して広い視野角を実現することができる。
スリット３２５を設けた画素電極３２４に電圧を印加すると、スリット３２５の近傍に
は電界の歪み（斜め電界）が発生する。このスリット３２５と、基板３０１側の突起３４
４とが、交互に咬み合うように配置することで、斜め電界を効果的に発生させ、液晶の配
向を制御することができるため、液晶が配向する方向を場所によって異ならせている。す
なわち、マルチドメイン化して液晶パネルの視野角を広げている。
次に、ＶＡ方式の液晶表示装置であって、上記とは形態が異なるものについて、図１２
乃至図１５を用いて説明する。
図１３は画素電極が形成される基板側の平面図であり、図１３における切断線Ｃ−Ｄに
対応する断面構造を図１２に示す。また、図１４は対向電極が形成される基板側の平面図
である。以下の説明ではこれらの図面を参照して説明する。
図１２乃至図１５に示す液晶表示装置の画素構造は、一つの画素が複数の画素電極を有
し、それぞれの画素電極には薄膜トランジスタが接続されている。すなわち、マルチドメ
イン設計された画素である。各薄膜トランジスタは、異なるゲート信号で駆動される構成
を有する。すなわち、個々の画素電極に印加する信号を、独立して制御することができる
（図１５を参照）。
画素電極４２４は開口部４２３において、配線４１８により薄膜トランジスタ４２８と
接続されている。また、画素電極４２６は開口部４２７において、配線４１９により薄膜
トランジスタ４２９と接続されている。薄膜トランジスタ４２８のゲート電極に接続され
る走査線として機能する配線４０２と、薄膜トランジスタ４２９のゲート電極に接続され
る走査線として機能する配線４０３には、異なるゲート信号を与えることができるように
分離されている。一方、信号線は、薄膜トランジスタ４２８と薄膜トランジスタ４２９で
配線４１６を共用している。薄膜トランジスタ４２８と薄膜トランジスタ４２９は実施の
形態１にて説明した保護ダイオードとして機能する薄膜トランジスタと同様の薄膜トラン
ジスタを適宜用いることができる。
なお、薄膜トランジスタ４２８には、保持容量部４３０が接続されている。薄膜トラン
ジスタ４２９には、保持容量部４３１が接続されている。
画素電極４２４の形状と画素電極４２６の形状は異なり、スリット４２５によって分離
されている。Ｖ字型に広がる画素電極４２４の外側を囲むように画素電極４２６が設けら
れている。画素電極４２４と画素電極４２６に印加する電圧のタイミングを、薄膜トラン
ジスタ４２８及び薄膜トランジスタ４２９により異ならせることで、液晶の配向を制御し
ている。この画素構造の等価回路を図１５に示す。薄膜トランジスタ４２８は走査線とし
て機能する配線４０２と接続され、薄膜トランジスタ４２９は走査線として機能する配線
４０３と接続されている。配線４０２と配線４０３が互いに異なるゲート信号を与えるこ
とで、薄膜トランジスタ４２８と薄膜トランジスタ４２９の動作タイミングを異ならせる
ことができる。
対向基板である基板４０１には、遮光層４３２、着色層４３６、対向電極４４０が形成
されている。また、着色層４３６と対向電極４４０の間には平坦化層４３７が形成され、
液晶の配向乱れを防いでいる。図１４に対向基板側の平面図を示す。対向電極４４０は異
なる画素間で共用されているが、スリット４４１を有する。このスリット４４１と、画素
電極４２４及び画素電極４２６側のスリット４２５とを交互に咬み合うように配置するこ
とで、斜め電界を効果的に発生させ、液晶の配向を制御することができる。これにより、
液晶が配向する方向を場所によって異ならせることができ、広い視野角を実現することが
できる。
配向層４４８を有する画素電極４２４と、液晶層４５０と、配向層４４６を有する対向
電極４４０とが重なり合うことで、第１の液晶素子４５１が設けられている。また、配向
層４４８を有する画素電極４２６と、液晶層４５０と、配向層４４６を有する対向電極４
４０とが重なり合うことで、第２の液晶素子４５２が設けられている。従って、図１２乃
至図１５に示す画素構造では、一画素に第１の液晶素子４５１と第２の液晶素子４５２が
設けられたマルチドメイン構造となる。
本発明は、横電界方式の液晶表示装置に適用することもできる。横電界方式は、セル内
の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調を表現する方式で
ある。横電界方式によれば、視野角を約１８０度にまで広げることができる。本発明を適
用した横電界方式の液晶表示装置について図１６及び図１７を参照して以下に説明する。
図１６は、第１の画素電極５０７、薄膜トランジスタ５２８及び薄膜トランジスタ５２
８に接続される第２の画素電極５２４が設けられた基板５００と、基板５０１とを対向さ
せ液晶を注入した状態を示す。基板５０１は、遮光層５３２、着色層５３６及び平坦化層
５３７を有する。基板５００は画素電極を有するが、基板５０１は画素電極を有さない。
基板５００と基板５０１との間に液晶層５５０が設けられている。
基板５００は、第１の画素電極５０７及び第１の画素電極５０７に接続される容量線と
して機能する配線５０４、並びに薄膜トランジスタ５２８を有する。薄膜トランジスタ５
２８は、実施の形態１にて説明した保護ダイオードとして機能する薄膜トランジスタと同
様の薄膜トランジスタを適宜用いることができる。第１の画素電極５０７は、実施の形態
１で示す第３の導電層と同様の材料を用いることができる。また、第１の画素電極５０７
は略画素の形状に区画化した形状とする。なお、第１の画素電極５０７及び配線５０４上
にはゲート絶縁層５０６を有する。
薄膜トランジスタ５２８のソース電極及びドレイン電極と、これらに接続される配線５
１６と、配線５１８とがゲート絶縁層５０６上に形成される。配線５１６は、液晶表示装
置においてビデオ信号が入力される信号線である。配線５１６は、一方向に延びる配線で
あると同時に、ソース領域５１０と接続され、ソース電極及びドレイン電極の一方に接続
される。配線５１８はソース電極及びドレイン電極の他方に接続され、第２の画素電極５
２４と接続される。
配線５１６及び配線５１８上に、第２の絶縁層５２０が設けられる。また、第２の絶縁
層５２０上には、第２の絶縁層５２０に設けられる開口部５２３において、配線５１８に
接続される第２の画素電極５２４が形成される。第２の画素電極５２４は実施の形態１に
て説明した第３の導電層と同様の材料を用いて形成する。
以上のように、基板５００上に、薄膜トランジスタ５２８と、薄膜トランジスタ５２８
に接続される第２の画素電極５２４とが設けられる。なお、保持容量は第１の画素電極５
０７と第２の画素電極５２４との間で形成されている。
図１７は、画素電極の構成を示す平面図である。第２の画素電極５２４にはスリット５
２５が設けられている。スリット５２５は液晶の配向を制御するためのものである。この
場合、電界は第１の画素電極５０７と第２の画素電極５２４との間で発生する。第１の画
素電極５０７と第２の画素電極５２４との間にはゲート絶縁層５０６を有するが、ゲート
絶縁層５０６の厚さは概ね５０ｎｍ以上２００ｎｍ以下であり、厚さが約２μｍ以上１０
μｍ以下である液晶層と比較して十分に薄いので、実質的に基板５００と平行な方向（水
平方向）に電界が発生する。この電界により液晶の配向が制御される。この基板と略平行
な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態で
も水平であるため、見る角度によるコントラスト等の変化はほとんどない。つまり、広い
視野角を実現することができる。また、第１の画素電極５０７及び第２の画素電極５２４
は共に透光性を有する電極であるので、高い開口率を有することができる。
次に、横電界方式の液晶表示装置であって、上記とは形態が異なるものについて、図１
８及び図１９を用いて説明する。
図１８と図１９は、ＩＰＳ型の液晶表示装置の画素構造を示している。図１９は平面図
であり、図１９に示す切断線Ｇ−Ｈに対応する断面構造を図１８に示す。以下の説明では
図１８及び図１９を参照して説明する。
図１８は、薄膜トランジスタ６２８及び薄膜トランジスタ６２８に接続される第２の画
素電極６２４を有する基板６００と、基板６０１とを対向させ、液晶を注入した状態を示
す。基板６０１には遮光層６３２、着色層６３６及び平坦化層６３７等が形成されている
。基板６００は画素電極を有するが、基板６０１は画素電極を有さない。基板６００と基
板６０１との間に液晶層６５０が設けられている。
基板６００は、共通電位線となる配線６０９及び薄膜トランジスタ６２８を有する。配
線６０９は薄膜トランジスタ６２８の走査線６０２と同時に、同一の工程で形成すること
ができる。また、第１の画素電極も走査線６０２と同一の工程により形成され、略画素の
形状に区画化した形状とする。
薄膜トランジスタ６２８のソース電極及びドレイン電極の一方に接続される配線６１６
と、配線６１８とがゲート絶縁層６０６上に形成される。配線６１６は液晶表示装置にお
いてビデオ信号が入力される信号線であり、一方向に伸びる配線であると同時に、ソース
領域６１０と接続され、ソース電極及びドレイン電極の一方に接続される。配線６１８は
ソース電極及びドレイン電極の他方の電極に接続され、第２の画素電極６２４と接続され
る配線である。なお、薄膜トランジスタ６２８は、実施の形態１にて説明した保護ダイオ
ードとして機能する薄膜トランジスタと同様の薄膜トランジスタを適宜用いることができ
る。
配線６１６及び配線６１８上に第２の絶縁層６２０が設けられる。また、第２の絶縁層
６２０上には、第２の絶縁層６２０に形成される開口部６２３において、配線６１８に接
続される第２の画素電極６２４が設けられる。第２の画素電極６２４は実施の形態１にて
説明した第３の導電層と同様の材料を用いて形成する。なお、図１９に示すように、第２
の画素電極６２４は、配線６０９と同時に形成した櫛形の電極（第１の画素電極）との間
に横電界が発生するように設けられる。また、第２の画素電極６２４の櫛歯の部分が配線
６０９と同時に形成した櫛形の電極（第１の画素電極）と交互に咬み合うように設けられ
る。
第２の画素電極６２４に印加される電位と、配線６０９の電位と、の間に電界を生じる
と、この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して
液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る
角度によるコントラスト等の変化はほとんどない。そのため、広い視野角を実現すること
ができる。
以上のように、基板６００上に薄膜トランジスタ６２８と薄膜トランジスタ６２８に接
続される第２の画素電極６２４が設けられる。保持容量は配線６０９と、配線６１６と同
時に形成する容量電極６１５との間にゲート絶縁層６０６を設けることにより形成されて
いる。容量電極６１５と第２の画素電極６２４は開口部６２３において接続されている。
本発明は、ＴＮ方式の液晶表示装置に適用することもできる。そこで、本発明を適用し
たＴＮ型の液晶表示装置の形態について以下に説明する。
図２０と図２１は、ＴＮ型の液晶表示装置の画素構造を示している。図２１は平面図で
あり、図２１における切断線Ｉ−Ｊに対応する断面構造を図２０に表している。以下の説
明では図２０及び図２１を参照して説明する。
画素電極７２４は開口部７２３により、配線７１８で薄膜トランジスタ７２８と接続し
ている。データ線として機能する配線７１６は、薄膜トランジスタ７２８と接続している
。薄膜トランジスタ７２８は、実施の形態１にて説明した保護ダイオードとして機能する
薄膜トランジスタと同様の薄膜トランジスタを適宜用いることができる。
画素電極７２４は、実施の形態１にて説明した第３の導電層と同様の材料を用いて形成
する。
対向基板である基板７０１は、遮光層７３２、着色層７３６及び対向電極７４０を有す
る。また、着色層７３６と対向電極７４０との間には平坦化層７３７を有し、液晶の配向
乱れを防いでいる。液晶層７５０は画素電極７２４と対向電極７４０との間に設けられて
いる。
画素電極７２４と、液晶層７５０と、対向電極７４０と、が重なり合うことで、液晶素
子が形成されている。
また、カラーフィルタとなる着色層、又は遮蔽層（ブラックマトリクス）が基板７００
上に設けられても良い。また、基板７００の薄膜トランジスタ等が設けられている面とは
逆の面（裏面）に偏光板を貼り合わせ、基板７０１の対向電極７４０等が設けられている
面とは逆の面（裏面）に偏光板を貼り合わせる。
対向電極７４０は、画素電極７２４と同様の材料を適宜用いることができる。画素電極
７２４と、液晶層７５０と、対向電極７４０とが重なり合うことで、液晶素子が形成され
る。
なお、以上説明した際に参照した図について、ゲート電極と走査線は同一層により形成
される。同様にソース電極又はドレイン電極と信号線には同一層により形成される。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装
置が有する薄膜トランジスタは、実施の形態１にて説明した、保護ダイオードとして機能
する薄膜トランジスタと同様のものを用いている。そのため、薄膜トランジスタのオフ電
流が少なく、電気的特性の信頼性が高いため、本実施の形態にて説明した液晶表示装置は
、コントラストが高く、視認性の高いものとすることができる。
（実施の形態３）
本発明は、液晶表示装置のみならず発光装置にも適用することができる。本実施の形態
では、発光装置の作製工程等について、図２２及び図２３を参照して説明する。発光装置
としては、エレクトロルミネッセンスを利用する発光素子を用いる。エレクトロルミネッ
センスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによ
って区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正
孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキ
ャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このような発光素子は、そのメカニズ
ムから、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに
分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を
有し、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター
再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれ
を電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在
型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、
発光素子の駆動を制御する薄膜トランジスタとして、実施の形態１にて説明した保護ダイ
オードとして機能する薄膜トランジスタと同様の構造を有する薄膜トランジスタを用いて
説明する。
実施の形態１にて説明したように図４及び図５の工程を経て、図２２（Ａ）に示すよう
に基板８００上に薄膜トランジスタを形成する。図２２（Ａ）では、薄膜トランジスタ８
０１及び８０２上に保護層として機能する絶縁層８０３を有し、絶縁層８０３上に絶縁層
８０４を有する。絶縁層８０４は、上面を平坦化するために設けられている。絶縁層８０
４は、アクリル、ポリイミド、ポリアミド等の有機樹脂、またはシロキサンを用いて形成
することが好ましい。
絶縁層８０４上には、導電層８０５を有する。導電層８０５は、画素電極として機能す
る。画素の薄膜トランジスタがｎ型の場合は、画素電極として陰極を形成することが好ま
しいが、ｐ型の場合は陽極を形成することが好ましい。陰極の形成には、仕事関数が小さ
い公知の材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等を用いればよい。
次に、図２２（Ｂ）に示すように、導電層８０５の端部及び絶縁層８０４上に隔壁８０
６を形成する。隔壁８０６は開口部を有し、該開口部において導電層８０５が露出してい
る。隔壁８０６は、有機樹脂、無機絶縁材料又は有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、導電層８０５上に開口部を形成し、その開口部の側壁が連続し
た曲率を持って形成される傾斜面となるように形成することが好ましい。
次に、隔壁８０６の開口部において導電層８０５と接するように、発光層８０７を形成
する。発光層８０７は、単数の層で構成されていても、複数の層が積層されて構成されて
いても良い。
そして、発光層８０７を覆うように、導電層８０８を形成する。導電層８０８は共通電
極と呼ばれる。導電層８０８は、実施の形態１における第３の導電層１１６として列挙し
た透光性を有する導電性材料を用いた透光性導電層で形成することができる。導電層８０
８として、窒化チタン層又はチタン層を用いても良い。図２２（Ｂ）では、導電層８０８
としてＩＴＯを用いる。隔壁８０６の開口部において、導電層８０５と発光層８０７と導
電層８０８が重なり合うことで、発光素子８０９が形成される。この後、発光素子８０９
に酸素、水素、水分、二酸化炭素等が侵入しないように、導電層８０８及び隔壁８０６上
に保護層８１０を形成することが好ましい。保護層８１０としては、窒化珪素層、窒化酸
化珪素層及びＤＬＣ層等を用いることができる。
実際には、図２２（Ｂ）まで完成した後に、外気に曝されないように気密性が高く、脱
ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）又はカバ
ー材により更なるパッケージング（封入）をすることが好ましい。
次に、発光素子の構成について、図２３を参照して説明する。ここでは、駆動用トラン
ジスタがｎ型の場合を例に挙げて、画素の断面構造について説明する。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。
そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を
取り出す上面射出構造、基板側の面から発光を取り出す下面射出構造、及び基板側及び基
板とは反対側の面の双方から発光を取り出す両面射出構造の発光素子がある。本発明では
上記の射出構造のいずれにも適用することができる。
図２３（Ａ）は上面射出構造の発光素子を示す。図２３（Ａ）に、駆動用トランジスタ
８２１がｎ型で、発光素子８２２から発せられる光が陽極８２５側に抜ける場合の、画素
の断面図である。図２３（Ａ）では、発光素子８２２の陰極８２３と駆動用トランジスタ
８２１が電気的に接続されており、陰極８２３上に発光層８２４及び陽極８２５が順に積
層されている。陰極８２３は仕事関数が小さく、且つ光を反射する導電層であればよく、
公知の材料を用いることができる。例えば、カルシウム、アルミニウム、フッ化カルシウ
ム、銀マグネシウム合金、リチウムアルミニウム合金等が望ましい。そして発光層８２４
は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちら
でも良い。複数の層で構成されている場合、陰極８２３上に電子注入層、電子輸送層、発
光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要は
ない。陽極８２５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化
タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、
酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム
錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物又は酸化珪素を添加したインジウム錫酸化物
等の透光性を有する導電層を用いても良い。
陰極８２３及び陽極８２５で発光層８２４を挟んでいる領域が発光素子８２２に相当す
る。図２３（Ａ）に示した画素の場合、発光素子８２２から発せられる光は、白抜きの矢
印で示すように陽極８２５側に射出される。
図２３（Ｂ）は下面射出構造の発光素子を示す。駆動用トランジスタ８３１がｎ型で、
発光素子８３２から発せられる光が陰極８３３側に射出する場合の、画素の断面図である
。図２３（Ｂ）では、駆動用トランジスタ８３１と電気的に接続された透光性を有する導
電層８３７上に、発光素子８３２の陰極８３３が成膜されており、陰極８３３上に発光層
８３４及び陽極８３５が順に積層されている。なお、陽極８３５が透光性を有する場合、
陽極上を覆うように、光を反射または遮蔽するための遮蔽層８３６が成膜されていてもよ
い。陰極８３３は、図２３（Ａ）の場合と同様に、仕事関数が小さい導電層であればよく
、公知の材料を用いることができる。ただし、その膜厚は光を透過する程度（好ましくは
、５ｎｍ以上３０ｎｍ以下程度）とする。例えば、２０ｎｍの膜厚を有するアルミニウム
を、陰極８３３として用いることができる。そして発光層８３４は、図２３（Ａ）と同様
に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちら
でも良い。陽極８３５は光を透過する必要はないが、図２３（Ａ）と同様に、透光性を有
する導電性材料を用いて形成することもできる。そして遮蔽層８３６は、例えば、光を反
射する金属層等を用いることができるが、これに限定されない。例えば、黒の顔料を添加
した樹脂等を用いることもできる。
陰極８３３及び陽極８３５で、発光層８３４を挟んでいる領域が発光素子８３２に相当
する。図２３（Ｂ）に示した画素の場合、発光素子８３２から発せられる光は、白抜きの
矢印で示すように陰極８３３側に射出される。
図２３（Ｃ）は、両面射出構造の発光素子を示す。図２３（Ｃ）では、駆動用トランジ
スタ８４１と電気的に接続された透光性を有する導電層８４７上に、発光素子８４２の陰
極８４３が成膜されており、陰極８４３上に発光層８４４及び陽極８４５が順に積層され
ている。陰極８４３は、図２３（Ａ）の場合と同様に、仕事関数が小さい導電層であれば
よく、公知の材料を用いることができる。ただし、その膜厚は、光を透過する程度とする
。例えば２０ｎｍの膜厚を有するアルミニウムを、陰極８４３として用いることができる
。そして発光層８４４は、図２３（Ａ）と同様に、単数の層で構成されていても、複数の
層が積層されるように構成されていてもどちらでも良い。陽極８４５は、図２３（Ａ）と
同様に、透光性を有する導電性材料を用いて形成することができる。
陰極８４３と、発光層８４４と、陽極８４５とが重なっている部分が発光素子８４２に
相当する。図２３（Ｃ）に示した画素の場合、発光素子８４２から発せられる光は、白抜
きの矢印で示すように陽極８４５側と陰極８４３側の両方に射出される。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機
ＥＬ素子を用いることも可能である。
なお、本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用トラン
ジスタ）と発光素子とが直接接続されている例を示したが、駆動用トランジスタと発光素
子との間に電流制御用トランジスタが接続されていてもよい。
なお、本実施の形態で示す発光装置は、図２３に示した構成に限定されるものではなく
、本発明の技術的思想に基づく各種の変形が可能である。例えば、図２２及び図２３では
、第１の絶縁層及び第２の導電層を積層構造としたが、単層でもよい。
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置が有す
る薄膜トランジスタは、実施の形態１にて説明した、保護ダイオードとして機能する薄膜
トランジスタと同様のものを用いている。そのため、薄膜トランジスタのオフ電流が少な
く、電気的特性の信頼性が高いため、本実施の形態にて説明した発光装置は、コントラス
トが高く、視認性の高いものとすることができる。
（実施の形態４）
次に、実施の形態２にて説明した表示装置又は実施の形態３にて説明した発光装置に搭
載する表示パネル又は発光パネルの一形態について、図面を参照して説明する。
本発明の表示装置又は発光装置では、図２に示すように、画素部に接続される信号線駆
動回路及び走査線駆動回路は別の基板（例えば、半導体基板又はＳＯＩ基板等）上に設け
て接続することが好ましい。しかし、別途設けなくとも画素回路と同一基板上に形成して
もよい。
なお、本実施の形態では液晶表示装置と発光装置をまとめて表示装置と呼ぶこととする
。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方
法、ワイヤボンディング方法又はＴＡＢ方法等を用いることができる。また接続する位置
は、電気的な接続が可能であるならば、特に限定されない。また、コントローラ、ＣＰＵ
、メモリ等を別途形成し、画素回路に接続しても良い。
図２４は、本発明の表示装置のブロック図を示す。図２４に示す表示装置は、表示素子
を備えた画素を複数有する画素部８５０と、各画素を選択する走査線駆動回路８５２と、
選択された画素へのビデオ信号の入力を制御する信号線駆動回路８５３と、を有する。
図２４に示す信号線駆動回路８５３は、シフトレジスタ８５４及びアナログスイッチ８５
５を有する。シフトレジスタ８５４には、クロック信号（ＣＬＫ）とスタートパルス信号
（ＳＰ）とが入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）と
が入力されると、シフトレジスタ８５４においてタイミング信号が生成され、アナログス
イッチ８５５に入力される。
なお、本発明の表示装置は図２４に示す形態に限定されない。すなわち、本発明で用い
る信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されな
い。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロ
ワ等、他の回路を有しても良い。また、シフトレジスタ及びアナログスイッチは必ずしも
設ける必要はなく、例えば、シフトレジスタの代わりにデコーダ回路のような信号線の選
択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても
良い。
また、アナログスイッチ８５５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が供給
される。アナログスイッチ８５５は、入力されるタイミング信号に従ってビデオ信号をサ
ンプリングし、後段の信号線に供給する。
図２４に示す走査線駆動回路８５２は、シフトレジスタ８５６及びバッファ８５７を有
する。また、場合によってはレベルシフタを有しても良い。走査線駆動回路８５２におい
て、シフトレジスタ８５６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が
入力されることによって、選択信号が生成される。生成された選択信号はバッファ８５７
において緩衝増幅され、対応する走査線に供給される。一の走査線には、１ラインのすべ
ての画素トランジスタのゲートが接続されている。そして、動作時には１ライン分の画素
のトランジスタを一斉にＯＮにしなくてはならないので、バッファ８５７は大きな電流を
流すことが可能なものが用いられる。
フルカラーの表示装置において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号
を、順にサンプリングして対応する信号線に供給する場合、シフトレジスタ８５４とアナ
ログスイッチ８５５とを接続するための端子数は、アナログスイッチ８５５と画素部８５
０の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ
８５５を画素部８５０と同一基板上に形成することで、アナログスイッチ８５５を画素部
８５０と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の
数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
なお、図２４の走査線駆動回路８５２は、シフトレジスタ８５６及びバッファ８５７を
有するが、本発明はこれに限定されず、シフトレジスタ８５６のみで走査線駆動回路８５
２を構成してもよい。
なお、図２４に示す構成は、本発明の表示装置の一形態を示したに過ぎず、信号線駆動
回路と走査線駆動回路の構成はこれに限定されない。
次に、極性が全て同一の微結晶半導体層を用いた薄膜トランジスタを含むシフトレジス
タの一形態について図２５及び図２６を用いて説明する。図２５は、本実施の形態のシフ
トレジスタの構成を示す。図２５に示すシフトレジスタは、フリップフロップ８５１＿ｉ
（ｉ＝１〜ｎ）を複数組み合わせて構成されている。また、第１のクロック信号、第２の
クロック信号、スタートパルス信号及びリセット信号が入力されて動作する。
図２５のシフトレジスタの接続関係について説明する。図２５のシフトレジスタは、ｉ
段目のフリップフロップ８５１＿ｉ（ｉ＝１〜ｎ）は、図２６に示した第１の配線８８１
が第７の配線８６７＿ｉ−１に接続され、図２６に示した第２の配線８８２が第７の配線
８６７＿ｉ＋１に接続され、図２６に示した第３の配線８８３が第７の配線８６７＿ｉに
接続され、図２６に示した第６の配線８８６が第５の配線８６５に接続される。
また、図２６に示した第４の配線８８４が奇数段目のフリップフロップでは第２の配線
８６２に接続され、偶数段目のフリップフロップでは第３の配線８６３に接続され、図２
６に示した第５の配線８８５が第４の配線８６４に接続される。
ただし、１段目のフリップフロップ８５１＿１の図２６に示す第１の配線８８１は第１
の配線８６１に接続され、ｎ段目のフリップフロップ８５１＿ｎの図２６に示す第２の配
線８８２は第６の配線８６６に接続される。
なお、第１の配線８６１、第２の配線８６２、第３の配線８６３、第６の配線８６６を
、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。
さらに、第４の配線８６４、第５の配線８６５を、それぞれ第１の電源線、第２の電源線
と呼んでもよい。
次に、図２５に示すフリップフロップの詳細について、図２６に示す。図２６に示すフ
リップフロップは、第１のトランジスタ８７１、第２のトランジスタ８７２、第３のトラ
ンジスタ８７３、第４のトランジスタ８７４、第５のトランジスタ８７５、第６のトラン
ジスタ８７６、第７のトランジスタ８７７及び第８のトランジスタ８７８を有する。本実
施の形態において、第１のトランジスタ８７１、第２のトランジスタ８７２、第３のトラ
ンジスタ８７３、第４のトランジスタ８７４、第５のトランジスタ８７５、第６のトラン
ジスタ８７６、第７のトランジスタ８７７及び第８のトランジスタ８７８は、ｎチャネル
型トランジスタとし、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回
ったときに導通状態になるものとする。図２５に示すフリップフロップの接続構成につい
て説明する。なお、以下の説明において、第１の電極とはソース電極又はドレイン電極の
一方をいい、第２の電極とは、ソース電極又はドレイン電極の他方をいう。
第１のトランジスタ８７１の第１の電極は第４の配線８８４に接続され、第１のトラン
ジスタ８７１の第２の電極は第３の配線８８３に接続される。
第２のトランジスタ８７２の第１の電極は第６の配線８８６に接続され、第２のトラン
ジスタ８７２の第２の電極は第３の配線８８３に接続される。
第３のトランジスタ８７３の第１の電極は第５の配線８８５に接続され、第３のトラン
ジスタ８７３の第２の電極は第２のトランジスタ８７２のゲート電極に接続され、第３の
トランジスタ８７３のゲート電極は第５の配線８８５に接続される。
第４のトランジスタ８７４の第１の電極は第６の配線８８６に接続され、第４のトラン
ジスタ８７４の第２の電極は第２のトランジスタ８７２のゲート電極に接続され、第４の
トランジスタ８７４のゲート電極は第１のトランジスタ８７１のゲート電極に接続される
。
第５のトランジスタ８７５の第１の電極は第５の配線８８５に接続され、第５のトラン
ジスタ８７５の第２の電極は第１のトランジスタ８７１のゲート電極に接続され、第５の
トランジスタ８７５のゲート電極は第１の配線８８１に接続される。
第６のトランジスタ８７６の第１の電極は第６の配線８８６に接続され、第６のトラン
ジスタ８７６の第２の電極は第１のトランジスタ８７１のゲート電極に接続され、第６の
トランジスタ８７６のゲート電極は第２のトランジスタ８７２のゲート電極に接続される
。
第７のトランジスタ８７７の第１の電極が第６の配線８８６に接続され、第７のトラン
ジスタ８７７の第２の電極が第１のトランジスタ８７１のゲート電極に接続され、第７の
トランジスタ８７７のゲート電極は第２の配線８８２に接続される。第８のトランジスタ
８７８の第１の電極は第６の配線８８６に接続され、第８のトランジスタ８７８の第２の
電極は第２のトランジスタ８７２のゲート電極に接続され、第８のトランジスタ８７８の
ゲート電極は第１の配線８８１に接続される。
なお、第１の配線８８１、第２の配線８８２、第３の配線８８３及び第４の配線８８４
を、それぞれ第１の信号線、第２の信号、第３の信号線、第４の信号線と呼んでもよい。
さらに、第５の配線８８５を第１の電源線、第６の配線８８６を第２の電源線と呼んでも
よい。
図２４乃至図２６に示したような回路を、微結晶半導体層を用いたトランジスタで構成
することにより、回路を高速に動作させることができる。例えば、駆動回路に非晶質半導
体層を用いた場合と微結晶半導体層を用いた場合とを比較すると、微結晶半導体層を用い
た場合の方が、トランジスタの移動度が大きいため、駆動回路（例えば走査線駆動回路８
５２のシフトレジスタ８５６）の駆動周波数を高くすることが可能となる。また、走査線
駆動回路８５２を高速に動作させることができるため、フレーム周波数を高くすること、
または、黒画面挿入を実現すること等も実現する可能である。
フレーム周波数を上げる場合は、画像の動きの方向に応じて、画面のデータを生成する
ことが望ましい。つまり、動き補償を行って、データを補間することが望ましい。このよ
うに、フレーム周波数を上げ、画像データを補間することにより、動画の表示特性が改善
され、滑らかな表示を行うことができる。例えば、２倍（例えば１２０ヘルツ、１００ヘ
ルツ）以上、より好ましくは４倍（例えば２４０ヘルツ、２００ヘルツ）以上にすること
により、動画における画像のぼけや残像を低減することができる。その場合、走査線駆動
回路８５２も、駆動周波数を高くして、動作させることにより、フレーム周波数を上げる
ことができる。
黒画面挿入を行う場合、画像データ若しくは黒表示となるデータを画素部８５０に供給
できるようにする。その結果、インパルス駆動に近い形となり、残像を低減することがで
きる。その場合、走査線駆動回路８５２も、駆動周波数を高くして、動作させることによ
り、黒画面挿入を行うことができる。
さらに、走査線駆動回路８５２のトランジスタのチャネル幅を大きくすることや、複数
の走査線駆動回路を配置することで、さらに高いフレーム周波数を実現することができる
。例えば８倍（例えば４８０ヘルツ、４００ヘルツ）以上のフレーム周波数とすることが
できる。複数の走査線駆動回路を配置する場合には、偶数行の走査線を駆動する為の走査
線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対
側に配置することにより、フレーム周波数を高くすることができる。
なお、図２４乃至図２６に示したような回路を、微結晶半導体を用いたトランジスタで
構成することにより、レイアウト面積を小さくすることができる。そのため、表示装置の
額縁を小さくすることができる。例えば、非晶質半導体層を用いた場合と微結晶半導体層
を用いた場合とを比較すると、微結晶半導体層を用いた場合の方が、トランジスタの移動
度が大きいため、トランジスタのチャネル幅を小さくすることができる。その結果、表示
装置を狭額縁化させることが可能となる。
なお、図２６における第２のトランジスタ８７２は、第３の配線８８３にローレベルの信
号を出力する期間が長い。その間、第２のトランジスタ８７２は、オン状態である。した
がって、第２のトランジスタ８７２には、強いストレスが加わり、トランジスタ特性が劣
化しやすくなっている。トランジスタ特性が劣化すると、しきい値電圧が徐々に大きくな
ってくる。その結果、電流値が小さくなってくる。そこで、トランジスタが劣化しても、
十分な電流を供給できるようにするため、第２のトランジスタ８７２のチャネル幅は大き
いことが好ましい。あるいは、トランジスタが劣化しても、回路動作に支障がないように
、補償されていることが望ましい。例えば、第２のトランジスタ８７２と並列にトランジ
スタを配置し、第２のトランジスタ８７２と交互にオン状態となるようにすることによっ
て、劣化の影響を受けにくくすることが好ましい。
しかしながら、非晶質半導体層を用いた場合と微結晶半導体層を用いた場合とを比較す
ると、微結晶半導体層を用いた場合の方が、劣化しにくい。したがって、微結晶半導体層
を用いた場合は、トランジスタのチャネル幅を小さくすることができる。または、実施の
形態１に示したのと同様の薄膜トランジスタを用いることで、劣化を大幅に低減すること
ができ、劣化に対する補償用の回路を配置しなくても正常に動作させることができる。こ
れらにより、レイアウト面積を小さくすることができる。
次に、本発明の液晶表示装置の一形態に相当する液晶表示パネル及び発光パネルの外観
及び断面について、図２７及び図２８を参照して説明する。図２７（Ａ）は、第１の基板
９０１上に形成された微結晶半導体層を有するトランジスタ９１０及び液晶素子９１３を
、第２の基板９０６との間にシール材９０５によって封止した、パネルの上面図を示す。
図２７（Ｂ）は、図２７（Ａ）のＭ−Ｎにおける断面図に相当する。図２８は発光装置の
場合を示す。なお、図２８は、図２７と異なる部分についてのみ符号を付している。
第１の基板９０１上に設けられた画素部９０２と、走査線駆動回路９０４と、を囲むよ
うにして、シール材９０５が設けられている。また、画素部９０２と、走査線駆動回路９
０４の上に第２の基板９０６が設けられている。よって画素部９０２と、走査線駆動回路
９０４とは、第１の基板９０１とシール材９０５と第２の基板９０６とによって、液晶９
０８又は充填材９３１と共に封止されている。また、第１の基板９０１上のシール材９０
５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体層
で形成された信号線駆動回路９０３が実装されている。なお、本実施の形態では、多結晶
半導体層を用いたトランジスタを有する信号線駆動回路を、第１の基板９０１に貼り合わ
せる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成
し、貼り合わせるようにしても良い。図２７では、信号線駆動回路９０３に含まれる、多
結晶半導体層で形成されたトランジスタ９０９を例示する。
また、第１の基板９０１上に設けられた画素部９０２と、走査線駆動回路９０４は、ト
ランジスタを複数有しており、図２７（Ｂ）では、画素部９０２に含まれるトランジスタ
９１０とを例示している。なお、本実施の形態では、トランジスタ９１０が駆動用トラン
ジスタであると仮定するが、発光装置では、トランジスタ９１０は電流制御用トランジス
タであってもよいし、消去用トランジスタであってもよい。トランジスタ９１０は微結晶
半導体層を用いたトランジスタに相当する。
また、液晶素子９１３が有する画素電極９１２は、トランジスタ９１０の配線９１８と
電気的に接続されている。更には、配線９１８は引き回し配線９１４と電気的に接続され
ている。そして、液晶素子９１３の対向電極９１７は第２の基板９０６上に形成されてい
る。画素電極９１２と対向電極９１７と液晶９０８とが重なっている部分が、液晶素子９
１３に相当する。
また、発光素子９３０が有する画素電極は、トランジスタ９１０のソース電極またはド
レイン電極と、配線を介して電気的に接続されている。そして本実施の形態では、発光素
子９３０の共通電極と透光性を有する導電性材料層が電気的に接続されている。なお発光
素子９３０の構成は、本実施の形態に示した構成に限定されない。発光素子９３０から取
り出す光の方向や、トランジスタ９１０の極性などに合わせて、発光素子９３０の構成は
適宜変えることができる。
なお、第１の基板９０１及び第２の基板９０６の材料としては、ガラス、金属（代表的
にはステンレス）、セラミックス又はプラスチック等を用いることができる。プラスチッ
クとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ
）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリ
ル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポ
リエステルフィルムで挟んだ構造のシートを用いることもできる。
また、スペーサ９１１はビーズスペーサであり、画素電極９１２と対向電極９１７との
間の距離（セルギャップ）を制御するために設けられている。なお、絶縁膜を選択的にエ
ッチングすることで得られるスペーサを用いていても良い。すなわち、ポストスペーサで
あってもよい。
また、別途形成された信号線駆動回路９０３と、走査線駆動回路９０４または画素部９
０２に与えられる各種信号及び電位は、引き回し配線９１４を介して、ＦＰＣ９０７から
供給されている。
本実施の形態では、接続端子９１６が、液晶素子９１３が有する画素電極９１２と同じ
導電層から形成されている。また、引き回し配線９１４は、配線９１８と同じ導電層で形
成されている。
接続端子９１６は、ＦＰＣ９０７が有する端子と、異方性導電層９１９を介して電気的
に接続されている。
なお図示していないが、本実施の形態に示した液晶表示装置は配向層及び偏光板を有し
、更にカラーフィルタや遮蔽層を有していても良い。
また、別途形成された信号線駆動回路９０３と、走査線駆動回路９０４または画素部９
０２に与えられる各種信号及び電位は、図２７（Ｂ）に示す断面図では図示されていない
が、引き回し配線９１４、９１５を介して、ＦＰＣ９０７から供給されている。
本実施の形態では、接続端子９１６が、画素電極９１２と同じ導電層から形成されてい
る。また、引き回し配線９１５は、配線９１８と同じ導電層から形成されている。
発光素子９３０からの光の取り出し方向に位置する基板である第２の基板は透明でなけ
ればならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルム又はア
クリルフィルム等の透光性を有する材料からなる基板を用いる。
また、充填材９３１としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂又は熱硬化樹脂等を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ（
エチレンビニルアセテート）等を用いることができる。本実施の形態では充填材として窒
素を用いるとよい。
また、必要であれば、発光素子の射出面に偏光板、円偏光板（楕円偏光板を含む）、位
相差板（λ／４板、λ／２板）又はカラーフィルタ等の光学フィルムを適宜設けてもよい
。また、偏光板又は円偏光板に反射防止層を設けてもよい。
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することができる
。
（実施の形態５）
本発明により得られる液晶表示装置は、アクティブマトリクス型液晶モジュールに用い
ることができる。即ち、それらを表示部に組み込んだあらゆる電子機器に本発明を適用で
きる。電子機器としては、ビデオカメラ、デジタルカメラなどのカメラ、ヘッドマウント
ディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カース
テレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話また
は電子書籍等）などが挙げられる。それらの一例を図２９に示す。
図２９（Ａ）はテレビジョン装置である。表示モジュールを、図２９（Ａ）に示すよう
に、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付
けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面９５
３が形成され、その他付属設備としてスピーカ部９５９、操作スイッチなどが備えられて
いる。このように、テレビジョン装置を完成させることができる。
図２９（Ａ）に示すように、筐体９５１に表示素子を利用した表示用パネル９５２が組
みこまれ、受信機９５５により一般のテレビ放送の受信をはじめ、モデム９５４を介して
有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）
又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テ
レビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機９５６
により行うことが可能であり、このリモコン操作機９５６にも出力する情報を表示する表
示部９５７が設けられていても良い。
また、テレビジョン装置にも、主画面９５３の他にサブ画面９５８を第２の表示用パネ
ルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成にお
いて、主画面９５３とサブ画面９５８は、一方を液晶表示パネルとし、他方を発光表示パ
ネルとしてもよい。また、低消費電力化を優先させるためには、発光表示パネルを用いる
ことに優位性がある。サブ画面９５８を液晶表示パネルで形成する場合には、例えば、サ
ブ画面９５８を点滅可能な構成とすれば良い。
図３０はテレビ装置の主要な構成を示すブロック図を示している。表示パネルには、画素
部９７１が形成されている。信号線駆動回路９７２と走査線駆動回路９７３は、他の実施
形態にて説明したように接続すればよい。
その他の外部回路の構成として、映像信号の入力側では、チューナ９７４で受信した信
号のうち、映像信号を増幅する映像信号増幅回路９７５と、そこから出力される信号を赤
、緑、青の各色に対応した色信号に変換する映像信号処理回路９７６と、その映像信号を
ドライバＩＣの入力仕様に変換するためのコントロール回路９７７などを有している。コ
ントロール回路９７７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動
する場合には、信号線側に信号分割回路９７８を設け、入力デジタル信号をｍ個に分割し
て供給する構成としても良い。
チューナ９７４で受信した信号のうち、音声信号は、音声信号増幅回路９７９に送られ
、その出力は音声信号処理回路９８０を経てスピーカ９８３に供給される。制御回路９８
１は受信局（受信周波数）や音量の制御情報を入力部９８２から受け、チューナ９７４や
音声信号処理回路９８０に信号を送出する。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをは
じめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の
表示媒体としても様々な用途に適用することができる。
図２９（Ｂ）は携帯電話機９６１の一例を示している。この携帯電話機９６１は、表示部
９６２、操作部９６３等を含んで構成されている。表示部９６２においては、上記実施の
形態で説明した液晶表示装置を適用することで、量産性を高めることができる。
また、図２９（Ｃ）に示す携帯型のコンピュータは、本体９６６、表示部９６７等を含
んでいる。表示部９６７に、上記実施の形態に示す液晶表示装置を適用することにより、
量産性を高めることができる。
１００ 基板
１０２ 導電層
１０４ 絶縁層
１０５ 微結晶半導体層
１０６ ＬＰＳＡＳ層
１０７ バッファ層
１０８ バッファ層
１０９ 不純物半導体層
１１０ 不純物半導体層
１１１ 導電層
１１２ 導電層
１１４ 絶縁層
１１６ 導電層
１１８ 開口部
１２０ 開口部
１３０ 基板
１３１ 画素部
１３２ 入力端子
１３３ 入力端子
１３４ 保護回路
１３５ 保護回路
１３６ 保護回路
１３７ 保護回路
１３８ 配線
１３９ 配線
１４０ マスク
１４２ マスク
１５１ 保護ダイオード
１５１ａ ｎ型薄膜トランジスタ
１５１ｂ ｎ型薄膜トランジスタ
１５２ 保護ダイオード
１５３ 保護ダイオード
１５４ 保護ダイオード
１５５ 配線
１６０ 保護ダイオード
１６１ 保護ダイオード
１６２ 容量素子
１６３ 容量素子
１６４ 抵抗素子
１６５ 配線
１７０ 保護ダイオード
１７１ 保護ダイオード
１７２ 保護ダイオード
１７３ 保護ダイオード
１７４ 保護ダイオード
１７５ 保護ダイオード
１７６ 保護ダイオード
１７７ 保護ダイオード
１７８ 抵抗素子
１７９Ａ 配線
１７９Ｂ 配線
１８０ 抵抗素子
１８１ 抵抗素子
１８２ 保護ダイオード
１８３ 配線
１８６ トランジスタ
１９０ 基板
１９１ 層
２００ ロード室
２０１ 反応室
２０２ 反応室
２０３ 反応室
２０４ 反応室
２０５ アンロード室
２１０ 共通室
２１１ 搬送手段
２１２ ゲートバルブ
２１８ カセット
２１９ カセット
２２０ 基板
３００ 基板
３０１ 基板
３０２ 配線
３０４ 配線
３０５ 配線
３１６ 配線
３１８ 配線
３２０ 絶縁層
３２２ 絶縁層
３２３ 開口部
３２４ 画素電極
３２５ スリット
３２６ 画素電極
３２８ 薄膜トランジスタ
３２９ 薄膜トランジスタ
３３０ 保持容量部
３３１ 保持容量部
３３２ 遮光層
３３４ 着色層
３３６ 着色層
３３８ 着色層
３４０ 対向電極
３４２ スペーサ
３４４ 突起
３４６ 配向層
３４８ 配向層
３５０ 液晶層
３５１ 液層素子
３５２ 液晶素子
４０１ 基板
４０２ 配線
４０３ 配線
４１６ 配線
４１８ 配線
４１９ 配線
４２３ 開口部
４２４ 画素電極
４２５ スリット
４２６ 画素電極
４２７ 開口部
４２８ 薄膜トランジスタ
４２９ 薄膜トランジスタ
４３０ 保持容量部
４３１ 保持容量部
４３２ 遮光層
４３６ 着色層
４３７ 平坦化層
４４０ 対向電極
４４１ スリット
４４６ 配向層
４４８ 配向層
４５０ 液晶層
４５１ 液晶素子
４５２ 液晶素子
５００ 基板
５０１ 基板
５０４ 配線
５０６ ゲート絶縁層
５０７ 画素電極
５１０ ソース領域
５１６ 配線
５１８ 配線
５２０ 絶縁層
５２３ 開口部
５２４ 画素電極
５２５ スリット
５２８ 薄膜トランジスタ
５３２ 遮光層
５３６ 着色層
５３７ 平坦化層
５５０ 液晶層
６００ 基板
６０１ 基板
６０２ 走査線
６０６ ゲート絶縁層
６０７ 画素電極
６０９ 配線
６１０ ソース領域
６１５ 容量電極
６１６ 配線
６１８ 配線
６２０ 絶縁層
６２３ 開口部
６２４ 画素電極
６２８ 薄膜トランジスタ
６３２ 遮光層
６３３ 開口部
６３６ 着色層
６３７ 平坦化層
６５０ 液晶層
７００ 基板
７０１ 基板
７１６ 配線
７１８ 配線
７２３ 開口部
７２４ 画素電極
７２８ 薄膜トランジスタ
７３２ 遮光層
７３６ 着色層
７３７ 平坦化層
７４０ 対向電極
７５０ 液晶層
８００ 基板
８０１ 薄膜トランジスタ
８０３ 絶縁層
８０４ 絶縁層
８０５ 導電層
８０６ 隔壁
８０７ 発光層
８０８ 導電層
８０９ 発光素子
８１０ 保護層
８２１ 駆動用トランジスタ
８２２ 発光素子
８２３ 陰極
８２４ 発光層
８２５ 陽極
８３１ 駆動用トランジスタ
８３２ 発光素子
８３３ 陰極
８３４ 発光層
８３５ 陽極
８３６ 遮蔽層
８３７ 導電層
８４１ 駆動用トランジスタ
８４２ 発光素子
８４３ 陰極
８４４ 発光層
８４５ 陽極
８４７ 導電層
８５０ 画素部
８５１ フリップフロップ
８５２ 走査線駆動回路
８５３ 信号線駆動回路
８５４ シフトレジスタ
８５５ アナログスイッチ
８５６ シフトレジスタ
８５７ バッファ
８６１ 配線
８６２ 配線
８６３ 配線
８６４ 配線
８６５ 配線
８６６ 配線
８６７ 配線
８７１ トランジスタ
８７２ トランジスタ
８７３ トランジスタ
８７４ トランジスタ
８７５ トランジスタ
８７６ トランジスタ
８７７ トランジスタ
８７８ トランジスタ
８８１ 配線
８８２ 配線
８８３ 配線
８８４ 配線
８８５ 配線
８８６ 配線
９０１ 基板
９０２ 画素部
９０３ 信号線駆動回路
９０４ 走査線駆動回路
９０５ シール材
９０６ 基板
９０７ ＦＰＣ
９０８ 液晶
９０９ トランジスタ
９１０ トランジスタ
９１１ スペーサ
９１２ 画素電極
９１３ 液晶素子
９１４ 配線
９１５ 配線
９１６ 接続端子
９１７ 対向電極
９１８ 配線
９１９ 異方性導電層
９３０ 発光素子
９３１ 充填材
９４０ 配線
９５１ 筐体
９５２ 表示用パネル
９５３ 主画面
９５４ モデム
９５５ 受信機
９５６ リモコン操作機
９５７ 表示部
９５８ サブ画面
９５９ スピーカ部
９６１ 携帯電話機
９６２ 表示部
９６３ 操作部
９６６ 本体
９６７ 表示部
９７１ 画素部
９７２ 信号線駆動回路
９７３ 走査線駆動回路
９７４ チューナ
９７５ 映像信号増幅回路
９７６ 映像信号処理回路
９７７ コントロール回路
９７８ 信号分割回路
９７９ 音声信号増幅回路
９８０ 音声信号処理回路
９８１ 制御回路
９８２ 入力部
９８３ スピーカ

Claims (1)

  1. 入力端子と、画素部と、を有する表示装置であって、
    前記入力端子と前記画素部との間には少なくとも一の保護回路を有し、
    前記保護回路は、少なくとも一の薄膜トランジスタを有することを特徴とする液晶表示装置。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8921858B2 (en) * 2007-06-29 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US9176353B2 (en) * 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8330887B2 (en) * 2007-07-27 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
KR100958023B1 (ko) * 2008-11-04 2010-05-17 삼성모바일디스플레이주식회사 유기전계 발광 표시장치
KR101641532B1 (ko) * 2009-02-10 2016-08-01 삼성디스플레이 주식회사 타이밍 제어방법, 이를 수행하기 위한 타이밍 제어장치 및 이를 갖는 표시장치
KR101681884B1 (ko) * 2009-03-27 2016-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치, 표시장치 및 전자기기
JP5321269B2 (ja) * 2009-06-16 2013-10-23 ソニー株式会社 画像表示装置、画像表示方法、及びプログラム
KR101818556B1 (ko) * 2009-07-15 2018-01-15 퀄컴 인코포레이티드 이면측 바디 연결을 가진 반도체-온-절연체
US9466719B2 (en) 2009-07-15 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator with back side strain topology
US9496227B2 (en) 2009-07-15 2016-11-15 Qualcomm Incorporated Semiconductor-on-insulator with back side support layer
US8921168B2 (en) 2009-07-15 2014-12-30 Silanna Semiconductor U.S.A., Inc. Thin integrated circuit chip-on-board assembly and method of making
US9390974B2 (en) 2012-12-21 2016-07-12 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly and method of making
EP2937898A1 (en) 2009-07-15 2015-10-28 Silanna Semiconductor U.S.A., Inc. Semiconductor-on-insulator with backside heat dissipation
TWI509780B (zh) * 2009-07-15 2015-11-21 Silanna Semiconductor Usa Inc 積體電路及其製造方法
KR101785745B1 (ko) * 2009-09-16 2017-10-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN102598278B (zh) 2009-10-09 2015-04-08 株式会社半导体能源研究所 半导体器件
WO2011070901A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101836067B1 (ko) * 2009-12-21 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터와 그 제작 방법
TWI535028B (zh) * 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
US8476744B2 (en) 2009-12-28 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with channel including microcrystalline and amorphous semiconductor regions
KR101950364B1 (ko) 2010-02-26 2019-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
CN102214677A (zh) * 2010-04-12 2011-10-12 三星移动显示器株式会社 薄膜晶体管和具有该薄膜晶体管的显示装置
US8704230B2 (en) 2010-08-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8735231B2 (en) * 2010-08-26 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of dual-gate thin film transistor
US9230826B2 (en) 2010-08-26 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Etching method using mixed gas and method for manufacturing semiconductor device
JP2013251284A (ja) * 2010-09-21 2013-12-12 Sharp Corp 半導体装置およびその製造方法
KR101631632B1 (ko) 2011-04-22 2016-06-20 삼성전자주식회사 조명기구
KR101884891B1 (ko) * 2012-02-08 2018-08-31 삼성디스플레이 주식회사 표시 장치
KR101678512B1 (ko) * 2012-03-22 2016-11-22 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 방법, 기판 처리 장치 및 기록 매체
KR101949225B1 (ko) 2012-04-16 2019-04-26 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
KR101965256B1 (ko) * 2012-10-17 2019-04-04 삼성디스플레이 주식회사 유기 발광 표시 장치
US9246133B2 (en) * 2013-04-12 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Light-emitting module, light-emitting panel, and light-emitting device
US9257290B2 (en) 2013-12-25 2016-02-09 Shenzhen China Star Optoelectronics Technology Co., Ltd. Low temperature poly-silicon thin film transistor and manufacturing method thereof
CN103762178A (zh) * 2013-12-25 2014-04-30 深圳市华星光电技术有限公司 一种低温多晶硅薄膜晶体管及其制造方法
WO2015198183A1 (en) 2014-06-23 2015-12-30 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9515181B2 (en) 2014-08-06 2016-12-06 Qualcomm Incorporated Semiconductor device with self-aligned back side features
JP6392061B2 (ja) * 2014-10-01 2018-09-19 東京エレクトロン株式会社 電子デバイス、その製造方法、及びその製造装置
JP6555869B2 (ja) * 2014-10-17 2019-08-07 キヤノン株式会社 静電容量型トランスデューサ
KR102473101B1 (ko) * 2016-04-04 2022-12-01 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 표시 장치
US10147718B2 (en) * 2016-11-04 2018-12-04 Dpix, Llc Electrostatic discharge (ESD) protection for the metal oxide medical device products
CN109727530A (zh) * 2017-10-31 2019-05-07 昆山工研院新型平板显示技术中心有限公司 柔性显示模组及柔性显示模组制备方法
KR20200066438A (ko) 2018-11-30 2020-06-10 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
US11011572B2 (en) * 2019-05-10 2021-05-18 Innolux Corporation Laminated structures and electronic devices
CN113450645B (zh) * 2020-03-27 2023-08-01 群创光电股份有限公司 显示面板以及拼接显示装置
KR20210128544A (ko) * 2020-04-16 2021-10-27 삼성디스플레이 주식회사 표시 장치
CN112365796B (zh) * 2020-11-26 2022-09-27 京东方科技集团股份有限公司 背光模组和显示装置
WO2023024058A1 (zh) * 2021-08-27 2023-03-02 京东方科技集团股份有限公司 显示基板和显示装置
CN116847682A (zh) * 2021-12-14 2023-10-03 武汉华星光电半导体显示技术有限公司 显示面板
CN116364780A (zh) * 2023-03-27 2023-06-30 惠科股份有限公司 薄膜晶体管及其制作方法、静电释放保护电路和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004078157A (ja) * 2002-06-17 2004-03-11 Sharp Corp 液晶表示装置
JP2005134889A (ja) * 2003-10-01 2005-05-26 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びこれを含む液晶表示装置
US20060049403A1 (en) * 2004-09-03 2006-03-09 Samsung Electronics Co., Ltd. Substrate for a display device, liquid crystal display device having the same and method of manufacturing the same
WO2007074556A1 (ja) * 2005-12-26 2007-07-05 Sharp Kabushiki Kaisha アクティブマトリクス基板、表示装置、テレビジョン受像機、アクティブマトリクス基板の欠陥修正方法

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPS5713777A (en) 1980-06-30 1982-01-23 Shunpei Yamazaki Semiconductor device and manufacture thereof
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
USRE34658E (en) 1980-06-30 1994-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device of non-single crystal-structure
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
EP0473988A1 (en) * 1990-08-29 1992-03-11 International Business Machines Corporation Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
JP2838318B2 (ja) 1990-11-30 1998-12-16 株式会社半導体エネルギー研究所 感光装置及びその作製方法
US5414442A (en) 1991-06-14 1995-05-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JP2924441B2 (ja) * 1992-04-27 1999-07-26 日本電気株式会社 薄膜トランジスタ及びその製造方法
JP2661594B2 (ja) * 1995-05-25 1997-10-08 日本電気株式会社 薄膜トランジスタおよびその製造方法
KR100257158B1 (ko) 1997-06-30 2000-05-15 김영환 박막 트랜지스터 및 그의 제조 방법
US6121660A (en) 1997-09-23 2000-09-19 Semiconductor Energy Laboratory Co., Ltd. Channel etch type bottom gate semiconductor device
US6013930A (en) 1997-09-24 2000-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having laminated source and drain regions and method for producing the same
US6218219B1 (en) 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP4376979B2 (ja) 1998-01-12 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001257350A (ja) 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4683688B2 (ja) 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP2002026333A (ja) * 2000-07-11 2002-01-25 Nec Corp アクティブマトリクス基板の製造方法
JP4718677B2 (ja) 2000-12-06 2011-07-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP4267242B2 (ja) * 2001-03-06 2009-05-27 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP3946547B2 (ja) 2001-06-05 2007-07-18 シャープ株式会社 アクティブマトリクス基板および表示装置ならびに検出装置
JP3831868B2 (ja) 2001-08-13 2006-10-11 大林精工株式会社 アクティブマトリックス表示装置とその製造方法
JP3842676B2 (ja) * 2002-03-22 2006-11-08 株式会社日立製作所 液晶表示装置
US7592980B2 (en) 2002-06-05 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4286496B2 (ja) * 2002-07-04 2009-07-01 株式会社半導体エネルギー研究所 蒸着装置及び薄膜作製方法
JP2004109418A (ja) 2002-09-18 2004-04-08 Hitachi Ltd 液晶表示装置
JP4439861B2 (ja) 2002-09-20 2010-03-24 株式会社半導体エネルギー研究所 表示装置の作製方法
JP4984369B2 (ja) 2002-12-10 2012-07-25 株式会社ジャパンディスプレイイースト 画像表示装置及びその製造方法
TW577176B (en) * 2003-03-31 2004-02-21 Ind Tech Res Inst Structure of thin-film transistor, and the manufacturing method thereof
JP4112527B2 (ja) * 2003-07-14 2008-07-02 株式会社半導体エネルギー研究所 システムオンパネル型の発光装置の作製方法
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
TWI368774B (en) 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
JP4574158B2 (ja) 2003-10-28 2010-11-04 株式会社半導体エネルギー研究所 半導体表示装置及びその作製方法
KR100557732B1 (ko) * 2003-12-26 2006-03-06 엘지.필립스 엘시디 주식회사 듀얼패널타입 유기전계발광장치 및 그 제조방법
TWI366701B (en) 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
JP4299717B2 (ja) 2004-04-14 2009-07-22 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとその製造方法
JP2005322845A (ja) 2004-05-11 2005-11-17 Sekisui Chem Co Ltd 半導体デバイスと、その製造装置、および製造方法
KR20060046241A (ko) * 2004-06-29 2006-05-17 엘지.필립스 엘시디 주식회사 액정표시소자
JP4592384B2 (ja) * 2004-10-25 2010-12-01 シャープ株式会社 液晶表示装置
EP1674922A1 (en) * 2004-12-27 2006-06-28 Samsung Electronics Co., Ltd. Liquid crystal display
JP4571855B2 (ja) 2004-12-28 2010-10-27 シャープ株式会社 液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法
KR101085451B1 (ko) * 2005-02-11 2011-11-21 삼성전자주식회사 표시장치용 박막트랜지스터 기판과 그 제조방법
JP4105210B2 (ja) * 2005-05-23 2008-06-25 シャープ株式会社 アクティブマトリクス基板、表示装置および画素欠陥修正方法
JP4744518B2 (ja) * 2005-06-09 2011-08-10 シャープ株式会社 液晶表示装置
KR101134932B1 (ko) * 2005-06-14 2012-04-17 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101219039B1 (ko) * 2005-06-14 2013-01-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치
JP4577114B2 (ja) 2005-06-23 2010-11-10 ソニー株式会社 薄膜トランジスタの製造方法および表示装置の製造方法
KR101152528B1 (ko) * 2005-06-27 2012-06-01 엘지디스플레이 주식회사 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법
JP2007035964A (ja) * 2005-07-27 2007-02-08 Sony Corp 薄膜トランジスタとその製造方法、及び表示装置
JP2007041096A (ja) * 2005-08-01 2007-02-15 Sanyo Epson Imaging Devices Corp 電気光学装置およびその製造方法、電子機器
JP4039446B2 (ja) 2005-08-02 2008-01-30 エプソンイメージングデバイス株式会社 電気光学装置及び電子機器
KR101240644B1 (ko) * 2005-08-09 2013-03-11 삼성디스플레이 주식회사 박막 트랜지스터 표시판
JP4874599B2 (ja) * 2005-08-11 2012-02-15 東芝モバイルディスプレイ株式会社 液晶表示装置
TWI409934B (zh) 2005-10-12 2013-09-21 Semiconductor Energy Lab 半導體裝置
KR101158896B1 (ko) * 2005-10-28 2012-06-25 삼성전자주식회사 박막트랜지스터 기판 및 이의 제조방법과,박막트랜지스터를 갖는 액정표시패널 및 전계발광 표시패널
KR20070051045A (ko) 2005-11-14 2007-05-17 삼성전자주식회사 액정 표시 장치
JP5144055B2 (ja) * 2005-11-15 2013-02-13 三星電子株式会社 表示基板及びこれを有する表示装置
KR101383714B1 (ko) * 2005-12-02 2014-04-09 삼성디스플레이 주식회사 액정 표시 장치
US8921858B2 (en) * 2007-06-29 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004078157A (ja) * 2002-06-17 2004-03-11 Sharp Corp 液晶表示装置
JP2005134889A (ja) * 2003-10-01 2005-05-26 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びこれを含む液晶表示装置
US20060049403A1 (en) * 2004-09-03 2006-03-09 Samsung Electronics Co., Ltd. Substrate for a display device, liquid crystal display device having the same and method of manufacturing the same
WO2007074556A1 (ja) * 2005-12-26 2007-07-05 Sharp Kabushiki Kaisha アクティブマトリクス基板、表示装置、テレビジョン受像機、アクティブマトリクス基板の欠陥修正方法

Also Published As

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TW200924198A (en) 2009-06-01
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US7897971B2 (en) 2011-03-01
JP7329647B2 (ja) 2023-08-18
US20090026454A1 (en) 2009-01-29
JP2021036318A (ja) 2021-03-04
TW201539767A (zh) 2015-10-16
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CN101355089B (zh) 2012-06-27

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