CN116364780A - 薄膜晶体管及其制作方法、静电释放保护电路和显示装置 - Google Patents
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Abstract
本申请提供一种薄膜晶体管及其制作方法、静电释放保护电路和显示装置。薄膜晶体管包括栅极、漏极、源极、第一绝缘层以及第一有源层，漏极、源极间隔设置且分别与第一有源层连接。薄膜晶体管还包括第二有源层和第二绝缘层，第二有源层部分设置于第一绝缘层和第一有源层之间。第二绝缘层部分设置于第二有源层与第一有源层之间。第二有源层与源极连接，第二有源层用于在薄膜晶体管导通之后，逐渐积累带电粒子形成屏蔽层，以对栅极作用于第一有源层的电场进行屏蔽，从而使得薄膜晶体管在导通一段时间后关断。所述薄膜晶体管在导通极短时间后自动关断，这样不仅可以成功地释放静电，还能降低正常信号的传输损耗。
Description
技术领域
本申请涉及防静电领域，尤其涉及一种薄膜晶体管及其制作方法、静电释放保护电路和显示装置。
背景技术
静电是物体的表面由于某种原因造成不平衡而形成的正电荷或负电荷，当电荷发生转移，不同电位互相放电时，就会发生容易损坏电路中元器件的ESD(Electro-Staticdischarge，静电释放)。为了预防ESD的电流击伤电路中重要的元器件，通常会在电路中(例如ESD风险较大的走线上)设置ESD保护电路，通过ESD保护电路将积聚的电荷传导到地线或其他恒定电位的线路上。
现有技术中，较常见的ESD保护电路通常设计为将一个TFT(Thin FilmTransistor，薄膜晶体管)的漏极和栅极相连，形成类似二极管的器件，给浪涌电流提供一个低电阻的释放路径，这样可以实现将电路走线上的ESD导向地线或其他恒定电位的线路上。然而，在利用该类ESD保护器释放静电时，当电路走线上通过的正常信号时，TFT也会持续导通，造成正常信号产生较大的损耗，进而导致电路的正常性能降低。
发明内容
有鉴于此，本申请的主要目的在于提出薄膜晶体管及其制作方法、静电释放保护电路和显示装置，旨在解决现有的ESD保护电路对正常信号造成较大损耗的问题。
为实现上述目的，本申请的第一方面提供一种薄膜晶体管，所述薄膜晶体管包括栅极、漏极、源极、第一绝缘层以及第一有源层，其中，所述漏极、所述源极间隔设置且分别与所述第一有源层连接，所述栅极、所述第一绝缘层以及所述第一有源层依次层叠设置。所述薄膜晶体管还包括第二有源层和第二绝缘层，所述第二有源层部分设置于所述第一绝缘层和第一有源层之间。所述第二绝缘层部分设置于所述第二有源层与所述第一有源层之间。其中，所述第二有源层与所述源极连接，所述第二有源层用于在所述薄膜晶体管导通之后，逐渐积累带电粒子形成屏蔽层，以对所述栅极作用于所述第一有源层的电场进行屏蔽，从而使得所述薄膜晶体管在导通一段时间后关断。
本申请提供的薄膜晶体管，通过在第一有源层和第一绝缘层之间增加第二绝缘层和第二有源层，可以在极短的时间内通过瞬间大电流而释放静电，并且在接入持续时长较长的正常信号时，所述薄膜晶体管在导通极短时间后自动关断，从而在关断之后不会有损耗，这样不仅可以成功地释放静电，还能降低正常信号的传输损耗。
可选地，所述第一有源层包括第一导体化区域、第二导体化区域以及沟道区域。所述第一导体化区域与所述漏极连接。所述第二导体化区域与所述源极连接。所述沟道区域位于所述第一导体化区域与所述第二导体化区域之间。其中，所述第一导体化区域的导电率和所述第二导体化区域的导电率均高于所述沟道区域的导电率，所述第二有源层在所述第一有源层所在平面上的投影与所述沟道区域至少部分重叠。
可选地，所述沟道区域的电阻低于所述第二有源层的电阻。
可选地，所述第二有源层包括第一有源部件和第二有源部件。所述第一有源部件在所述第一有源层所在平面上的投影完全覆盖所述沟道区域。所述第二有源部件具有相对的第一端和第二端，所述第一端与所述第一有源部件连接，且所述第一端的与所述第一有源部件的连接线在所述第一有源层所在平面上的投影与所述第一有源层的边缘重叠，所述第二端与所述源极连接。带电粒子从所述源极经由所述第二有源部件到达所述第一有源部件的最短距离Lf满足：10um＜Lf＜1mm。
可选地，所述第二有源部件为条形，所述第二有源部件的线宽Wf满足：2um＜Wf＜100um。
可选地，所述第二有源层的厚度Tf满足：1nm＜Tf＜100nm。
本申请的第二方面还提供一种薄膜晶体管的制作方法，用于制作上述的薄膜晶体管，所述制作方法包括：在衬底基板上形成第一有源层；形成部分覆盖所述有源层的第二绝缘层；在所述第二绝缘层上形成第二有源层；在所述第二有源层上形成第一绝缘层；在所述第一绝缘层上形成栅极；以及，在所述第一有源层上错开所述栅极的区域形成间隔设置的漏极、源极；其中，所述漏极与所述第一有源层、所述栅极分别连接，所述源极与所述第一有源层、所述第二有源层分别连接。
本申请的第三方面还提供一种静电释放保护电路，所述静电释放保护电路用于为目标电路释放静电，所述静电释放保护电路包括上述的薄膜晶体管，所述薄膜晶体管与所述目标电路连接，且所述薄膜晶体管的栅极和漏极连接。
可选地，所述静电释放保护电路包括并联在所述目标电路和恒定电位部件之间的第一薄膜晶体管以及第二薄膜晶体管，所述第一薄膜晶体管以及第二薄膜晶体管均为上述的薄膜晶体管，其中，所述第一薄膜晶体管的漏极以及所述第二薄膜晶体管的源极均与所述目标电路连接，所述第一薄膜晶体管的源极以及所述第二薄膜晶体管的漏极均与所述恒定电位部件连接。
本申请的第四方面还提供一种显示装置，包括上述的静电释放保护电路。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
图1a-1c为本申请提供的薄膜晶体管的一种示例的结构示意图；
图2a-2c示出了本申请提供的薄膜晶体管的导通过程示意图；
图3为本申请提供的薄膜晶体管中的导通电流与导通时长的关系示意图；
图4为本申请提供的薄膜晶体管在释放静电和接入正常信号时的导通电流、漏极电压的仿真波形图；
图5为现有的ESD保护电路中薄膜晶体管与本申请提供的薄膜晶体管在接入正常信号时的导通电流、漏极电压的仿真波形图；
图6为本申请提供的薄膜晶体管的另一种示例的结构示意图；
图7为本申请提供的薄膜晶体管的又一种示例的结构示意图；
图8为本申请提供的静电释放保护电路的电路图；
图9为本申请提供的薄膜晶体管的制作方法的流程图；
图10a-10f为本申请提供的薄膜晶体管的制作流程示意图。
附图标记说明如下：
薄膜晶体管 100
栅极 10
漏极 20
源极 30
衬底基板 101
第一绝缘层 105
第一有源层 102
第二有源层 104
第二绝缘层 103
第一导体化区域 1021
第二导体化区域 1023
沟道区域 1022
第一有源部件 1041
第二有源部件 1042
沟道 10221
最短距离 Lf
线宽 Wf
厚度 Tf
层间介电层 106
通孔 1061
第一端 10421
第二端 10422
静电释放保护电路 1000
目标电路 200
恒定电位部件 300
第一薄膜晶体管 110
第二薄膜晶体管 120
如下具体实施方式将结合上述附图进一步说明本申请。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。
现有技术中，较常见的ESD保护电路通常设计为将一个TFT的漏极和栅极相连，形成类似二极管的器件，即电流可以从漏极流向源极，而无法从源极流向漏极D，如此，给浪涌电流提供一个低电阻的释放路径，这样可以实现将电路走线上的ESD导向地线或其他恒定电位的线路上。然而，在利用该类ESD保护器释放静电时，当电路走线上通过的正常信号时，TFT也会持续导通，造成正常信号产生较大的损耗，进而导致电路的正常性能降低。
有鉴于此，请参阅图1a-图1c，本申请提供一种薄膜晶体管100。其中，图1a是所述薄膜晶体管100的俯视图，图1b是所述薄膜晶体管100的等效电路图，图1c是所述薄膜晶体管100的一种剖面示意图。
所述薄膜晶体管100包括栅极10、漏极20、源极30、第一绝缘层105、第一有源层102、第二绝缘层103以及第二有源层104。其中，所述漏极20、所述源极30间隔设置且分别与所述第一有源层102连接，所述栅极10、所述第一绝缘层105以及所述第一有源层102依次层叠设置。
部分所述第二有源层104设置于所述第一绝缘层105和第一有源层102之间，即部分所述第二有源层104位于所述第一有源层102和所述栅极10之间。
部分所述第二绝缘层103设置于所述第二有源层104与所述第一有源层102之间。其中，所述第二有源层104与所述源极30连接，所述第二有源层104用于在所述薄膜晶体管100导通之后，逐渐积累带电粒子形成屏蔽层，以对所述栅极10作用于所述第一有源层102的电场进行屏蔽，从而使得所述薄膜晶体管100在导通一段时间后关断。
进一步地，当所述栅极10和所述漏极20连接时，所述薄膜晶体管100可以应用于静电释放保护电路1000中，为目标电路200(例如电路走线)释放静电，示例性的，所述薄膜晶体管100的漏极20与电路走线电连接，源极30接恒定电位部件300(例如地线)。下面结合图2a-图2c以及图3对所述薄膜晶体管100的工作原理进行详细介绍。其中，图2a-图2c为所述薄膜晶体管100的导通过程示意图，图3为所述薄膜晶体管中的导通电流IDS与导通时长t的关系示意图。
如图2a所示，工作时，当电路走线接入电压(包括存在正极性静电或接入正常信号)，所述漏极20和所述栅极10均与电路走线连接而处于高电位，所述源极30接地线而处于低电位，使得所述栅极10和所述源极30之间产生电场，从而使得所述第一有源层102中的带电粒子(例如电子)聚集到靠近所述栅极10的表面，进而形成沟道10221连通所述漏极20和所述源极30，此时，所述薄膜晶体管100进入导通状态，能够将所述电路走线中正极性静电释放到地线。
如图2b所示，在所述薄膜晶体管100导通后，随着导通时长的增加，受到电场的影响，所述第二有源层104中靠近所述栅极10的表面，逐渐积累带电粒子，从而逐渐屏蔽所述栅极10作用于所述第一有源层102的电场，使得所述有源层102中的沟道10221越来越小，如此，随着导通时长的增加，导通电流IDS逐渐减小。
如图2c所示，在所述薄膜晶体管100导通一段时间(例如图3所示的1us)之后，所述第二有源层104中形成屏蔽层，将所述栅极10作用于所述第一有源层102的电场完全屏蔽，从而使得所述有源层102中的沟道10221消失，此时，所述薄膜晶体管100进入关断状态，如此，当所述电路走线中接入正常信号时，所述薄膜晶体管100在导通一段时间后自动关断，从而能够降低正常信号的传输损耗。
图4为本申请提供的薄膜晶体管100在释放静电和接入正常信号时的导通电流、漏极电压仿真波形图。如图4所示，当所述漏极20存在正极性静电电压V2时，所述薄膜晶体管100导通，静电通过导通的所述薄膜晶体管100释放到地线上，此时，所述薄膜晶体管100的导通电流为IDS2，经0.1us后释放完毕，导通电流IDS2和静电电压V2都降低至零。当所述漏极20接入正常脉冲信号V1时，所述薄膜晶体管100导通0.2us后自动关断，如此，所述正常脉冲信号V1仅在导通后的0.2us内发生损耗。
图5为现有的ESD保护电路中薄膜晶体管与本申请提供的薄膜晶体管在接入正常信号时的导通电流、漏极电压仿真波形图。如图5所示，当现有的ESD保护电路中薄膜晶体管接入15V的正常脉冲信号时，由于薄膜晶体管持续导通，导通电流IDS3的幅值超过了20uA，损耗较大，使得薄膜晶体管的漏极的电压V3有所下降，达不到设定的15V标准。而本申请中的薄膜晶体管100接入15V的正常脉冲信号时，由于所述薄膜晶体管100在导通一段时间后自动关断，即所述薄膜晶体管100的导通电流IDS1在大部分时间都为零。因此，在接入正常信号的大部分时间内，所述薄膜晶体管100的漏极20的电压V1均能够满足15V标准，几乎没有损耗。
本申请提供的薄膜晶体管100，通过在第一有源层102和第一绝缘层105之间增加第二绝缘层103和第二有源层104，可以在极短的时间内通过瞬间大电流而释放静电，并且在接入持续时长较长的正常信号时，所述薄膜晶体管100在导通极短时间后自动关断，从而在关断之后不会有损耗，这样不仅可以成功地释放静电，还能降低正常信号的传输损耗。
进一步地，请再次参阅图1a和图1c，所述第一有源层102包括第一导体化区域1021、第二导体化区域1023以及沟道区域1022。其中，所述第一导体化区域1021与所述漏极20连接。所述第二导体化区域1023与所述源极30连接。所述沟道区域1022位于所述第一导体化区域1021与所述第二导体化区域1023之间。
其中，所述第一导体化区域1021的导电率和所述第二导体化区域1023的导电率均高于所述沟道区域1022的导电率，所述第二有源层104在所述第一有源层102所在平面上的投影与所述沟道区域1022至少部分重叠。
在本申请实施例中，所述第二有源层104在所述第一有源层102所在平面上的投影可以完全覆盖所述沟道区域1022，也可以部分覆盖所述沟道区域1022，随着所述薄膜晶体管100导通时间的增加，使得所述第二有源层104逐渐积累的屏蔽电荷能够导致所述栅极10产生的电场无法作用于所述沟道区域1022，从而使得所述薄膜晶体管100在导通一段时间后自动关断的方案均在本申请的保护范围之内。其中，所述第二有源层104在所述第一有源层102所在平面上的投影与所述沟道区域1022的交叠区域的面积越大，所述第二有源层104对所述栅极10作用于所述第一有源层102的电场的屏蔽作用越强，所述薄膜晶体管100的损耗越低。优选地，所述第二有源层104在所述第一有源层102所在平面上的投影完全覆盖所述沟道区域1022。
进一步地，所述沟道区域1022的电阻低于所述第二有源层104的电阻。如此，当静电电压传输到所述薄膜晶体管100的漏极20时，所述栅极10接入所述静电电压而产生电场，所述沟道区域1022中的带电粒子的聚集速度快于所述第二有源层104中的带电粒子的聚集速度，从而使得所述第一有源层102的响应速度快于所述第二有源层103的响应速度，进而能够确保所述薄膜晶体管100在漏极20接入静电电压时能够可靠地导通。
示例性地，所述第一有源层102可以采用例如IGZO的氧化物半导体制成。其中IGZO为铟(In)、镓(Ga)、锌(Zn)和氧(O)的化合物，所述第一有源层102可以由铟、锌和氧的化合物(In Zn O)形成，也可以由铟、镓和氧的化合物(In Ga O)形成，还可以由铟、硅和氧的化合物(In Si O)形成。所述第一有源层102可以采用磁控溅射的方法制作，并通过光刻方法进行图形化。
其中，可以通过对第一有源层102的预设区域进行导体化处理后形成所述第一导体化区域1021和所述第二导体化区域1023，所述导体化处理方法可以为例如但不限于氢扩散、退火晶化、离子注入(B、F、He、P等)、等离子体处理等。如此，所述第一导体化区域1021的导电率和所述第二导体化区域1023经导体化后，所述第一有源层102的阻抗降低，从而能够提升所述薄膜晶体管100的开启速度。
需要说明的是，在现有技术当中，在对有源层进行导体化处理时，需要利用栅极作为掩膜遮盖沟道区域，那么，就要求栅极的线宽必须宽于有源层中沟道区域的宽度，如此，现有的薄膜晶体管中栅极的线宽较宽。相比之下，在本申请实施例中，由于在所述第一有源层102和所述栅极10之间增设了所述第二有源层104和第二绝缘层103，因此，在对所述第一有源层102进行导体化处理时，可以利用所述第二绝缘层103作为掩板遮盖所述沟道区域1022，如此，如图1c所示，可以设计所述栅极10的线宽W2小于所述沟道区域1022的宽度W1，即可以减小所述栅极10的线宽。因此，将本申请提供的薄膜晶体管100应用于显示面板中时，能够增大显示面板的开口率，有利于实现高分辨率。
示例性地，所述栅极10、漏极20以及源极30可以采用诸如钼(Mo)、铌(Nb)、钨(W)、铝(Al)、铬(Cr)、铜(Cu)和银(Ag)中的任一种金属或者至少两种金属的合金形成。所述第一绝缘层105和所述第二绝缘层103可以采用相同材质，例如可以采用氧化硅(SiO2)或者氮化硅(Si3N4)形成。
进一步地，请一同参阅图6-图7，所述第二有源层104包括第一有源部件1041和第二有源部件1042。
其中，所述第一有源部件1041在所述第一有源层102所在平面上的投影完全覆盖所述沟道区域1022。所述第二有源部件1042具有相对的第一端10421和第二端10422，所述第一端10421与所述第一有源部件1041连接，且所述第一端10421的与所述第一有源部件1041的连接线在所述第一有源层102所在平面上的投影与所述第一有源层102的边缘重叠，所述第二端10422与所述源极30连接。
定义带电粒子从所述源极30经由所述第二有源部件1042到达所述第一有源部件1041的最短距离为Lf。可以理解的是，Lf越大，所述第二有源部件1042的电阻就越大，当所述薄膜晶体管100的漏极20接入静电电压或正常信号时，所述第二有源层104内的带电粒子聚集的速度就越慢，即形成屏蔽层的时间就越长，所述薄膜晶体管100的导通时长就越长。根据目标电路200释放静电的需要，可以将Lf设定为合适的值。通过试验验证，当Lf的取值范围为10um＜Lf＜1mm时，既能够充分释放静电，也能够确保所述薄膜晶体管100对正常信号的损耗较低。即，在一些实施例中，所述带电粒子从所述源极30经由所述第二有源部件1042到达所述第一有源部件1041的最短距离Lf满足10um＜Lf＜1mm，也即，所述带电粒子从所述源极30经由所述第二有源部件1042到达所述第一有源部件1041的最短距离Lf为大于10um且小于1mm的距离值。
在一些实施例中，所述第二有源部件1042为条形，定义所述第二有源部件1042的线宽为Wf。可以理解的是，Wf越小，所述第二有源部件1042的电阻就越大，当所述薄膜晶体管100的漏极20接入静电电压或正常信号时，所述第二有源层104内的带电粒子聚集的速度就越慢，即形成屏蔽层的时间就越长，所述薄膜晶体管100的导通时长就越长。根据目标电路200释放静电的需要，可以将Lf设定为合适的值。通过试验验证，当Wf的取值范围为2um＜Wf＜100um时，既能够充分释放静电，也能够确保所述薄膜晶体管100对正常信号的损耗较低。即，在一些实施例中，所述第二有源部件1042的线宽为Wf满足2um＜Wf＜100um，也即，所述第二有源部件1042的线宽为Wf为大于2um且小于100um的宽度值。
定义所述第二有源层104的厚度为Tf。可以理解的是，Tf越小，所述第二有源部件1042的电阻就越大，当所述薄膜晶体管100的漏极20接入静电电压或正常信号时，所述第二有源层104内的带电粒子聚集的速度就越慢，即形成屏蔽层的时间就越长，所述薄膜晶体管100的导通时长就越长。根据目标电路200释放静电的需要，可以将Tf设定为合适的值。通过试验验证，当Tf的取值范围为1nm＜Tf＜100nm时，既能够充分释放静电，也能够确保所述薄膜晶体管100对正常信号的损耗较低。即，在一些实施例中，所述第二有源层104的厚度Tf满足1nm＜Tf＜100nm，也即，所述带电粒子从所述源极30经由所述第二有源部件1042到达所述第一有源部件1041的最短距离Lf为大于1nm且小于100nm的厚度值。
请参阅图8，基于同样的发明构思，本申请还提供一种静电释放保护电路1000，所述静电释放保护电路1000用于为目标电路200释放静电，所述静电释放保护电路1000包括上述任一实施例中的薄膜晶体管100，所述薄膜晶体管100与所述目标电路200连接，其中，所述薄膜晶体管100的栅极10和漏极20连接。
进一步地，所述静电释放保护电路1000包括并联在所述目标电路200和恒定电位部件300之间的第一薄膜晶体管110以及第二薄膜晶体管120，所述第一薄膜晶体管110以及第二薄膜晶体管120均为上述任一实施例中的薄膜晶体管100，其中，所述第一薄膜晶体管110的漏极20以及所述第二薄膜晶体管120的源极30均与所述目标电路200连接，所述第一薄膜晶体管110的源极30以及所述第二薄膜晶体管120的漏极20均与所述恒定电位部件300连接。
如此，所述第一薄膜晶体管110可以为所述目标电路200释放正极性静电，所述第二薄膜晶体管120可以为所述目标电路200释放负极性静电。
基于同样的发明构思，本申请还提供一种显示装置，所述显示装置包括上述的静电释放保护电路1000。其中，所述目标电路200可以是显示装置中的信号线，例如，扫描线、数据线等等。
本申请提供的静电释放保护电路1000，通过在薄膜晶体管100的第一有源层102和第一绝缘层105之间增加第二绝缘层103和第二有源层104，可以在极短的时间内通过瞬间大电流而释放静电，并且在接入持续时长较长的正常信号时，所述薄膜晶体管100在导通极短时间后自动关断，从而在关断之后不会有损耗，这样不仅可以成功地释放静电，还能降低正常信号的传输损耗。
请一同参阅图9、图10a-图10f以及图1c，本申请还提供一种薄膜晶体管的制作方法，用于制作上述任一实施例中的薄膜晶体管100，所述制作方法具体包括以下步骤：
步骤610，在衬底基板101上形成第一有源层102。
如图10a所示，可以通过物理气相沉积(PVD)制程形成所述第一有源层102。示例性地，所述衬底基板101包括衬底、PI膜等，所述衬底可选用a-Si或者SiO2衬底。
步骤620，形成部分覆盖所述第一有源层102的第二绝缘层103。
具体地，如图10b-图10c所示，在所述第一有源层102上方的预设位置以及在所述衬底基板101上的预设位置形成所述第二绝缘层103，然后再利用所述第二绝缘层103作为掩板，对所述第一有源层102进行导体化处理，使得所述第一有源层102被分隔为第一导体化区域1021、第二导体化区域1023以及位于所述第一导体化区域1021和所述第二导体化区域1023之间的沟道区域1022。
步骤630，在所述第二绝缘层103上形成第二有源层104。
如图10d所示，可以通过化学气相沉积(CVD)制程形成所述第二有源层104。
步骤640，在所述第二有源层104上形成第一绝缘层105。
步骤650，在所述第一绝缘层105上形成栅极10。
如图10e所示，可以通过化学气相沉积制程形成所述第一绝缘层105，通过物理气相沉积制程形成所述栅极10，示例性地，形成所述第一绝缘层105和所述栅极10的制程可以共用一块掩板。
步骤660，在所述第一有源层102上错开所述栅极10的区域形成间隔设置的漏极20、源极30。
其中，所述漏极20与所述第一有源层102、所述栅极10分别连接，所述源极30与所述第一有源层102、所述第二有源层104分别连接。具体地，可以通过以下方式形成漏极20、源极30：如图10f所示，形成覆盖所述第一有源层102、所述第二有源层104所述栅极10的层间介电层106。对所述层间介电层106进行刻蚀，在所述层间介电层106中形成多个通孔1061，分别暴露出所述第一导体化区域1021、所述第二导体化区域1023、所述栅极10以及所述第二有源层104的部分结构，然后通过物理气相沉积制程在对应于所述多个通孔1061的位置形成所述漏极20、所述源极30，并将所述漏极20与所述栅极10连接，以及将所述源极30与所述第二有源层104连接，从而得到图1c所示的薄膜晶体管100。
可以理解的是，应当按照最宽的方式解释本申请中的“在……上”、“在……以上”和“在……之上”，以使得“在……上”不仅意味着“直接处于某物上”，还包括“在某物上”且其间具有中间特征或层的含义，并且“在……以上”或者“在……之上”不仅包括“在某物以上”或“之上”的含义，还可以包括“在某物以上”或“之上”且其间没有中间特征或层(即，直接处于某物上)的含义。
文中使用的术语“层”可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于所述连续结构的顶表面和底表面之间或者所述顶表面和底表面处的任何成对的横向平面之间。层可以横向延伸、垂直延伸和/或沿锥形表面延伸。衬底基板可以是层，可以在其中包括一个或多个层，和/或可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成触点、互连线和/或过孔)以及一个或多个电介质层。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。
Claims (10)
1.一种薄膜晶体管，所述薄膜晶体管包括栅极、漏极、源极、第一绝缘层以及第一有源层，其中，所述漏极、所述源极间隔设置且分别与所述第一有源层连接，所述栅极、所述第一绝缘层以及所述第一有源层依次层叠设置；其特征在于，所述薄膜晶体管还包括：
第二有源层，部分设置于所述第一绝缘层和第一有源层之间；以及
第二绝缘层，部分设置于所述第二有源层与所述第一有源层之间；其中，所述第二有源层与所述源极连接，所述第二有源层用于在所述薄膜晶体管导通之后，逐渐积累带电粒子形成屏蔽层，以对所述栅极作用于所述第一有源层的电场进行屏蔽，从而使得所述薄膜晶体管在导通一段时间后关断。
2.如权利要求1所述的薄膜晶体管，其特征在于，所述第一有源层包括：
第一导体化区域，与所述漏极连接；
第二导体化区域，与所述源极连接；以及
沟道区域，位于所述第一导体化区域与所述第二导体化区域之间；
其中，所述第一导体化区域的导电率和所述第二导体化区域的导电率均高于所述沟道区域的导电率，所述第二有源层在所述第一有源层所在平面上的投影与所述沟道区域至少部分重叠。
3.如权利要求2所述的薄膜晶体管，其特征在于，所述沟道区域的电阻低于所述第二有源层的电阻。
4.如权利要求3所述的薄膜晶体管，其特征在于，所述第二有源层包括：
第一有源部件，所述第一有源部件在所述第一有源层所在平面上的投影完全覆盖所述沟道区域；以及
第二有源部件，具有相对的第一端和第二端，所述第一端与所述第一有源部件连接，且所述第一端的与所述第一有源部件的连接线在所述第一有源层所在平面上的投影与所述第一有源层的边缘重叠，所述第二端与所述源极连接；带电粒子从所述源极经由所述第二有源部件到达所述第一有源部件的最短距离Lf满足：10um＜Lf＜1mm。
5.如权利要求4所述的薄膜晶体管，其特征在于，所述第二有源部件为条形，所述第二有源部件的线宽Wf满足：2um＜Wf＜100um。
6.如权利要求4或5所述的薄膜晶体管，其特征在于，所述第二有源层的厚度Tf满足：1nm＜Tf＜100nm。
7.一种薄膜晶体管的制作方法，用于制作如权利要求1-6任意一项所述的薄膜晶体管，其特征在于，所述制作方法包括：
在衬底基板上形成第一有源层；
形成部分覆盖所述有源层的第二绝缘层；
在所述第二绝缘层上形成第二有源层；
在所述第二有源层上形成第一绝缘层；
在所述第一绝缘层上形成栅极；以及
在所述第一有源层上错开所述栅极的区域形成间隔设置的漏极、源极；其中，所述漏极与所述第一有源层、所述栅极分别连接，所述源极与所述第一有源层、所述第二有源层分别连接。
8.一种静电释放保护电路，其特征在于，所述静电释放保护电路用于为目标电路释放静电，所述静电释放保护电路包括如权利要求1-6任一项所述的薄膜晶体管，所述薄膜晶体管与所述目标电路连接，且所述薄膜晶体管的栅极和漏极连接。
9.如权利要求8所述的静电释放保护电路，其特征在于，所述静电释放保护电路包括并联在所述目标电路和恒定电位部件之间的第一薄膜晶体管以及第二薄膜晶体管，所述第一薄膜晶体管以及第二薄膜晶体管均为如权利要求1-6任一项所述的薄膜晶体管，其中，所述第一薄膜晶体管的漏极以及所述第二薄膜晶体管的源极均与所述目标电路连接，所述第一薄膜晶体管的源极以及所述第二薄膜晶体管的漏极均与所述恒定电位部件连接。
10.一种显示装置，其特征在于，包括如权利要求8或9所述的静电释放保护电路。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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