KR0185815B1 - 전자소자 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000004020 conductor Substances 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims description 24
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000000956 alloy Substances 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 150000002736 metal compounds Chemical class 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 111
- 239000010408 film Substances 0.000 description 23
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 8
- 239000011521 glass Substances 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 239000011241 protective layer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910018125 Al-Si Inorganic materials 0.000 description 3
- 229910018520 Al—Si Inorganic materials 0.000 description 3
- 229960000583 acetic acid Drugs 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZWNZGTHTOBNSDL-UHFFFAOYSA-N N.[Ti+4] Chemical compound N.[Ti+4] ZWNZGTHTOBNSDL-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000012362 glacial acetic acid Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- Engineering & Computer Science (AREA)
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Abstract
[목적]
OFF전류와 비용이 모두 낮은 전자소자 및 그 제조방법을 제공한다.
[구성]
본 발명의 전자소자는 기판표면에 게이트전극이 형성되어 있고, 상기 기판 및 게이트전극을 피복하여 게이트절연막이 형성된 전자소자에 있어서, 상기 게이트전극 바로 위에는 게이트전극보다도 폭이 좁은 반도체 능동층이 형성되어 있고, 상기 반도체 능동층상에는 옴접촉층을 거쳐 도전체층으로 이루어져 서로 이간된 소스전극과 드레인전극이 형성되어 있고, 상기 반도체 능동층과 상기 소스전극 및 상기 드레인전극간에는 모두 상기 옴접촉층이 형성되어 있고, 상기 옴접촉층의 이간간격보다도 상기 소스전극과 상기 드레인전극의 이간간격의 쪽이 넓게 형성되어 있고, 또한 상기 기판은 상기 게이트 전극이 형성되어 있지 않은 상기 기판의 이면측에서부터 광이 조사되는 것을 특징으로 한다.
Description
제1도는 본 발명에 관한 박막트랜지스터(TFT)의 단면구조를 나타낸 개략도.
제2도는 종래예에 관한 박막트랜지스터(TFT)의 단면구조를 나타낸 개략도.
제3도는 종래예에 관한 박막트랜지스터(TFT)의 단면구조를 나타낸 개략도의 일예.
제4도는 종래예에 관한 박막트랜지스터(TFT)의 단면구조를 나타낸 개략도의 다른 일예.
제5도는 종래예에 관한 박막트랜지스터(TFT)의 단면구조를 나타낸 개략도의 또다른 일예이다.
* 도면의 주요부분에 대한 부호의 설명
100,300,400,500 : 유리기판 101,301,401,501 : 게이트전극
102,302,402,502 : 게이트전극 103,303,403,503 : 반도체층
104,304,404,504 : 옴접촉층 105,305,405,505 : 도전체층
106,306,406,506 : 채널부 507 : 채널보호층
본 발명은 전자소자 및 그 제조방법에 관한 것이다. 더욱 상세하게는 반도체 능동층과, 게이트전극의 상대배치를 한정하고, 또한 도전체층 및 옴접촉층의 이간간격을 제어한 전자소자 및 그 제조방법에 관한 것이다.
종래 액정표시장치나 셔터어레이 등에 사용되는 액티브매트릭스기판에 대하여 스위칭소자로서 형성되는 전자소자에는 제3도 내지 제5도에 나타낸 역스태거형의 박막트랜지스터(TFT)를 들 수 있다.
(1) 제3도의 구조에서는 a-Si(i)로 이루어지는 반도체 능동층(303) 및 a-Si(n+)로 이루어지는 옴접촉층(304)의 양쪽이 게이트전극(301)보다 큰 폭을 가지고 있기 때문에, 기판이면에 광조사할 경우 반도체 능동층(303) 일부에 광이 항시 입사된 상태로 되어 있었다. 그 결과, OFF전류(IOFF)가 상승하기 때문에 S/N감도가 저하하게 된다.
(2) 제4도의 구조에서는 상기(1)의 문제는 없으나, a-Si(i)로 이루어지는 반도체 능동층(403)의 측면이 A1/Cr등으로 이루어지는 도전체층(405)과 직접 접촉하고 있기 때문에 IOFF가 상승하게 되는 문제가 있다.
(3) 제5도의 구조에서는 상기(1) 및 (2)의 문제는 해결할 수 있으나, 반도체 능동층(503)과 옴접촉층(504)과의 사이에 질화실리콘으로 이루어지는 채널보호층(H 스토퍼층)(507)을 형성하는 공정의 증가가 필요하였다.
따라서 기판 이면으로부터 광조사하는 경우의 IOFF상승을 억제하는 대책으로서는 상기 종래기술에서는 (3)이 가장 우수한 구조였다.
그러나 상기(1) 및 (2)의 종래기술에서는 다음에 나타낸 문제가 있다.
(가) 소스전극과 드레인전극의 형성 및 반도체 능동층상의 옴접촉층의 제거방법은 소스전극과 드레인전극을 형성하기 위하여 사용하는 레지스트마스크이고, 소스전극과 드레인전극을 가공한 후, 같은 레지스트마스크를 이용하여 반도체 능동층상의 옴접촉층을 가공하였다. 따라서 도전체층과 옴접촉층을 순차 에칭한 경우, 도전체층 단부하의 옴접촉층이 사이드에칭되어 극간이 발생하기 쉽다. 따라서 그 극간에 에칭액 등의 잔사가 남아 TFT특성이 열화하게 된다.
또 특히 상기(3)에는 다음에 나타낸 문제가 있다.
(나) 옴접촉층의 형성에 이용하는 이온주입에 의하여 반도체 능동층이 손상을 받기 쉽다.
(다) 채널보호층을 형성하는 공정이 증가하기 때문에 제조비용이 증대하게 된다.
(라) 채널보호층의 도입에 의하여 소자단차가 더욱 커지기 때문에, 단차부에서 전기적집중이나 단락이 발생하기 쉽다.
본 발명은 상기한 채널보호층을 도입하는 일 없이 기판이면으로부터 광조사할 경우 IOFF상승을 억제할 수 있는 전자소자를 제공하는 것을 제1목적으로 한다. 또 제1목적을 달성함에 있어서, 제조비용의 저감이 가능한 전자소자의 제조방법을 제공하는 것을 제2목적으로 하고 있다.
본 발명의 전자소자는, 기판표면에 게이트전극이 형성되어 있으며 상기 기판 및 게이트전극을 피복하여 게이트절연막이 형성되어 있는 전자소자에 있어서, 상기 게이트전극 바로 위에는 게이트전극보다 폭이 좁은 반도체 능동층이 형성되어 있고, 상기 반도체 능동층상에는 옴접촉층을 거쳐 도전체층으로 이루어지며 서로 이간된 소스전극과 드레인전극이 형성되어 있고, 상기 반도체 능동층과 상기 소스전극 및 상기 드레인전극의 이간간격쪽이 넓게 형성되어 있고, 또한 상기 기판은 상기 게이트전극이 형성되어 있지 않은 상기 기판의 이면측에서 광이 조사되는 것을 특징으로 한다.
또 본 발명의 전자소자에 있어서의 반도체 능동층으로서는 아몰퍼스 실리콘을 이용하고, 옴접촉층으로서는 상기 반도체 능동층에 불순물이 첨가된 것을 이용하는 것을 특징으로 한다. 또한 본 발명의 전자소자에 있어서의 도전체층으로서는 Al,Ti, Mo 또는 Cu의 금속 또는 상기 금속의 합금 또는 금속화물을 이용하는 것을 특징으로 한다.
본 발명의 전자소자의 제조방법은, 기판표면에 게이트전극을 형성하고, 상기 기판 및 게이트전극을 피복하여 게이트절연막을 형성하는 전자소자의 제조방법에 있어서, 상기 게이트전극 바로 위에 게이트전극보다 폭이 좁은 반도체 능동층을 형성할 경우에는 상기 게이트절연막과 상기 반도체 능동층이 CVD법에 의하여 연속성막으로 형성되고, 상기 옴접촉층의 이간간격보다도 상기 소스전극과 상기 드레인전극의 이간간격쪽을 넓게 형성하는 경우에는 동일한 에칭액에 의하여 상기 소스전극과 상기 드레인전극 및 상기 옴접촉층이 연속 제거하여 형성되고, 또한 상기 게이트전극이 형성되어 있지 않은 상기 기판의 이면측에는 광이 상기 기판에 대하여 수직입사 하도록 상기 광의 조사수단이 설치된 것을 특징으로 한다.
또 본 발명의 전자소자의 제조방법에 있어서, 에칭액의 에칭속도가 옴접촉층에 대하여 보다 상기 도전체층으로 이루어지는 소스전극과 드레인전극에 대한 쪽이 큰 것을 특징으로 한다.
제1항에 관한 발명에서는 게이트전극 바로 위에 게이트전극보다도 폭이 좁은 반도체 능동층이 형성되었기 때문에 기판이면으로부터 광조사하는 경우의 IOFF상승을 억제할 수 있다.
또 반도체 능동층상에는 옴접촉층 거쳐 도전체층 이루어져 서로 이간된 소스전극 드레인전극이 형성되어 있고, 또한 반도체 능동층과 소스전극 및 드레인전극사이에는 모두 옴접촉층이 형성되어 있기 때문에 IOFF의 상승을 방지할 수 있다.
또한 옴접촉층의 이간간격 보다는 소스전극과 드레인전극의 이간간격쪽이 넓게 형성되어 있기 때문에 도전체층과 옴접촉층으로 이루어지는 다층막을 에칭한 경우, 도전체층 단부하의 옴접촉층에 있어서의 극간발생을 회피할 수 있다.
제2항에 관한 발명에서는 반도체 능동층이 아몰퍼스실리콘으로 형성되었기 때문에 350℃이하의 저온으로 형성할 수 있다. 이로서 대형 유리기판에 더 적합하다.
제3항에 관한 발명에서는 옴접촉층을 반도체층에 불순물이 첨가된 것으로 하였기 때문에 아몰퍼스실리콘과 마찬가지로 대형 유리기판에 형성하는 것이 가능하게 된다.
제4항에 관한 발명에서는 도전체층이 Al, Ti, Mo, 또는 Cu의 금속 또는 상기 금속의 합금 또는 금속화합물로 이루어지기 때문에 옴접촉층의 이간격보다도 소스전극과 드레인전극의 이간간격 쪽이 넓게 형성하는 경우에 옴접촉층과 소스전극과 드레인전극을 형성하는 도전체층을 동일 에칭액에 의하여 연속제거할 수 있다.
제5항에 관한 발명에서는 채널보호층을 형성할 필요가 없기 때문에 공정수를 줄일 수 있다. 또 옴접촉층의 이간간격보다도 상기 소스전극과 상기 드레인전극의 이간간격의 쪽을 넓게 형성할 경우, 동일 에칭액에 의하여 연속제거하여 형성하였기 때문에 복수의 마스크나 에칭액이 불필요하다. 그 결과, 공정수를 삭감할 수 있기 때문에 제조비용의 절감이 가능하게 된다.
제6항에 관한 발명에서는 에칭액의 에칭속도를 옴접촉층 보다도 소스전극과 드레인전극을 형성하는 도전체층에 대한 쪽을 크게 하였기 때문에 옴접촉층의 이간간격보다도 소스전극과 드레인전극의 이간간격의 쪽을 넓게 형성할 수 있다.
이하에 실시예를 들어 본 발명을 보다 상세하게 설명하나, 본 발명이 이들 실시예에 한정되는 것은 아니다.
본 예에서는 게이트절연막을 거쳐 설치하는 반도체 능동층과 게이트전극의 상대위치관계에 관하여 검토하였다. 게이트전극의 폭(Lg)은 7㎛로 반도체 능동층의 폭(Ls)을 변화시켜 게이트전극과 반도체 능동층의 편단부의 상대적 어긋난 양을 -1㎛ 내지 +1㎛의 범위로 변화시켰다.
제1도는 본 발명의 전자소자인 역스태거형의 박막트랜지스터(TFT)의 단면구조를 나타낸 개략도이다. 본 예에서는 본 발명의 전자소자의 제조방법을 이용하여 100×100개의 TFT어레이를 제작하였다.
먼저 100㎜각의 유리기판(코닝 7059)(100)을 정밀세정한 후, Cr막을 스퍼터법(SP)에 의하여 100㎚형성하고, 에칭액(초산 제2세륨암모니늄 : 71%HNO3: H2O = 500g : 1900cc : 1870cc)을 사용하여 패터닝하여 게이트전극(전극폭 7㎛)(101)을 형성하였다.
다음에 폴라즈마 CVD법(CVD)에 의하여 게이트절연막(102)으로서 SiNX막(막두께 300㎚), 반도체 능동층(103)으로서 i형 a-Si막(막두께 100㎚)을 퇴적하였다. 각층의 성막조건은 표 1에 나타내었다.
이어서 에칭액(HF : 0.54몰/ 1, HIO3: 0.04 몰/1)을 이용하여 반도체 능동층(103)을 TFT소자별로 분리하였다.
게이트배선의 접촉홀을 형성한 후, 옴접촉층(104)으로서 n+형 a-Si막(막두께 20㎚)을 스퍼터법에 의하여 퇴적하였다. 도전체층(105)으로서 (Al-Si)막 (Si도프)를 200㎚, 스퍼터법에 의하여 형성하였다.
다음에 소스·드레인전극 및 배선 및 채널부(채널길이 3㎛, 채널폭 6㎛)(106)를 형성하기 위하여 HF : 0.1몰/ 1과 HIO3: 0.04 몰/1을 포함하는 에칭액(25℃)에 2분간 침지하여 Al-Si막으로 이루어지는 도전체층(105)와 n+형 a-Si막으로 이루어지는 옴접촉층(104)을 연속하여 에칭하였다.
제2도는 상기 에칭후의 채널부를 SEM으로 관찰하였을 때의 모식적 단면도이다. 제2도에서 도전체층(105)과 옴접촉층(104)간에 극간은 관찰되지 않고, 원활한 개구부가 형성되어 있는 것을 알 수 있었다.
마지막으로 플라즈마CVD법에 의하여 퍼지베이션용 SiN를 400㎚퇴적하고, 게이트배선 및 소스드레인배선상의 창을 열어 TFT의 제작을 완료하였다.
표 2에 제작한 10 개의 TFT에 대하여 5000cd/㎡의 광원을 이용하여 이면으로부터 광조사를 행하였을 때, ON전류(I), OFF전류(I)를 측정한 결과를 정리하여 나타내었다.
표 2에 나타낸 본예의 결과로부터 게이트전극과 반도체 능동층의 편단부의 상대적 어긋난량이 부의 수치를 취할 때, 다시 말하면, 게이트전극의 폭보다 반도체 능동층의 폭을 좁게 하였을 때, OFF전류를 낮게 할 수 있는 것을 알수 있었다. 즉, OFF전류를 낮게 하기 위해서는 ①반도체 능동층이 게이트절연막을 거쳐 게이트전극의 바로 위 위치에 설치되는 것, ②반도체 능동층의 폭은 게이트전극의 폭보다 좁은 것이 필요조건이라고 판단하였다.
즉, 본예에서 나타낸 TFT구조는 백라이트광이 유리기판을 통하여 조사되어도 게이트전극의 폭이내에 반도체 능동층이 감추어져 있기 때문에 반도체 능동층속에 캐리어는 발생하는 일 없이 OFF전류가 증가하지 않았었다.
또 본예의 제작방법에 의하면, 이하의 효과도 확인되었다.
(1) 반도체 능동층과 도전체층은 직접 연결하지 않고, 반드시 옴접촉층을 거치고 있다. 따라서 게이트전극을 부로 한 경우, 홀전류가 브로킹되기 때문에 OFF전류가 작은 TFT를 얻을 수 있게 된다.
비교예로서 제4도에 나타낸 반도체 능동층과 도전체층이 직접 접촉하고 있는 구성이고, 게이트전극과 반도체 능동층의 편단부가 상대적으로 어긋난 량이 -1㎛인 시료를 제작하여 마찬가지로 OFF전류를 측정하였는데 2×10 A였다.
(2) 게이트절연막(SiN)과 반도체 능동층(i형a-Si)이 CVD법에 의하여 또는 옴접촉층(n 형a-Si)과 도전체층(Al-Si)이 SP법에 의하여 연속적으로(공정간에 대기개방이 없는 것을 의미함) 형성되었기 때문에 계면에 있어서 산화층이 거의 형성되지 않는다. 따라서 기생저항이 작은 전자소자를 얻을 수 있게 된다.
(3) 도전체층(HF-HIO)으로 에칭가능한 메탈, 예를 들면(Al-Si)합금막으로 형성하였기 때문에, 도전체층과 옴접촉층(n 형a-Si)을 연속 에칭(1종류의 레지스트마스크와 2종류의 에칭액을 이용하여 에칭하는 것), 또는 일괄 에칭(1종류의 레지스트마스크와 1종류의 에칭액을 이용하여 에칭하는 것)할 수 있다. 따라서 도전체층의 한쪽(소스전극)∼반도체 능동층(채널)∼도전체층의 다른쪽(드레인전극)의 전류경로에 있어서 직렬 접속되는 기생저항이 옴접촉층의 막두께 분(예를 들면 10 내지 50㎚)뿐이기 때문에 기생저항이 극히 작은 TFT가 제작가능하게 되었다. 또 공정수를 삭감할 수 있기 때문에 비용의 저감화를 도모할 수 있다.
(4) 옴접촉층을 형성할 때, 이온주입법을 이용할 필요가 없기 때문에 이온주입특유의 불순물분포에 의한 막두께 방향의 불균일이 없다. 그 결과, 저저항의 옴접촉층을 형성할 수 있었다. 또 이온주입법에서는 이온이 반도체 능동층도 꿰뚫어 게이트절연막에 손상을 주고 있었다. 그러나 본 예는 SP법이기 때문에 이와 같은 부적합함을 회피하는 것이 가능하게 되었다. 또한 이온주입시에 필요로 하는 반도체 능동층(채널) 보호마스크를 형성할 필요가 없기 때문에, 제조공정의 단축이 가능하게 되어 비용의 저감화를 달성할 수 있게 된다.
본 예에서는 도전체층의 이간간격(Dc)과 옴접촉층의 이간간격(Do)의 대소관계에 관하여 3개인 경우(DcDo, Dc=Do, DcDo)를 검토하였다. 이 3개의 경우를 나누어 만들기 위하여 에칭액(B)를 바꾸었다.
Dc=Do를 실현하기 위해서는 HF : 0.1몰/ 1과 HIO: 0.01 몰/1을 포함하는 에칭액을 이용하였다. 또 DcDo를 실현하기 위해서는 85%인산, 빙초산, 물 및 70%초산의 용량비가 16 : 2 : 1 : 1이 되는 35℃의 에칭액으로 우선 도전체층을 에칭하고, 이어서 HF : 초산 : 빙초산의 비가 1 : 60 : 120이 되는 에칭액으로 옴접촉층을 에칭하였다.
다른 점은 실시예1과 마찬가지이다.
표 3에 제작한 10 개의 TFT에 대하여 캐리어이동도, 역치, ON전류, OFF전류를 측정한 결과를 정리하여 나타내었다. 또한 신뢰성시험을 행하여 시험전후의 각 특성을 비교하였다. 또한 신뢰성시험에서는 TFT기판을 온도 85℃, 상대습도 85%의 환경시험기속에 설치하여 1000시간 방치하였다.
표 3에 나타낸 본 예의 결과로부터 도전체층의 이간간격(Dc)이 옴접촉층의 이간간격(Do)보다 클 때, OFF전류를 낮게 할 수 있고, 또 ON전류, 이동도도 높아진다. 특히 신뢰성 시험후의 특성이 양호하게 된 이유는 도전체층과 옴접촉층사이에 극간이 생기지 않기 때문에, 극간에 남기 쉬운 오염물에 의한 열화가 없어졌기 때문이라고 판단하였다.
이상 설명한 바와 같이 청구항 1에 관한 발명에 의하면, OFF전류(I)가 작은 전자소자를 얻을 수 있게 된다.
청구항 2에 관한 발명에 의하면 상기 효과에 덧붙혀 반도체 능동층을 대형 유리기판에 형성하는 것이 용이하게 된다.
청구항 3에 관한 발명에 의하면, 상기 청구항 1에 관한 발명에 의하여 얻어진 효과에 덧붙혀 옴접촉층을 대형 유리기판에 형성하는 것이 용이하게 된다.
청구항 4에 관한 발명에 의하면, 옴접촉층의 이간간격보다도 소스전극과 드레인전극의 이간간격의 쪽이 넓게 형성될 경우, 옴접촉층과 도전체층으로 이루어지는 소스전극과 드레인전극을 동일 에칭액에 의하여 연속제거 하는 것이 가능한 전자소자를 성취할 수 있다.
청구항 5에 관한 발명에 의하면, 제조공정의 단축화를 할 수 있고, 저비용화가 가능한 전자소자의 제조방법을 성취할 수 있다.
청구항 6에 관한 발명에 의하면, 옴접촉층의 이간간격보다도 소스전극과 드레인전극의 이간간격의 쪽을 넓게 형성하는 것이 가능한 전자소자의 제조방법을 성취할 수 있다.
Claims (6)
- 기판표면에 게이트전극이 형성되어 있으며, 상기 기판 및 게이트전극을 피복하여 게이트절연막이 형성되어 있는 전자소자에 있어서, 상기 게이트전극 바로 위에는 게이트전극보다 폭이 좁은 반도체 능동층이 형성되어 있고, 상기 반도체 능동층상에는 옴접촉층을 거쳐 도전체층으로 이루어지며 서로 이간된 소스전극과 드레인전극이 형성되어 있고, 상기 반도체 능동층과 상기 소스전극 및 상기 드레인전극간에는 모두 상기 옴접촉층이 형성되어 있고, 상기 옴접촉층의 이간간격보다 상기 소스전극과 상기 드레인전극의 이간간격쪽이 넓게 형성되어 있고, 상기 기판은 상기 게이트전극이 형성되어 있지 않은 상기 기판의 이면측으로부터 광이 조사되는 것을 특징으로 하는 전자소자.
- 제1항에 있어서, 상기 반도체 능동층은 아몰퍼스실리콘인 것을 특징으로 하는 전자소자.
- 제1항 또는 제2항에 있어서, 상기 옴접촉층은 상기 반도체 능동층에 불순물이 첨가된 것인 것을 특징으로 하는 전자소자.
- 제1항 내지 제3항중 어느 한항에 있어서, 상기 도전체층은 Al, Ti, Mo 또는 Cu의 금속, 또는 상기 금속의 합금 또는 금속화합물로 이루어지는 것을 특징으로 하는 전자소자.
- 기판표면에 게이트전극을 형성하며, 상기 기판 및 게이트전극을 피복하여 게이트절연막을 형성하는 전자소자의 제조방법에 있어서, 상기 게이트전극 바로 위에 게이트전극보다 폭이 좁은 반도체 능동층을 형성할 경우에는 상기 게이트절연막과 상기 반도체 능동층이 플라즈마 CVD법에 의하여 연속성막으로 형성되고, 상기 반도체 능동층이 상기 게이트전극보다도 좁아지도록 에칭가공되고, 상기 반도체 능동층상에 옴접촉층을 거쳐 도전체층으로 이루어지며 서로 이간된 소스전극과 드레인전극을 형성하고, 상기 반도체 능동층과 상기 소스전극 및 상기 드레인전극사이에 모두 상기 옴접촉층을 형성할 경우에는 상기 옴접촉층 및 상기 소스전극과 상기 드레인전극이 스퍼터법에 의하여 연속성막으로 형성되고, 상기 옴접촉층의 이간간격보다도 상기 소스전극과 상기 드레인전극의 이간간격의 쪽을 넓게 형성할 경우에는 동일 에칭액에 의하여 상기 소스전극과 상기 드레인전극 및 상기 옴접촉층이 연속 제거되어 형성되고, 상기 게이트전극이 형성되어 있지 않은 상기 기판의 이면측에는 광이 상기 기판에 대하여 수직입사되도록 상기 광의 조사수단이 설치되어 있는 것을 특징으로 하는 전자소자의 제조방법.
- 제5항에 있어서, 상기 에칭액의 에칭속도는 상기 옴접촉층보다고 상기 도전체층으로 이루어지는 상기 소스전극과 상기 드레인전극에 대한 쪽이 큰 것을 특징으로 하는 전자소자의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02046895A JP3331800B2 (ja) | 1995-02-08 | 1995-02-08 | 電子素子及びその製造方法 |
| JP95-020468 | 1995-02-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960032769A KR960032769A (ko) | 1996-09-17 |
| KR0185815B1 true KR0185815B1 (ko) | 1999-03-20 |
Family
ID=12027935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960002862A KR0185815B1 (ko) | 1995-02-08 | 1996-02-07 | 전자소자 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6518108B2 (ko) |
| JP (1) | JP3331800B2 (ko) |
| KR (1) | KR0185815B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200133013A (ko) * | 2008-09-19 | 2020-11-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW459301B (en) | 1999-05-20 | 2001-10-11 | Nippon Electric Co | Thin-film transistor and fabrication method thereof |
| TWI336921B (en) * | 2003-07-18 | 2011-02-01 | Semiconductor Energy Lab | Method for manufacturing semiconductor device |
| US8053777B2 (en) * | 2005-03-31 | 2011-11-08 | General Electric Company | Thin film transistors for imaging system and method of making the same |
| CN100449715C (zh) * | 2006-01-23 | 2009-01-07 | 友达光电股份有限公司 | 薄膜晶体管及其制造方法 |
| KR100978264B1 (ko) * | 2006-12-26 | 2010-08-26 | 엘지디스플레이 주식회사 | 반사투과형 액정표시장치 및 그 제조방법 |
| TWI330406B (en) | 2006-12-29 | 2010-09-11 | Au Optronics Corp | A method for manufacturing a thin film transistor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124165A (ja) | 1982-12-29 | 1984-07-18 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
| JPH0622245B2 (ja) * | 1986-05-02 | 1994-03-23 | 富士ゼロックス株式会社 | 薄膜トランジスタの製造方法 |
| DE69125260T2 (de) | 1990-12-28 | 1997-10-02 | Sharp Kk | Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen |
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| JP2905641B2 (ja) | 1992-04-03 | 1999-06-14 | シャープ株式会社 | 薄膜トランジスタの製造方法 |
-
1995
- 1995-02-08 JP JP02046895A patent/JP3331800B2/ja not_active Expired - Lifetime
-
1996
- 1996-02-07 KR KR1019960002862A patent/KR0185815B1/ko not_active IP Right Cessation
-
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- 2001-07-05 US US09/899,869 patent/US6518108B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200133013A (ko) * | 2008-09-19 | 2020-11-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| US11139359B2 (en) | 2008-09-19 | 2021-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960032769A (ko) | 1996-09-17 |
| JPH08213621A (ja) | 1996-08-20 |
| JP3331800B2 (ja) | 2002-10-07 |
| US6518108B2 (en) | 2003-02-11 |
| US20020000616A1 (en) | 2002-01-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
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|
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Payment date: 20141124 Year of fee payment: 17 |
|
| EXPY | Expiration of term |