KR100255589B1 - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은, 오프전류를 억제한 박막트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.
기판 표면에, 게이트전극을 형성하는 공정 그 게이트전극을 덮어 이트절연막을 형성하는 공정, 그 게이트절연막 상에 반도체능동층, 오믹콘택층을 형성하는 공정, Cr으로 이루어진 소스·드레인전극을 형성하는 공정, 및 상기 오믹콘택층의 소스·드레인전극과 접하는 이외의 부분을 에칭액으로 제거하는 공정으로 이루어지고, 상기 오믹콘택층의 제거공정은, Cr으로 이루어진 소스·드레인전극상의 레지스트의 적어도 일부 또는 전부를 박리한 상태에서 행하는 것을 목적으로 한다.

Description

박막트랜지스터의 제조방법
본 발명은, 박막트랜지스터의 제조방법에 관한 것이고, 보다 상세히는, 오프전류가 적은 박막트랜지스터의 제조방법에 관한 것이다.
어몰퍼스실리콘(a-Si:H)이나 폴리실리콘(폴리Si)를 사용한 박막트랜지스터(TFT)는, 액정표시장치나 셔터 어레이 등의 개개 화소의 스위칭소자나 구동부의 트랜지스터로서 이용되고 있다.
예를 들어, 액정표시장치의 스위칭소자에 a-Si:H의 TFT를 사용한 경우, 게이트전극에 인가하는 전압은, 스위칭소자의 on시에는 20V, 스위칭소자의 off시에는 소스전극에 인가하는 신호전압보다 항상 낮은 전압을 게이트전극에 인가할 필요가 있으므로 -15V 정도로 할 필요가 있다.
그러나, 종래의 a-Si:H의 TFT는, off시에도 꽤 큰 전류가 흐르기 때문에, 액정에 걸리는 전압이 감소하는 문제가 있다. 이 전압 저하는 콘트라스트의 저하, 계조 표현의 저하 등을 발생시키고, 고활질의 화상 표현을 방해하게 된다.
또, TFT를 구동용 트랜지스터에 사용한 경우에는, off시에도 관통전류가 흐르기 때문에, 전지구동형 액정표시장치에 있어서는, 전지 수명이 짧아지는 문제가 있었다.
이러한 상황에서, 본 발명은, off전류를 억제한 박막트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.
제1도는 본 발명에 관한 박막트랜지스터(TFT)의 제조방법의 일 예를 나타내는 모식도이다.
제2도는 오믹콘택층의 에칭공정에서 전기화학적 영향을 조사하기 위한 실험장치이다.
제3도는 제2도의 실험장치를 사용하여 측정한 전압(V)-전류(I)특성의 일 예를 나타내는 그래프이다.
제4도는 ΔE0와 전극면적비(Cr노출면적/n＋형 a-Si:H노출면적)의 관계를 나타내는 그래프이다.
제5도는 TFT구조를 나타내는 모식도이다.
제6(a)도는 본 발명에 관한 TFT의 Id-Vg특성의 일 예를 나타내는 그래프이고, (b)도는 종래예에 관한 TFT의 Id-Vg특성의 일 예를 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
101, 501 : 유리기판 102, 502 : 게이트전극
103, 503 : 게이트절연막 104, 504 : 반도체능동층
105, 505 : 오믹콘택층 106, 506 : Cr소스·드레인전극
107 : 포토레지스트 201 : 통
202 : 에칭액 203 : Cr전극
204 : n＋a-Si:H전극 205 : 금속선
206 : 직류전원 207 : 전류계
본 발명의 박막트랜지스터의 제조방법은, 기판 표면에, 게이트전극을 형성하는 공정, 그 게이트전극을 덮어 게이트절연막을 형성하는 공정, 그 게이트절연막 상에 반도체 능동층, 오믹콘택층을 형성하는 공정, Cr으로 이루어진 소스·드레인전극을 형성하는 공정, 및 상기 오믹콘택층의 소스·드레인전극과 접하는 이외의 부분을 에칭액으로 제거하는 공정으로 이루어지고, 상기 오믹콘택층의 제거 공정은, Cr로 이루어진 소스·드레인전극 상에 있는 레지스트의 적어도 일부 또는 전부를 박리한 상태에서 행하는 것을 특징으로 한다.
본 발명자들은, TFT의 구조 및 제조 조건을 검토하는 중에, 오믹콘택층의 에칭조건이 TFT의 off특성에 크게 영향을 주는 것을 발견했다.
즉, n형 a-Si:H의 오믹컨택층 에칭시에, 에칭액에 노출하는 Cr전극(소스·드레인전극)의 면적에 따라 제조한 TFT의 off특성이 크게 변동하여, 에칭시에 어떠한 전기화학적 반응이 발생하여 TFT의 오프특성에 영향을 주고 있는 것을 알았다. 우선, 본 발명의 TFT 제조방법을 제1도를 이용하여 설명한다.
제1도는, 본 발명의 박막트랜지스터의 제조방법의 일 예를 나타내는 모식도이다.
우선, 유리기판101 상에 Cr 등의 도전성막을 스퍼터법 등에 의해 성막하고, 포토레지스트를 도포·노광·현상막하여 원하는 레지스트 패턴을 형성한 후, Cr막을 에칭하여, 원하는 형상의 게이트전극102를 형성한다.(제1(a)도).
이어서, 게이트전극102를 덮어 질화실리콘 등으로 이루어지는 게이트절연막103을 CVD법 등에 의하여 형성한다(제1(b)도).
그 후, i형 a-Si:H로 이루어진 반도체능동층104, n＋형 a-Si:H로 이루어진 오믹콘택층105를 성막하고, 제1(a)도와 마찬가지로 포토리소그래피에 의해 원하는 형상으로 에칭한다(제1(c)도).
이어서, 소스·드레인전극이 될 Cr막을 스퍼터법으로 성막하고, 포토레지스트107을 도포하고, 소정의 형상으로 패터닝한 후, Cr에칭액을 사용하여 소스·드레인전극106을 형성한다(제1(d)도).
여기서, 종래에는 포토레지스트107을 남기고, 에칭액을 n＋형 a-Si:H용 에칭액으로 바꾸고, 연속하여 반도체능동층상의 오믹콘택층의 에칭제거를 실시하였으나, 본 발명에서는, 우선, Cr소스·드레인전극 상의 포토레지스트를 일부 혹은 전부를 제거한다(제1(e)도). 그리고, 오믹콘택층을 n＋형 a-Si:H용 에칭액으로 에칭제거한다(제1(f)도).
그 후 패시베이션막을 형성하여, 프로세스를 완료한다.
이상의 공정에 의하여, 종래의 TFT와 비교하여, 오프전류가 극히 적은 TFT를 얻는 것이 가능하다.
본 발명자들은 제2도에 나타내는 측정계를 이용하여, 이 원인을 해명하기위해, 이하의 모의적인 실험을 실시했다.
제2도에 있어서, 201은 HF-HIO3등의 에칭액202를 채운 통이다. 203은 유리기판의 표면에 Cr막을 1㎛ 두께로 형성한 전극, 204는 유리기판의 표면에 n＋형 a-Si:H막을 500nm 두께로 형성한 전극이다. 2개의 전극 203, 204는 동선 205에 의해 직류전원206, 전류계207을 통하여 서로 접속되어 있다.
직류전원206으로, 전극간에 여러 전압을 인가하여, 전압(V)와 전류(I)의 관계를 조사했다. 결과의 일 예를 제3도로 나타낸다. 제3도에서, 전류(I)가 제로로 되는 전압치를 ΔE0로 하고, Cr막의 노출면적을 여러 가지로 변화시켜, ΔE0를 구했다.ΔE0를 Cr막과 n＋형 a-Si:H막의 면적비A의 함수로서 나타낸 것이 제4도이다.
제4도로부터 명백하듯이, ΔE0는, 면적비A가 증가함에 따라 조금씩 감소하고, 면적비A가 0.1을 넘으면 급격히 감소하는 것을 알 수 있었다.
이 현상은 Cr막의 노출면적이 좁으면 에칭 중에 Cr막과, n＋의 사이에서 전기화학적 반응이 일어나 n＋a-Si:H막에 대미지가 가해지는 것으로 생각되어진다.
한편 Cr막 면적이 넓으면, n＋에의 데미지가 완화된다. 결국, TFT의 IOFF특성이 개선된 것은, Cr막 상의 레지스트를 제거함으로써 Cr막의 노출면적이 증가하고 n＋a-Si:H막에 걸리는 전압이 완화되었기 때문으로 생각되어진다.
한편, n＋형 a-Si:H의 오믹콘택층의 에칭제거를 여러 조건에서 실시하여, 제5도에 나타나는 TFT를 제조했다. 여기서, 포토레지스트를 사용하여 소스·드레인전극인 Cr의 노출면적을 바꾸어, 오믹콘택층의 에칭을 실시했다. 제조한 TFT의 Id-Vg특성을 측정한 바, off전류는, 상술한 ΔE0와 전극면적비A와의 관계와 마찬가지로 변화했다.
한편, 종래의 n＋형 a-Si:H의 에칭방법에서는, Cr막이 레지스트로 덮여져 있기 때문에, 에칭액에 노출되는 면적은, Cr막 두께와 전극주변길이의 곱이 되고, n＋형 a-Si:H막의 노출면적이 10-2∼10-3정도에 지나지 않는다. 따라서, 상기 모의 실험과 마찬가지로 ΔE0가 크게 되기 때문에, i형 a-Si:H층에 데미지가 발생하여 오프전류가 높아지는 것으로 생각되어진다.
따라서, n＋형 a-Si:H의 에칭은, Cr막 상의 포토레지스트를 적어도 일부를 제거하여 에칭층을 행하는 것이 바람직하다.
또, 본 발명에서, n＋형 a-Si:H층의 에칭액에는, 산화제를 포함하는 플루오르산계 혼합용액이 일반적으로 사용되지만, 산화제로서 요드산이온을 포함하는 것이 적합하게 사용된다.
[실시예]
제1도에 나타내는 본 발명의 박막트랜지스터 제조방법을 이용하여, 100×100개의 TFT어레이를 제조했다.
우선, 대각선 100mm의 유리기판(코닝사제7059)101을 정밀 세정한 후, Cr막을 스퍼터법에 의하여 100nm 형성하고, 에칭액(질산제2세륨암모늄과 질산의 혼합액)을 사용해 패터닝하여, 게이트전극(전극폭 7㎛)102를 형성했다.
이어서, 프라즈마CVD법에 의하여, 게이트절연막103으로써 SiNx막(막두께300nm), 반도체능동층104로써 i형 a-Si:H막(막두께 100nm), 오믹콘택층105로써 n＋형 a-Si:H막(20nm)를 퇴적했다. 각 층의 성막 조건을 표 1로 나타낸다.
Figure kpo00001
계속하여, 에칭액(HF-HIO3혼합액)을 사용하여, 반도체능동층104, 오믹콘택층105를 TFT소자마다 분리했다.
게이트배선의 콘택홀을 형성한 후, 도전체층106으로써, Cr막을 200nm, 스퍼터법에 의해 형성했다. Cr전극 형성조건은 표 1에 나타낸대로이다.
이어서, 소스·드레인전극 및 데이터배선 형성을 위한 포토레지스트107을 형성하고, 상기 Cr의 에칭액에 의해 소스·드레인전극106을 형성했다. 또, 채널부는, 채널길이 3㎛, 채널폭 6㎛이다.
이어서, i형 a-Si:H 상의 n＋형 a-Si:H형을 에칭액(HF-HIO3혼합액)을 사용하여 제거했다. 여기서, 에칭법으로써 다음의 2가지 방법으로 실시했다. 즉, 소스·드레인전극의 에칭 시의 레지스트를 그대로 사용하여 n＋형 a-Si:H형을 에칭제거하는 방법(종래예)과, Cr막 위에 레지스트를 제거하여 Cr막 표면을 에칭액에 노출한 상태에서 에칭하는 방법(본실시예)이다.
최후에, 프라즈마CVD법에 의하여, 패시베이션용의 SiNx를 400nm 퇴적하고, 게이트배선, 및 , 소스·드레인배선 상에 구멍을 뚫어, TFT의 제조를 완료했다.
제조한 TFT의 Id-Vg특성을 측정한 결과를 제6도로 나타낸다. 제6(a)도는 본 실시예, 제6(b)도는 종래예로 작성한 TFT의 특성을 나타낸 것이다. 제6도로부터 명백하듯이, 게이트전압을 -15V로 한 때의 전류는, 종래예가 3×10-11A인 것에 대하여, 본 실시예에서는 2×10-13A로 되고, TFT의 오프특성이 대폭으로 개선되는 것을 알았다.
본 발명에 의하여, 오프전류를 억제한 TFT가 실현될 수 있고, 이것에 의하여, 콘트라스트가 높고, 고계조의 화상을 표현할 수 있는 액정표시장치를 제공하는 것이 가능하게 된다.
또, 오프전류를 억제하는 것이 가능하기 때문에, 액정표시장치의 스위칭소자뿐만 아니라 구동소자에도 사용할 수 있다. 즉, 액정표시장치 TFT기판의 스위칭소자 구동용 회로를 동시에 제조하는 것이 가능하기 때문에, 외부 구동회로의 부착공정 등이 불필요하게 되고, 액정표시장치 제조코스트의 대폭적인 삭감을 도모하는 것이 가능하게 된다.
더하여는, 구동소자의 관통전류가 크게 억제될 수 있으므로, 전지구동형 표시장치의 전지 교환 주기를 크게 연장하는 것도 가능하다.

Claims (1)

  1. 기판 표면에, 게이트전극을 형성하는 공정, 그 게이트전극을 덮어 게이트절연막을 형성하는 공정, 그 게이트절연막 상에 반도체능동층, 오믹콘택층을 형성하는 공정, Cr으로 이루어진 소스·드레인전극을 형성하는 공정, 및 상기 오믹콘택층의 소스·드레인 전극과 접하는 이외의 부분을 에칭액으로 제거하는 공정으로 이루어지고, 상기 오믹콘택층의 제거공정은, Cr으로 이루어진 소스·드레인전극상에 있는 레지스트의 적어도 일부 또는 전부를 박리한 상태에서 행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2757850B2 (ja) * 1996-04-18 1998-05-25 日本電気株式会社 薄膜トランジスタおよびその製造方法
US6259119B1 (en) * 1997-12-18 2001-07-10 Lg. Philips Lcd Co, Ltd. Liquid crystal display and method of manufacturing the same
US6140668A (en) * 1998-04-28 2000-10-31 Xerox Corporation Silicon structures having an absorption layer
US6261880B1 (en) * 1999-05-24 2001-07-17 Chi Mei Electronics Corp Process for manufacturing thin film transistors
KR100379684B1 (ko) * 2001-04-20 2003-04-10 엘지.필립스 엘시디 주식회사 박막 트랜지스터 액정표시소자 제조방법
CN102956505B (zh) * 2012-11-19 2015-06-17 深圳市华星光电技术有限公司 开关管的制作方法、阵列基板的制作方法
US9443957B1 (en) 2015-03-12 2016-09-13 International Business Machines Corporation Self-aligned source and drain regions for semiconductor devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682839B2 (ja) * 1984-08-21 1994-10-19 セイコー電子工業株式会社 表示用パネルの製造方法
GB2169746B (en) * 1984-11-13 1988-09-14 Sharp Kk Thin film transistor
DE3604368A1 (de) * 1985-02-13 1986-08-14 Sharp K.K., Osaka Verfahren zur herstellung eines duennfilm-transistors
DE3640174A1 (de) * 1985-11-27 1987-06-04 Sharp Kk Duennfilm-transistor-anordnung
US4704783A (en) * 1986-05-05 1987-11-10 General Electric Company Method for passivating the back channel of amorphous silicon field effect transistors
JPS62291067A (ja) * 1986-06-10 1987-12-17 Nec Corp 薄膜トランジスタの製造方法
US5166085A (en) * 1987-09-09 1992-11-24 Casio Computer Co., Ltd. Method of manufacturing a thin film transistor
US5150181A (en) * 1990-03-27 1992-09-22 Canon Kabushiki Kaisha Amorphous thin film semiconductor device with active and inactive layers
ATE135496T1 (de) * 1990-03-27 1996-03-15 Canon Kk Dünnschicht-halbleiterbauelement
US5367179A (en) * 1990-04-25 1994-11-22 Casio Computer Co., Ltd. Thin-film transistor having electrodes made of aluminum, and an active matrix panel using same
US5198694A (en) * 1990-10-05 1993-03-30 General Electric Company Thin film transistor structure with improved source/drain contacts
US5355002A (en) * 1993-01-19 1994-10-11 Industrial Technology Research Institute Structure of high yield thin film transistors
JPH0832083A (ja) * 1994-07-15 1996-02-02 Sony Corp 薄膜トランジスタ

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Publication number Publication date
US5824572A (en) 1998-10-20
JPH09270519A (ja) 1997-10-14

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