KR20060057874A - 트랜지스터의 제조 방법 및 어레이 기판의 제조 방법 - Google Patents
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Abstract
양호한 프로파일의 게이트 전극을 포함하는 트랜지스터의 제조 방법 및 그를 갖는 어레이 기판의 제조 방법이 개시된다. 제1 금속막, 제2 금속막 및 희생막이 순차적으로 적층된 기판 상에 희생막 및 제2 금속막을 순차적으로 패터닝하여, 희생막 패턴 및 제2 금속막 패턴을 형성한다. 희생막 패턴과 제1 금속막의 노출 부분을 식각하여, 제1 금속막 패턴과 제2 금속막 패턴을 포함하는 게이트 전극을 형성한다. 게이트 전극에 대응하여 반도체막을 형성한다. 반도체막 상의 제3 금속막을 패터닝하여, 소오스 전극 및 드레인 전극을 형성한다. 이에 따라, 제2 금속막 상에 희생막을 형성함으로써, 제1 금속막의 언에치(unetch)를 방지하여 양호한 프로파일의 게이트 전극을 포함하는 트랜지스터를 제조할 수 있다.
게이트 전극, 희생막, 언에치
Description
도 1은 본 발명의 실시예에 따른 트랜지스터를 포함하는 어레이 기판에 대한 평면도이다.
도 2는 도 1의 어레이 기판을 I-I'라인으로 절단한 단면도이다.
도 3 내지 도 9는 본 발명의 실시예에 따른 트랜지스터의 제조 방법 및 어레이 기판의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 투명 기판 105 : 희생막
109 : 게이트 절연막 110 : 트랜지스터
111a : 제1 금속막 패턴 113a: 제2 금속막 패턴
114 : 게이트 전극 116 : 반도체층
120 : 보호막 130 : 스토리지 커패시터
150 : 콘택홀 140 : 화소 전극
본 발명은 트랜지스터의 제조 방법 및 그를 갖는 어레이 기판의 제조 방법에 관한 것으로, 보다 상세하게는 안정된 동작 특성을 갖는 트랜지스터의 제조 방법 및 상기한 트랜지스터를 갖는 어레이 기판의 제조 방법에 관한 것이다.
일반적으로 표시 장치는 전기적인 신호를 시각 영상으로 변환시켜 인간이 직접 정보를 인식할 수 있도록 하는데 사용되는 전기 광학적인 장치이다. 이러한 표시 장치 중 액정 표시 장치는 전계를 인가하여 액정 분자의 배열을 변화시켜 액정의 광학적 성질을 이용하는 표시 장치이다.
상기 액정 표시 장치는 박막 트랜지스터(Thin Film Transistor)로 이루어진 스위칭 소자와 상기 스위칭 소자에 연결되어 액정 커패시터의 제1 전극인 화소(Pixel)전극을 갖는 화소 영역이 복수개 배열된 어레이 기판과, 상기 복수개의 화소 영역에 대응하여 컬러 필터와 상기 액정 커패시터의 제2 전극인 공통 전극을 갖는 컬러 필터 기판을 갖는다.
상기 박막 트랜지스터는 게이트 전극, 반도체층 및 소오스/드레인 전극을 포함한다.
상기 게이트 전극은 크롬(Cr) 및 알루미늄(Al)을 포함하는 이중막으로 형성될 수 있다. 알루미늄막 패턴을 마스크로 하여 습식 식각 용액에 침지하여 크롬막을 패터닝할 때, 상기 크롬의 표준 환원 전위가 상기 알루미늄의 표준 환원 전위보다 높기 때문에, 크롬이 산화되어 식각되기 보다 오히려 환원되어 크롬막의 언에치(unetch)문제가 발생할 수 있다. 따라서, 알루미늄/크롬 이중막의 게이트 전극 중 크롬막의 언에치로 인하여 게이트 전극의 프로파일(profile)이 불량하게 되어, 신 호 전달의 지연 문제가 발생하는 문제가 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 양호한 프로파일을 갖는 이중막 게이트 전극의 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기한 트랜지스터를 갖는 어레이 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 트랜지스터 제조방법은 (a) 제1 금속막, 제2 금속막 및 희생막이 순차적으로 적층된 기판 상에 상기 희생막 및 제2 금속막을 순차적으로 패터닝하여, 희생막 패턴 및 제2 금속막 패턴을 형성하는 단계; (b) 상기 희생막 패턴과 상기 제1 금속막의 노출 부분을 식각하여, 제1 금속막 패턴과 상기 제2 금속막 패턴을 포함하는 게이트 전극을 형성하는 단계; (c) 상기 게이트 전극에 대응하여 반도체막을 형성하는 단계; 및 (d) 상기 반도체막 상의 제3 금속막을 패터닝하여, 소오스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시 예에 따른 어레이 기판의 제조 방법은 제1 금속막, 제2 금속막 패턴 및 희생막 패턴이 형성된 기판 상에 상기 희생막 패턴과 노출된 상기 제1 금속막을 식각하여, 제1 금속막 패턴과 제2 금속막 패턴을 포함하는 게이트 전극을 형성하는 단계; 상기 게이트 전극에 대응하는 반도체층 상의 제3 금속막을 식각하여, 소오스 전극 및 드레인 전극을 형성하는 단계; 상기 제1 및 드레인 전극이 형성된 기판 상에 보호막을 형성하는 단계; 및 상기 보호막 상에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함한다.
이러한 트랜지스터의 제조 방법 및 상기한 트랜지스터를 갖는 어레이 기판의 제조 방법에 의하면, 제1 및 제2 금속막을 포함하는 이중막의 금속 배선 상에 희생막을 형성하고 게이트 전극 형성시 상기 희생막과 제1 금속막을 동시에 식각하여 패터닝함으로써, 제1 금속막의 언에치(unetch)를 방지하여 양호한 프로파일을 갖는 게이트 전극을 형성할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 포함하는 어레이 기판에 대한 평면도이고, 도 2는 도 1의 어레이 기판을 I-I'라인으로 절단한 단면도이다.
도 1을 참조하면, 어레이 기판은 투명 기판을 가지며, 투명 기판 상에는 N개의 게이트 라인(GL)과 M개의 데이터 라인(DL)에 의해 N×M개 화소 영역이 정의된다. 상기 화소 영역에는 게이트 전극(114), 소오스 전극(118a) 및 드레인 전극(118b)을 갖는 TFT(110)와, 드레인 전극(118b)에 연결되는 화소 전극(140)이 형성된다.
보다 구체적으로, 도 2를 참조하면, 어레이 기판은 투명 기판(100), 게이트 전극(114), 게이트 절연막(109), 액티브층(116a), 오믹 콘택층(116b), 소오스/드레인 전극(118a, 118b), 보호막(120), 화소 전극(140) 및 스토리지 커패시터(130)를 포함한다.
상기 게이트 전극(114)은 제1 금속막(111)과 제2 금속막(113)을 포함하는 이중막 구조를 가진다. 상기 제1 금속막(111)은 제2 금속막보다 높은 표준 환원 전위를 갖는 금속을 포함할 수 있다. 예를 들면, 제1 금속막(111)이 크롬(Cr)일 경우, 상기 제2 금속막(113)은 알루미늄(Al)을 포함할 수 있다.
상기 게이트 전극(114)은 제1 방향으로 신장된 게이트 라인(GL)으로부터 분기되어 연결되며, 게이트 전극(114)의 상부에는 게이트 절연막(109)이 개재되고, 액티브층(116a) 및 오믹 콘택층(116b)이 순차적으로 형성된다.
상기 소오스 전극(118a)은 상기 제1 방향과 교차하는 제2 방향으로 신장된 데이터 라인(DL)과 연결된다. 상기 드레인 전극(118b)은 콘택홀(150)에 의해 화소 전극(140)과 연결된다.
상기 소오스/드레인 전극(118a, 118b)은 상기 게이트 전극과 동일하게 이중막으로 형성할 수 있으며, 상기 소오스/드레인 전극(118a, 118b)의 하부층은 오믹 콘택층(116b)에 중첩된다.
상기 스토리지 커패시터(130)는 상기 게이트 전극(114)과 동일한 물질을 포함하는 이중막 구조의 제1 전극(134), 게이트 절연막(109)의 유전체 및 상기 소오스/드레인 전극(118a, 118b)과 동일한 물질을 포함하는 제2 전극(135)을 포함한다.
상기 스토리지 커패시터(130)는 스위칭 소자의 턴-온에 따라 데이터 전압을 충전하고, 상기 스위칭 소자의 턴-오프에 따라 화소 전극을 제1 전극층으로 하는 액정 커패시터에 상기 충전된 데이터 전압을 전달한다.
도 3 내지 도 9는 도 1에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 3을 참조하면, 투명 기판(110) 상에 스퍼터링(sputtering)등의 방법으로 제1 금속막(101), 제2 금속막(103) 및 희생막(105)을 순차적으로 증착하여 금속박막을 형성한다.
상기 제1 금속막(101)은 상기 제2 금속막(103)의 표준 환원 전위보다 높은 금속을 포함한다. 예를 들면, 제1 금속막(101)이 크롬(Cr)(표준 환원 전위 E0=-0.74 eV)을 포함할 경우, 상기 제2 금속막(103)은 알루미늄(Al)(표준 환원 전위 E0=-1.66 eV)을 포함할 수 있다. 상기 표준 환원 전위는, 수소 이온이 물속에서 환원하여 수소로 될 때의 전위를 0 V로 기준을 삼아 이에 대한 어떤 금속 이온이 환원 반응을 일으키는 경우 발생하는 전위를 의미한다.
이 경우, 크롬을 포함하는 제1 금속막(101)을 습식 식각하기 위하여 식각액(etchant)을 포함하는 전해질 용액에 침지할 때 알루미늄이 크롬의 산화를 방해하여 크롬의 언에치(unetch)를 야기하는 경향이 있다. 이는, 제2 금속막(103)의 알루미늄이 제1 금속막(101)의 크롬보다 낮은 표준 환원 전위를 가져서 알루미늄이 크롬보다 산화되는 경향이 강하기 때문이다.
상기 희생막(105)은 상기 제1 금속막(101)과 실질적으로 동일한 물질과 두께로 형성할 수 있다. 따라서, 후속하는 희생막 패턴과 제1 금속막(101)의 노출 부분을 동시에 식각할 때 상기 희생막(105)은 상기 제2 금속막 패턴을 커버하게 된다. 이로써, 상기 제2 금속막 패턴이 식각액에 노출되지 않게 되어 상기 제1 금속막 (103)의 언에치를 억제할 수 있다.
도 4를 참조하면, 상기 제1 및 제2 금속막(101, 103) 및 희생막(105)이 형성된 기판(100)상에 포토레지스트(미도시)를 도포한 후, 게이트 전극 및 스토리지 커패시터 형성 영역에 포토레지스트가 잔류하도록 마스크(미도시)를 이용하여 식각하여 포토레지스트 패턴(107a)을 형성한다.
도 5를 참조하면, 상기 포토레지스트 패턴(107a)을 마스크로 이용하여, 상기 희생막(107) 및 상기 제2 금속막(103)을 순차적으로 식각하여, 희생막 패턴(115a, 135a)과 제2 금속막 패턴(113a, 133a)을 형성한다. 상기 희생막 패턴(115a, 135a)과 제2 금속막 패턴(113a, 133a)은 식각액의 조성과 식각 시간 등을 조절하여 양호한 측벽의 테이퍼(Taper)을 갖도록 형성함이 바람직하다.
도 6을 참조하면, 상기 포토레지스트 패턴(107a)을 애싱(ashing) 및 스트립(strip)공정을 이용하여 제거한다. 이는, 포토레지스트 패턴(107a)을 제거하여 양호한 테이퍼(taper)를 갖는 게이트 전극을 형성하기 위함이다.
도 7을 참조하면, 상기 희생막 패턴(115a, 135a)과 상기 제1 금속막(101)의 전면을 습식 식각하여 제1 금속막 패턴(111a, 131a)을 형성한다. 이로써, 제1 금속막 패턴(111a, 131a)과 제2 금속막 패턴(113a, 133a)을 포함하는 게이트 전극(114) 및 스토리지 커패시터의 제1 전극(134)을 형성한다.
도 8을 참조하면, 투명 기판(110)상에 게이트 전극(114) 및 스토리지 커패시터의 제1 전극(134)을 덮도록 게이트 절연막(109), 아몰퍼스 실리콘층(미도시) 및 N+ 도핑 아몰퍼스 실리콘층(미도시)을 화학 기상 증착 방법(Chemical Vapor Deposition : 이하 "CVD" 라함)으로 순차적으로 증착한다.
상기 게이트 절연막(109)은 질화 실리콘 또는 산화 실리콘과 같은 절연물질로 형성하고, 아몰퍼스 실리콘층은 불순물이 도핑되지 않은 비정질 실리콘(a-Si)으로 형성한다. N+ 도핑 아몰퍼스 실리콘층은 N형 불순물이 고농도로 도핑된 비정질 실리콘으로 형성한다. 물론, 아몰퍼스 실리콘층 대신에 불순물이 도핑되지 않은 다결정 실리콘(poly-Si)으로 형성한다면, 상기 다결정 실리콘(poly-Si) 상에 P형의 불순물이 고농도로 도핑된 다결정 실리콘을 형성할 수도 있다.
상기 아몰퍼스 실리콘층 및 N+ 도핑 아몰퍼스 실리콘층을 게이트 전극(114)과 대응하는 부분에만 잔류되도록 사진 식각 공정으로 패터닝하여, 게이트 절연막(130)의 일부가 노출되는 액티브 패턴(116a) 및 오믹 콘택패턴(116b)을 형성한다.
이후, 오믹 콘택층(116b)을 덮도록 금속 배선(미도시)을 CVD 방법 또는 스퍼터링(sputtering) 방법을 이용해 증착한다.
상기 금속 배선은, 크롬/알루미늄을 포함하는 이중막 구조 또는 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)을 포함하는 삼중막 구조 등 다중막 구조를 가질 수 있다. 따라서, 금속 배선은 오믹 콘택층(116b) 상에 증착되어 오믹 콘택층(116b)과 저항성 접촉을 이룬다.
계속하여, 포토레지스트 패턴(미도시)을 마스크로 하여 금속 배선을 게이트 전극(114) 및 스토리지 커패시터의 제1 전극(134)에 대응하여 습식 식각한다. 이에 의해, 소오스/드레인 전극(118a, 118b) 및 스토리지 커패시터의 제2 전극(135)이 형성된다. 이어서, 상기 오믹 콘택층(116b)을 식각하여 소오스 전극(118a)과 드레 인 전극(118b) 사이에 대응하는 액티브층(116a) 영역은 채널 영역으로 동작한다.
도 9를 참조하면, 소오스 전극(118a), 드레인 전극(118b) 및 스토리지 커패시터의 제2 전극(135)을 덮도록 보호층(120)을 증착한다. 보호층(120)은 질화 실리콘 또는 산화 실리콘 등의 무기 절연 물질을 갖거나, 아크릴계(acryl) 유기 화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 등의 저유전 상수를 갖는 유기 절연 물질을 갖는다.
계속하여, 마스클을 이용하는 사진 식각 공정으로 보호층(120)을 패터닝하여 드레인 전극(118b)과 연결되는 스토리지 커패시터의 제2 전극(135)의 일정부분을 노출시키는 콘택홀(150)을 형성한다.
이후, 보호층(120) 상에 투명한 전도성 물질인 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-아연-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-아연 옥사이드(Indium-Tin-Zinc-Oxide)을 증착하여 화소 전극(140)을 형성한다. 화소 전극(140)은 콘택홀(150)을 통해 드레인 전극(116b)과 전기적으로 접촉된다.
상기한 실시예에서는 게이트 전극의 형성시 희생막을 형성함으로써, 제1 금속막의 언에치를 방지하는 것을 설명하였으나, 당업자라면 소오스/드레인 전극을 포함하는 데이터 배선 형성시에도 동일하게 적용할 수 있음은 자명하다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 제1 및 제2 금속막을 포함하는 이중막의 금속 배선 상에 희생막을 형성하고 게이트 전극 형성시 상기 희생막과 제1 금속막을 동시에 식각하여 패터닝함으로써, 제1 금속막의 언에치(unetch)를 방 지하여 양호한 프로파일을 갖는 게이트 전극을 형성할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (10)
- (a) 제1 금속막, 제2 금속막 및 희생막이 순차적으로 적층된 기판 상에 상기 희생막 및 제2 금속막을 순차적으로 패터닝하여, 희생막 패턴 및 제2 금속막 패턴을 형성하는 단계;(b) 상기 희생막 패턴과 상기 제1 금속막의 노출 부분을 식각하여, 상기 제1 금속막 패턴과 제2 금속막 패턴을 포함하는 게이트 전극을 형성하는 단계;(c) 상기 게이트 전극에 대응하여 반도체막을 형성하는 단계; 및(d) 상기 반도체막 상의 제3 금속막을 패터닝하여, 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 단계(a)는,상기 기판 상에 상기 제1 금속막, 제2 금속막 및 희생막을 순차적으로 적층하는 단계;상기 희생막 상에 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 마스크로 이용하여, 상기 희생막 및 제2 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제2항에 있어서, 상기 단계(a)는, 상기 희생막 및 제2 금속막의 패터닝 완료후 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 트 랜지스터의 제조 방법.
- 제1항에 있어서, 상기 희생막은 상기 제1 금속막과 실질적으로 동일한 물질을 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 희생막의 두께는 상기 제1 금속막의 두께와 실질적으로 동일한 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 제1 금속막의 표준 환원 전위는 상기 제2 금속막의 표준 환원 전위보다 높은 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 제1 금속막 및 희생막은 크롬(Cr)을 포함하고, 상기 제2 금속막은 알루미늄(Al)을 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 단계(b)는 습식 식각 공정에 의하여 수행되는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제1 금속막, 제2 금속막 패턴 및 희생막 패턴이 형성된 기판 상에 상기 희생막 패턴과 노출된 상기 제1 금속막을 식각하여, 제1 금속막 패턴과 제2 금속막 패 턴을 포함하는 게이트 전극을 형성하는 단계;상기 게이트 전극에 대응하는 반도체층 상의 제3 금속막을 식각하여, 소오스 전극 및 드레인 전극을 형성하는 단계;상기 제1 및 드레인 전극이 형성된 기판 상에 보호막을 형성하는 단계; 및상기 보호막 상에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제9항에 있어서, 상기 게이트 전극을 형성하는 단계는,상기 기판 상에 상기 제1 금속막, 제2 금속막 및 희생막을 순차적으로 적층하는 단계;상기 희생막 상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 이용하여, 상기 희생막 및 제2 금속막을 패터닝하여 희생막 패턴 및 제2 금속막 패턴을 형성하는 단계; 및상기 희생막 패턴과 노출된 상기 제1 금속막을 식각하여, 제1 금속막 패턴과 상기 제2 금속막 패턴을 포함하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
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