KR20080005767A - 박막트랜지스터 기판 및 그 제조방법 - Google Patents

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Abstract

게이트 전극, 반도체 패턴, 소오스 전극과 드레인 전극, 화소 전극을 포함하는 박막 트랜지스터 기판 및 그 제조 방법이 제공된다. 상기 소오스 전극과 드레인 전극은 상기 반도체 패턴을 커버하여 개구율을 개선한다. 상기 화소 전극은 상기 반도체 패턴을 형성하면서 리프트-오프로 형성된다. 그 결과, 공정상으로 상기 화소 전극과 상기 반도체 패턴을 형성함에 있어서 공정수를 감소할 수 있고, 이러한 제조 공정상 구조적으로 상기 화소 전극의 단부로부터 연장되어 그 상부에서 상기 드레인 전극과 직접 접촉되는 연결 전극이 형성된다.
기판, 박막트랜지스터, 마스크

Description

박막트랜지스터 기판 및 그 제조방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}
도 1a 내지 도 8a는 본 발명의 실시예에 따른 박막트랜지스터 기판의 제조방법을 설명하는 평면도들이다.
도 1b 내지 도 8b는 각각 도 1a 내지 도 8a에서 각각 Ⅰ-Ⅰ' 라인을 따라 취해진 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
1 -- 기판 10 -- 게이트 라인
11 -- 게이트 전극 20 -- 게이트 절연막
30 -- 반도체 패턴 40 -- 화소 전극
50 -- 데이터 라인 51 -- 소오스 전극
52 -- 드레인 전극 100 -- 제1 감광막 패턴
200 -- 제2 감광막 패턴 300 -- 제3 감광막 패턴
400 -- 박막트랜지스터
본 발명은 박막트랜지스터 기판 및 그 제조방법에 관한 것으로, 보다 상세하게는 공정 절차와 비용이 감축되면서 개구율이 개선되는 박막트랜지스터 기판의 제조방법과 그러한 방법에 의해 제조된 박막트랜지스터 기판에 관한 것이다.
액정표시장치와 같이 영상을 표시하는 표시장치는 박막트랜지스터 기판을 포함한다. 상기 박막트랜지스터 기판에는 금속 배선들이 교차하면서 화상을 나타내는 최소 단위인 화소 영역들이 정의된다. 또한 상기 각 화소 영역별로 독립적인 구동이 가능하도록 각 화소 영역에는 박막트랜지스터와 화소 전극이 구비된다.
상기 박막트랜지스터는 게이트 전극, 소오스 전극 및 드레인 전극을 포함하며, 상기 화소 전극은 상기 박막트랜지스터와 전기적으로 연결된다. 상기한 전극들은 기판상에 도전막을 증착한 후 상기 도전막을 패터닝하여 형성된다. 상기한 패터닝시 감광막 패턴이 사용되며 상기 감광막 패턴은 포토 마스크를 이용한 노광 및 현상을 통하여 형성된다.
일반적으로, 상기 게이트 전극/소오스 전극과 드레인 전극/화소 전극에 대해 각각 별도의 포토 마스크가 사용된다. 또한 상기한 전극들외에 그 사이에 반도체 패턴이나 절연막 패턴이 개재되며, 이러한 반도체 패턴이나 절연막 패턴 형성시에도 별도의 포토 마스크가 사용될 수 있다. 그 결과, 박막트랜지스터 기판 제조시 복수의 포토 마스크가 사용되며 또한 상기 복수의 포토 마스크와 동수의 노광 공정이 진행되어, 공정 절차가 지연되고 공정 비용이 증가된다.
이에 최근에는 상기 반도체 패턴과 상기 소오스 전극과 드레인 전극을 하나의 포토 마스크로 형성하는 방법이 개발되었다. 그러나, 이 방법에 따르면 상기 소 오스 전극과 드레인 전극에 대한 2회의 식각이 진행되고, 그 결과 상기 반도체 패턴이 상기 소오스 전극과 드레인 전극 보다 외부로 돌출되어 개구율이 저하된다.
본 발명의 목적은 공정 절차와 비용이 감축되면서 동시에 개구율이 개선되는 박막트랜지스터 기판의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기한 제조방법을 통하여 제조된 박막트랜지스터 기판을 제공하는 데 있다.
본 발명의 실시예에 따른 박막트랜지스터 기판의 제조방법은 다음과 같은 단계들을 포함한다. 기판상에 게이트 전극을 형성한다. 상기 게이트 전극상에 게이트 절연막을 형성한다. 상기 게이트 절연막상에 반도체막을 형성한다. 상기 반도체막상에 상기 게이트 전극과 대응되게 제1 감광막 패턴을 형성한다. 상기 제1 감광막 패턴을 식각 마스크로 이용하여 상기 반도체막을 식각하고 반도체 패턴을 형성한다. 상기 제1 감광막 패턴상에 상기 기판의 전면을 덮는 투명 도전막을 형성한다. 상기 제1 감광막 패턴을 제거하면서, 상기 제1 감광막 패턴상에 위치하는 투명 도전막을 제거하여 투명 도전막 패턴을 형성한다. 상기 반도체 패턴상에 서로 이격된 소오스 전극과 드레인 전극을 형성한다.
상기한 제조방법에 있어서, 상기 소오스 전극과 드레인 전극을 형성하는 단계는 다음의 단계들을 포함한다. 상기 투명 도전막 패턴상에 데이터 도전막을 형성한다. 상기 데이터 도전막상에 제1 영역에서 제1 두께를 갖고 제2 영역에서 제1 두 께 보다 얇은 제2 두께를 갖는 제2 감광막 패턴을 형성한다. 상기 제2 감광막 패턴을 식각 마스크로 이용하여 상기 데이터 도전막을 식각하고 데이터 도전막 패턴을 형성한다. 상기 데이터 도전막 패턴에 의해 노출된 상기 투명 도전막 패턴을 식각한다. 상기 제2 감광막 패턴을 상기 제2 두께만큼 제거하여 제3 감광막 패턴을 형성한다. 상기 제3 감광막 패턴을 식각 마스크로 상기 데이터 도전막 패턴을 식각한다.
본 발명의 실시예에 따른 박막트랜지스터 기판은 게이트 전극, 게이트 절연막, 반도체 패턴, 소오스 전극과 드레인 전극, 화소 전극, 연결 전극을 포함한다. 상기 게이트 전극은 기판상에 형성된다. 상기 게이트 절연막은 상기 게이트 전극상에 형성된다. 상기 반도체 패턴은 상기 게이트 절연막상에 상기 게이트 전극을 커버하도록 형성된다. 상기 소오스 전극과 드레인 전극은 상기 반도체 패턴상에서 상기 반도체 패턴을 커버하도록 서로 이격되게 형성된다. 상기 화소 전극은 상기 드레인 전극과 전기적으로 연결된다. 상기 연결 전극은 상기 화소 전극의 단부로부터 연장되며, 그 상부에서 상기 드레인 전극과 직접 접촉된다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 다만 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 또한 하기 실시예와 함께 제시된 도면들에 있어서, 층 및 영역들의 크기는 명확한 설명을 강조하기 위해서 간략화되거나 다소 과장되어진 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 8a는 본 발명의 제1 실시예에 따른 박막트랜지스터 기판의 제조방법을 설명하는 평면도들이다. 도 1b 내지 도 8b는 각각 도 1a 내지 도 8a에서 Ⅰ-Ⅰ' 라인을 따라 취해진 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(1)상에 게이트 도전막이 형성된 후 이를 패터닝하여 게이트 라인(10)과 게이트 전극(11)이 형성된다. 상기 게이트 도전막은 알루미늄, 은, 구리, 몰리브덴, 크롬 중 어느 하나 또는 이들의 합금을 이용한 스퍼터링 방법으로 형성된다. 상기 게이트 도전막의 패터닝을 위해 게이트 도전막상에 감광막 패턴이 형성된다. 감광막 패턴은 포토 마스크를 이용한 노광 및 현상을 통하여 형성되며, 상기 감광막 패턴을 식각 마스크로 상기 게이트 도전막이 식각된다. 상기 식각시 식각액을 이용한 습식 식각법이 적용된다.
도 2a 및 도 2b를 참조하면, 게이트 전극(11)을 덮도록 기판(1)의 전면에 게이트 절연막(20)과 반도체막(30a)이 형성된다. 게이트 절연막(20)과 반도체막(30a)은 플라즈마화학기상증착법을 이용하여 기판(1)에 증착된다. 게이트 절연막(20)은 무기막, 예컨대 실리콘 나이트라이드 재질로 형성될 수 있다. 반도체막(30a)은 비정질 실리콘막으로 형성되며, 불순물 이온을 포함하지는 않는 액티브막(31a)과 그 상부의 불순물 이온으로 도핑된 오믹 콘택막(32a)의 이층막으로 구성된다.
반도체막(30a)을 덮도록 기판(1)의 전면에 포토레지스트 성분의 감광막을 코 팅한다. 포토 마스크를 이용하여 상기 감광막을 노광하고 노광된 감광막을 현상하여 제1 감광막 패턴(100)을 형성한다. 제1 감광막 패턴(100)은 게이트 전극(11)과 중첩되는 위치에 형성된다.
도 3a 및 도 3b를 참조하면, 제1 감광막 패턴(100)을 식각 마스크로 반도체막(30a)이 식각되어 반도체 패턴(30)이 형성된다. 상기 식각시 플라즈마 방전을 이용하여 공정 가스를 분해하고 생성된 라디컬이 화학 반응을 일으키는 건식 식각이 적용된다. 반도체 패턴(30)은 상부의 오믹 콘택 패턴(32)과 하부의 액티브 패턴(31)으로 이루어진다.
제1 감광막 패턴(100)을 덮도록 기판(1)의 전면에 투명 도전막(40a)이 형성된다. 투명 도전막(40a)은 산화아연인듐이나 산화주석인듐을 이용한 스퍼터링 증착 방법으로 형성된다.
제1 감광막 패턴(100)은 반도체 패턴(30)에 비해 두껍게 형성되며, 기판(1) 표면은 제1 감광막 패턴(100)이 형성된 영역에서 단차지게 된다. 상기 스퍼터링 증착시 투명 도전막(40a)은 주로 기판(1)에 수직하게 증착되며, 상기 단차지는 영역의 제1 감광막 패턴(100)에 있어서 상부면은 투명 도전막(40a)으로 덮이지만 그 측면 중 일부는 투명 도전막(40a)이 증착되지 않고 외부로 직접 노출된다.
도 4a 및 도 4b를 참조하면, 제1 감광막 패턴(100) 및 그 상부의 투명 도전막(40a)이 제거된다. 이를 위해, 기판(1)은 스트립 용액이 담긴 용기에 담구어지며, 상기 스트립 용액은 상기 단차지는 영역에서 외부로 직접 노출된 제1 감광막 패턴(100)과 반응한다. 상기 반응에 의해 제1 감광막 패턴(100)에서 상기 스트립 용액과 접촉되는 부분이 제거되며, 제1 감광막 패턴(100)이 전부 제거될 때까지 상기 반응이 계속된다.
제1 감광막 패턴(100)이 제거되면, 제1 감광막 패턴(100) 상부에 증착되었던 투명 도전막(40a) 또한 제거된다. 위와 같이 리프트-오프(lift off) 방식으로 투명 도전막(40a)이 제거된 후 제1 투명 도전막 패턴(40b)이 형성된다. 제1 투명 도전막 패턴(40b)은 게이트 전극(11)과 반도체 패턴(30)이 형성된 소정의 영역을 제외한 나머지 영역에 위치한다.
도 5a 및 도 5b를 참조하면, 제1 투명 도전막 패턴(40b)상에 기판(1)의 전면을 덮도록 데이터 도전막(50a)이 형성된다. 데이터 도전막(50a)은 상기 게이트 도전막과 마찬가지로 알루미늄, 은, 구리, 몰리브덴, 크롬 중 어느 하나 또는 이들의 합금을 스퍼터링 방법으로 증착하여 형성된다.
데이터 도전막(50a)을 덮도록 기판(1)의 전면에 포토레지스트 성분의 감광막이 코팅된다. 상기 감광막은 포토 마스크를 이용하여 노광되는데, 노광시 포토 마스크는 광의 전부를 투과하는 투광 영역과, 광의 일부를 투과하는 중간 투광 영역 및, 광을 차단하는 불투광 영역을 갖는다. 위와 같은 포토 마스크로는 하프톤 마스크나 슬릿 마스크가 있다.
상기한 하프톤 마스크나 슬릿 마스크에 의해 노광된 감광막이 현상되어 제2 감광막 패턴(200)이 형성된다. 상기 노광된 감광막이 포지티브 타입인 경우, 불투광 영역에 대응되는 영역(이하 제1 영역)에서 감광막이 그대로 남게 되고 중간 투광 영역에 대응되는 영역(이하 제2 영역)에서 감광막이 소정 두께가 제거되고 투광 영역에 대응되는 영역(이하 제3 영역)에서 감광막이 전부 제거된다. 그 결과, 제1 영역에 형성된 제2 감광막 패턴의 부분(201)은 제1 두께(t1)를 갖고, 제2 영역에 형성된 제2 감광막 패턴의 부분(202)은 제1 두께(t1)보다 얇은 제2 두께(t2)를 갖는다.
도 6a 및 도 6b를 참조하면, 제2 감광막 패턴(200)을 식각 마스크로 이용하여 데이터 도전막(50a)이 식각된다. 상기 식각시 식각액을 이용한 습식 식각법이 적용된다. 상기한 식각에 의해, 제1 및 제2 영역에 위치하는 제1 데이터 도전막 패턴(50b)이 형성된다.
상기 제1 데이터 도전막 패턴(50b)에 의해 제3 영역에 형성된 제1 투명 도전막 패턴(40b)이 노출된다. 상기 제1 투명 도전막 패턴(40b)의 상기 노출된 부분에 대한 식각이 진행된다. 상기 식각시 식각액을 이용한 습식 식각법이 적용된다. 상기한 식각에 의한 제2 투명 도전막 패턴(40,40')이 형성되고, 이 중 일부는 화소 영역에 형성된 화소 전극(40)이고 나머지는 제1 데이터 도전막 패턴(50b) 하부에 형성된 연결 전극(40')에 해당된다.
제2 감광막 패턴(200)이 균일하게 제거되어 제3 감광막 패턴(300)이 형성된다. 제2 감광막 패턴(200)은 산소 플라즈마에 의한 에싱 방법이 적용되어 제2 두께만큼 제거되고, 제3 감광막 패턴(300)은 제1 두께와 제2 두께 차이만큼의 두께를 갖는다. 제3 감광막 패턴(300)에 의해 제2 영역의 제2 감광막 패턴(200) 하부에 형성된 제1 데이터 도전막 패턴(50b)이 노출된다.
도 7a 및 도 7b를 참조하면, 상기 노출된 제1 데이터 도전막 패턴(50b)에 대한 식각이 진행되어 데이터 라인(50)과 소오스 전극(51) 및 드레인 전극(52)이 형성된다.
소오스 전극(51)은 데이터 라인(50)으로부터 분기된다. 드레인 전극(52)은 소오스 전극(51)과 마주보도록 이격된다. 드레인 전극(52)은 그 하부에서 화소 전극(40)의 단부로부터 연장된 연결 전극(40')과 부분적으로 직접 연결되고, 그 결과 드레인 전극(52)과 화소 전극(40)은 전기적으로 연결된다. 또한 데이터 라인(50)과 소오스 전극(51)은 그 하부에서 연결 전극(40')의 일부와 직접 연결된다. 다만 데이터 라인(50)과 소오스 전극(51) 하부에 형성된 연결 전극(40')은 앞서 설명한 슬릿 마스크 등을 이용하여 별도로 제거될 수 있다.
도 8a 및 도 8b를 참조하면, 제3 감광막 패턴(300)이 제거된다. 소오스 전극(51)과 드레인 전극(52)을 식각 마스크로 이용하여 식각이 진행되어 소오스 전극(51)과 드레인 전극(52) 사이의 반도체 패턴(30)이 소정 두께 식각된다. 상기 식각 은 오믹 콘택 패턴(32)의 두께 이상으로 진행된다. 상기 식각 후, 오믹 콘택 패턴(32)은 소오스 전극(51)과 드레인 전극(52)을 따라 두 부분으로 서로 분리되게 나누어지고 액티브 패턴(31)은 그 상부면 일부가 제거된다.
상기 식각에 의해, 게이트 전극(11)과 반도체 패턴(30)과 소오스 전극(51) 및 드레인 전극(52)을 포함하는 박막트랜지스터(400)가 완성된다. 이 후, 박막트랜지스터(400)를 덮도록 기판(1)의 전면에 보호막이 형성된다. 보호막은 게이트 절연막과 동일 재질 및 동일 방법으로 형성될 수 있다. 예컨대, 보호막은 실리콘 나이 트라이드를 이용한 플라즈마화학기상증착법으로 형성될 수 있다.
보호막상에는 포토 마스크를 이용하여 감광막 패턴이 형성된다. 상기 감광막 패턴에 의해 화소 전극(40)이 형성된 영역상의 보호막이 노출된다. 상기 감광막 패턴을 식각 마스크로 이용하여 식각이 진행되어 상기 노출된 부분이 제거되고 보호막 패턴(60)이 형성된다. 보호막 패턴(60)은 박막트랜지스터(400)를 덮으며 박막트랜지스터(400)의 채널 영역이 외부의 습기나 이온성 물질에 오염되는 것을 방지한다.
상기한 공정에 의하면, 게이트 전극(11) 형성시, 반도체 패턴(30) 형성시, 소오스 전극(51)과 드레인 전극(52) 형성시, 보호막 패턴(60) 형성시 각각 총 4매의 포토 마스크가 사용된다.
종래 기술에 있어서, 화소 전극(40) 형성을 위한 별도의 포토 마스크가 필요하여 총 5매의 포토 마스크가 사용됨이 일반적이나, 화소 전극(40)은 반도체 패턴(30)과 소오스 전극(51) 및 드레인 전극(52)이 형성되는 과정 중에 형성될 수 있어, 화소 전극(40) 형성을 위한 포토 마스크 및 그에 따른 노광 공정이 생략될 수 있다.
이하 상기한 제조 공정에 따라 제조된 박막트랜지스터 기판에 대해 살펴본다.
도 8a 및 도 8b를 참조하면, 기판(1)상에 상호 교차하는 게이트 라인(10)과 데이터 라인(50)이 형성된다. 게이트 라인(10)과 데이트 라인(50)이 교차하면서 화소 영역이 정의되고, 화소 영역에는 박막트랜지스터(400)와 화소 전극(40)이 구비 된다.
박막트랜지스터(400)는 게이트 전극(11)과 소오스 전극(51) 및 드레인 전극(52)을 포함한다. 게이트 전극(11)은 게이트 라인(10)으로부터 분기되며, 소오스 전극(51)은 데이터 라인(50)으로부터 분기된다. 드레인 전극(52)은 소오스 전극(51)과 마주보며 화소 전극(40)에 전기적으로 연결된다. 하부의 게이트 전극(11)과 상부의 소오스 전극(51)과 드레인 전극(52) 사이에는 게이트 절연막(20)과 반도체 패턴(30)이 개재된다.
소오스 전극(51)과 드레인 전극(52)은 반도체 패턴(30)을 둘러싸도록 형성되며, 반도체 패턴(30)은 소오스 전극(51)과 드레인 전극(52)이 형성된 영역 이외의 영역으로 돌출되지 않는다. 따라서 반도체 패턴(30)이 소오스 전극(51)과 드레인 전극(52)의 외부로 돌출되면서 개구율이 저하되는 것을 방지한다.
소오스 전극(51)과 드레인 전극(52)은 알루미늄, 은, 구리, 몰리브덴, 크롬이나 이들의 합금 중 어느 하나 또는 이들이 적층된 다층막으로 이루어진다. 소오스 전극(51)과 드레인 전극(52)은 그 하부에서 화소 전극(40)과 동일한 성분을 갖는 연결 전극(40')과 직접 접촉된다.
이러한 구조는 반도체 패턴(30) 형성시 리프트-오프 방법으로 화소 전극(40)과 함께 연결 전극(40')이 형성되기 때문이며, 그 결과 연결 전극(40')은 반도체 패턴(30)과 평면상에서 서로 중첩되지 않는다. 반도체 패턴(30)과 인접하는 연결 전극(40')의 단부는 'L'자 형상을 갖는다. 소오스 전극(51)과 드레인 전극(52)은 상기 'L'자 형상의 수직한 부분의 상부면과 하부면에서 이중으로 접촉되고, 드레인 전극(52)은 연결 전극(40')을 통하여 화소 전극(40)에 직접 연결되어, 드레인 전극(52)과 화소 전극(40)간 전기적 접촉 특성이 향상된다.
상기 단부의 형상은 공정 조건에 따라, 도시된 것과 다르게 형성될 수도 있다. 예컨대, 연결 전극(40')의 단부는 'L'자 형상의 수직한 부분을 제외한 수평한 부분만을 갖도록 형성될 수도 있다. 한편, 소오스 전극(51) 하부의 연결 전극(40')은 실질적으로 전기적으로 연결하는 역할을 하는 것은 아니므로, 별도의 공정을 통하여 제거될 수도 있다.
기판(1)의 최상층에는 보호막 패턴(60)이 형성된다. 보호막 패턴(60)은 박막트랜지스터(400)을 커버하여 채널 영역을 보호한다. 보호막 패턴(60)은 화소 전극(40)을 커버하지 않도록 형성됨이 바람직하다.
상기한 박막트랜지스터 기판을 사용하는 표시장치의 동작시, 게이트 라인(10)으로 게이트 신호가 전달되어 박막트랜지스터(400)가 턴 온 된다. 또한 데이터 라인(50)으로 영상에 대응되는 데이터 신호가 전달되어 화소 전극(40)에 인가된다. 그 결과, 화소 전극(40)에 전압이 인가되어 기판(1)상의 공간에 전기장이 형성되면서 해당되는 영상이 표시된다.
이러한 동작에 있어서, 보호막 패턴(60)이 화소 전극(40)을 커버하면 절연체인 보호막 패턴(60)에 의해 화소 전극(40)에서 작용하는 전기장의 세기가 약화될 수 있기 때문이다.
상기한 실시예의 박막트랜지스터 기판은 도 1a 내지 도 8a 및 도 1b 내지 도 8b에 도시된 제조방법에 따라 제조될 수 있지만, 반드시 이에 한정되지 않으며 상 기한 제조방법 이외의 다른 방법으로도 제조될 수 있다.
이상 예시적인 관점에서 몇 가지 실시예를 살펴보았지만, 해당 기술 분야의 통상의 지식을 갖는 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상에서 살펴 본 박막트랜지스터 기판 및 그 제조방법에 따르면, 공정수나 공정 비용이 감소되면서 동시에 반도체 패턴이 돌출되는 것을 방지하여 개구율이 개선되는 효과가 있다.

Claims (9)

  1. 기판상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 반도체막을 형성하는 단계;
    상기 반도체막상에 상기 게이트 전극과 대응되게 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 식각 마스크로 이용하여 상기 반도체막을 식각하고 반도체 패턴을 형성하는 단계;
    상기 제1 감광막 패턴상에 상기 기판의 전면을 덮는 투명 도전막을 형성하는 단계;
    상기 제1 감광막 패턴을 제거하면서, 상기 제1 감광막 패턴상에 위치하는 투명 도전막을 제거하여 투명 도전막 패턴을 형성하는 단계; 및
    상기 반도체 패턴상에 서로 이격된 소오스 전극과 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  2. 제 1항에 있어서,
    상기 소오스 전극과 드레인 전극을 형성하는 단계는,
    상기 제1 투명 도전막 패턴상에 데이터 도전막을 형성하는 단계;
    상기 데이터 도전막상에 제1 영역에서 제1 두께를 갖고 제2 영역에서 제1 두 께 보다 얇은 제2 두께를 갖는 제2 감광막 패턴을 형성하는 단계;
    상기 제2 감광막 패턴을 식각 마스크로 이용하여 상기 데이터 도전막을 식각하고 데이터 도전막 패턴을 형성하는 단계;
    상기 데이터 도전막 패턴에 의해 노출된 상기 투명 도전막 패턴을 식각하는 단계;
    상기 제2 감광막 패턴을 상기 제2 두께만큼 제거하여 제3 감광막 패턴을 형성하는 단계; 및
    상기 제3 감광막 패턴을 식각 마스크로 상기 데이터 도전막 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  3. 제 2항에 있어서,
    상기 소오스 전극과 드레인 전극 사이에 노출되는 상기 반도체 패턴을 소정 두께 제거하는 단계를 더 포함하는 박막트랜지스터 기판의 제조방법.
  4. 제 3항에 있어서,
    상기 반도체 패턴과 소오스 전극 및 드레인 전극을 덮는 보호막 패턴을 형성하는 단계를 더 포함하는 박막트랜지스터 기판의 제조방법.
  5. 기판상에 형성된 게이트 전극;
    상기 게이트 전극상에 형성된 게이트 절연막;
    상기 게이트 절연막상에 상기 게이트 전극을 커버하도록 형성된 반도체 패턴;
    상기 반도체 패턴상에서 상기 반도체 패턴을 커버하도록 서로 이격되게 형성된 소오스 전극과 드레인 전극;
    상기 드레인 전극과 전기적으로 연결되게 형성된 화소 전극; 및
    상기 화소 전극의 단부로부터 연장되며, 그 상부에서 상기 드레인 전극과 직접 접촉되는 연결 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  6. 제 5항에 있어서,
    상기 연결 전극은 상기 화소 전극의 단부로부터 연장된 부분과 이격되며, 그 상부에서 상기 소오스 전극과 직접 접촉되는 부분을 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  7. 제 6항에 있어서,
    상기 연결 전극의 단부는 상측으로 돌출되며, 상기 소오스 전극과 드레인 전극의 단부는 상기 돌출된 부분의 상부면과 측면을 덮는 것을 특징으로 하는 박막트랜지스터 기판.
  8. 제 6항에 있어서,
    상기 연결 전극과 상기 반도체 패턴은 평면상에서 볼 때 서로 다른 영역에 형성된 것을 특징으로 하는 박막트랜지스터 기판.
  9. 제 5항에 있어서,
    상기 소오스 전극 및 드레인 전극상에 형성되며, 상기 화소 전극이 형성된 영역을 제외한 상기 반도체 패턴을 커버하는 보호막 패턴을 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
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* Cited by examiner, † Cited by third party
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