CN109817641B - 一种阵列基板及其制造方法 - Google Patents
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Abstract
本发明提供一种阵列基板及其制造方法，包括像素区和端子区；像素区包括栅极、像素电极、栅极保护层、栅极绝缘层、半导体层、源极和漏极、第一绝缘层、第二绝缘层和公共电极；栅极绝缘层上具有第一栅极绝缘层孔，漏极通过第一栅极绝缘层孔与像素电极导通；端子区包括栅极、栅极保护层、栅极绝缘层、金属接触层、第一绝缘层、第二绝缘层、和公共电极。本发明通过在栅极上形成栅极保护层，可以保护栅极不被腐蚀和氧化；通过设计像素电极上方无第二绝缘层，可以提高像素区光的透过率；通过控制干刻时间可控制第一绝缘层和栅极绝缘层的厚度，进而控制公共电极与像素电极之间的距离；将阵列基板的制造减少至6道光罩，节约成本。
Description
技术领域
本发明涉及显示装置制造技术领域，特别涉及一种阵列基板及其制造方法。
背景技术
液晶显示装置是目前使用最广泛的一种平板显示装置，液晶显示面板包括相对设置的阵列基板及彩膜基板，其中阵列基板的制造是通过多道构图工艺从而形成多个薄膜图形，每一道构图工艺都包括掩膜、曝光、显影、刻蚀和剥离等工艺，为了降低液晶显示面板的价格和提高产品的良率，技术人员都在致力于减少构图工艺的次数。
通常，采用IGZO半导体的阵列基板采用9道光罩工艺制成，为降低物料成本，开发了BCE工艺，BCE工艺减少了ES层光罩为8道光罩工艺，图1为现有通过8道光罩工艺制成的阵列基板剖面图，阵列基板的像素区包括位于玻璃基板11上的栅极1、位于栅极1上方的栅极绝缘层2、位于栅极绝缘层2上方的半导体层3、位于半导体层3两侧的源极4和漏极5、位于源极4和漏极5上方的第一绝缘层6、位于第一绝缘层6上方的第二绝缘层7、位于第二绝缘层7上方的公共电极8、位于公共电极8上方的第三绝缘层9、位于第三绝缘层9上方的像素电极10，其中漏极5上方的第一绝缘层6、第二绝缘层7、第三绝缘层9上均具有过孔，像素电极10通过第一绝缘层6、第二绝缘层7、第三绝缘层9上的过孔与漏极5导通。如何进一步减少制程光罩数目节约成本是一个值得研究的问题。
发明内容
本发明的目的是提供一种阵列基板及其制造方法，旨在减少制程光罩数目节约成本。
本发明提供一种阵列基板的制造方法，阵列基板包括位于中间的像素区和位于边缘的端子区，包括如下步骤：
S1：采用第一金属分别在玻璃基板的像素区和端子区上形成栅极；
S2：形成覆盖栅极的栅极保护层；同时在像素区栅极外侧形成像素电极；栅极保护层与像素电极材料相同，均为透明导电材料；
S3：形成覆盖栅极保护层和像素电极的栅极绝缘层，在栅极绝缘层上方形成半导体层。
进一步，还包括如下步骤：
S4：形成覆盖半导体层的光刻胶，并对光刻胶、半导体层、栅极绝缘层进行曝光，像素区像素电极上方光刻胶部分被曝光除去，端子区栅极上方光刻胶部分被曝光除去；
S5：在步骤S4基础上对半导体层进行刻蚀，像素区像素电极上方半导体层部分被刻蚀掉形成第一半导体孔，端子区栅极上方半导体层部分被刻蚀掉形成第二半导体孔；
S6：在步骤S5基础上对栅极绝缘层进行刻蚀，像素区像素电极上方栅极绝缘层部分被刻蚀掉形成第一栅极绝缘层孔，端子区栅极上方栅极绝缘层部分被刻蚀掉形成第二栅极绝缘层孔；
S7：在步骤S6基础上对光刻胶进行氧气灰化处理，使像素区栅极上方保留部分光刻胶，像素区及端子区其他部分区域光刻胶全部除掉；
S8：在步骤S7基础上，对半导体层进行刻蚀，使像素区栅极上方保留部分半导体层，像素区及端子区其他部分区域半导体层全部除掉；
S9：采用第二金属形成位于像素区的半导体层两侧的源极和漏极以及形成位于端子区第二栅极绝缘层孔内和部分栅极绝缘层上方的金属接触层，其中像素区的源极和漏极分别与半导体层的两侧接触，部分漏极填充于第一栅极绝缘层孔内，使漏极通过第一栅极绝缘层孔与像素电极导通；
S10：形成覆盖源极、漏极和金属接触层的第一绝缘层，形成覆盖第一绝缘层的第二绝缘层；曝光掉像素区像素电极上方的部分第二绝缘层；曝光掉端子区金属接触层上方的部分第二绝缘层；
S11：在步骤S10基础上，刻蚀掉像素区像素电极上方的第二绝缘层和部分第一绝缘层；刻蚀掉端子区金属接触层上方的部分第一绝缘层；
S12：在步骤S10基础上，刻蚀掉像素电极上方的第二绝缘层、第一绝缘层和部分栅极绝缘层；刻蚀掉端子区金属接触层上方的部分第一绝缘层；
S13：在步骤S11基础上，形成覆盖第二绝缘层、第一绝缘层和金属接触层的公共电极；其中位于像素区像素电极上方的公共电极上具有开孔；
S14：在步骤S12基础上，形成覆盖第二绝缘层、第一绝缘层、栅极绝缘层以及金属接触层的公共电极；其中位于像素区像素电极上方的公共电极上具有开孔。
进一步，所述半导体层为IGZO半导体。
进一步，所述步骤S5中对半导体层进行刻蚀工艺为湿刻。
进一步，所述步骤S6对栅极绝缘层进行刻蚀工艺为干刻。
进一步，所述第一绝缘层为无机绝缘层。
进一步，所述第二绝缘层为有机绝缘层。
本发明提供一种阵列基板，其包括纵横交错的扫描线和数据线、由扫描线和数据线交叉限定的像素区、位于像素区的TFT开关以及位于像素区内的像素电极；还包括与像素电极同层的的栅极保护层和栅极绝缘层；所述TFT开关包括与扫描线连接的栅极、与数据线连接的源极以及与像素电极连接的漏极；所述栅极保护层覆盖所述栅极，所述栅极绝缘层覆盖所述栅极保护层和像素电极。
进一步，还包括公共电极、第一绝缘层和第二绝缘层，所述栅极绝缘层、第一绝缘层和第二绝缘层位于所述公共电极和像素电极之间。
进一步，还包括位于所述栅极绝缘层上方的半导体层，所述源极和漏极分别位于所述半导体层的两侧分别位于半导体层两侧的源极和漏极。
本发明通过在栅极上形成栅极保护层，可以保护栅极不被腐蚀和氧化；通过设计像素电极上方无第二绝缘层，可以提高像素区光的透过率；通过控制干刻时间可控制第一绝缘层和栅极绝缘层的厚度，进而控制公共电极与像素电极之间的距离；同时，将阵列基板的制造减少至6道光罩，节约成本。
附图说明
图1为现有通过8道光罩工艺制成的阵列基板剖面图；
图2为本发明阵列基板制造方法第一步形成栅极；
图3为本发明阵列基板制造方法第二步形成栅极保护层和像素电极；
图4为本发明阵列基板制造方法第三步形成栅极绝缘层和半导体层；
图5为本发明阵列基板制造方法第四步对半导体层和栅极绝缘层进行曝光；
图6为本发明阵列基板制造方法第五步对半导体层进行刻蚀；
图7为本发明阵列基板制造方法第六步对栅极绝缘层进行刻蚀；
图8为本发明阵列基板制造方法第七步对光刻胶氧气灰化处理；
图9为本发明阵列基板制造方法第八步对半导体层进行刻蚀；
图10为本发明阵列基板制造方法第九步形成源极、漏极和金属接触层；
图11为本发明阵列基板制造方法第十步形成第一绝缘层和第二绝缘层；
图12为本发明阵列基板制造方法第十一步刻蚀部分第一绝缘层；
图13为本发明阵列基板制造方法第十二步刻蚀像素区部分栅极绝缘层和端子区部分第一绝缘层；
图14为本发明阵列基板制造方法第十三步在步骤S11基础上形成公共电极；
图15为本发明阵列基板制造方法第十四步在步骤S12基础上形成公共电极。
具体实施方式
下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
本发明提供一种阵列基板，阵列基板包括位于中间的像素区和位于边缘的端子区，阵列基板的制造方法，包括如下步骤：
S1：如图2所示，采用第一金属分别在玻璃基板20的像素区和端子区上形成栅极21；
S2：如图3所示，形成覆盖栅极21的栅极保护层22；同时在像素区栅极21外侧形成像素电极23；栅极保护层22与像素电极23采用同一道光罩形成，且栅极保护层22与像素电极23材料相同，均为透明导电材料ITO；栅极保护层22对栅极21具有保护作用，防止栅极21受到后续工艺的影响，例如刻蚀等工艺；
S3：如图4所示，形成覆盖栅极保护层22和像素电极23的栅极绝缘层24，在栅极绝缘层24上方形成半导体层25；本实施例中半导体层4为IGZO半导体(金属氧化物半导体)；
S4：如图5所示，形成覆盖半导体层25的光刻胶26，并采用HTM技术使用掩膜板27对光刻胶26、半导体层25、栅极绝缘层24进行曝光，像素区像素电极23上方光刻胶部分被曝光除去，端子区栅极21上方光刻胶部分被曝光除去；
S5：如图6所示，在步骤S4基础上对半导体层25进行刻蚀，像素区像素电极23上方半导体层25部分被刻蚀掉形成第一半导体孔27，端子区栅极21上方半导体层25部分被刻蚀掉形成第二半导体孔28；对半导体层25刻蚀工艺为湿刻工艺；
S6：如图7所示，在步骤S5基础上对栅极绝缘层24进行刻蚀，像素区像素电极23上方栅极绝缘层24部分被刻蚀掉形成第一栅极绝缘层孔29，端子区栅极21上方栅极绝缘层24部分被刻蚀掉形成第二栅极绝缘层孔30；对栅极绝缘层24刻蚀工艺为干刻工艺；
S7：如图8所示，在步骤S6基础上对光刻胶26进行氧气灰化处理，使像素区栅极21上方保留部分光刻胶26，像素区及端子区其他部分区域光刻胶全部除掉；
S8：如图9所示，在步骤S7基础上，对半导体层25进行刻蚀，使像素区栅极21上方保留部分半导体层25，像素区及端子区其他部分区域半导体层全部除掉；
S9：如图10所示，采用第二金属形成位于像素区的半导体层25两侧的源极31和漏极32以及形成位于端子区第二栅极绝缘层孔30内和部分栅极绝缘层24上方的金属接触层33，其中像素区的源极31和漏极32分别与半导体层25的两侧接触，部分漏极32填充于第一栅极绝缘层孔29内，使漏极32通过第一栅极绝缘层孔29与像素电极23导通；
S10：如图11所示，形成覆盖源极31、漏极32和金属接触层33的第一绝缘层34，第一绝缘层34为无机绝缘层，第一绝缘层34的材料为氮化硅及氧化硅的一种或组合；形成覆盖第一绝缘层34的第二绝缘层35，第二绝缘层35为有机绝缘层(JAS)；用掩膜板27曝光掉像素区像素电极23上方的部分第二绝缘层35；曝光掉端子区金属接触层33上方的部分第二绝缘层35；
S11：如图12所示，在步骤S10基础上，刻蚀掉像素区像素电极23上方的第二绝缘层35和部分第一绝缘层34，通过控制干刻时间可控制第一绝缘层34的厚度；刻蚀掉端子区金属接触层33上方的部分第一绝缘层34；
S12：如图13所示，在步骤S10基础上，刻蚀掉像素电极23上方的第二绝缘层35、第一绝缘层34和部分栅极绝缘层24，通过控制干刻时间可控制栅极绝缘层24的厚度；刻蚀掉端子区金属接触层33上方的部分第一绝缘层34；
S13：如图14所示，在步骤S11基础上，形成覆盖第二绝缘层35、第一绝缘层34和金属接触层33的公共电极36；其中位于像素区像素电极23上方的公共电极36上具有开孔；
S14：如图15所示，在步骤S12基础上，形成覆盖第二绝缘层35、第一绝缘层34、栅极绝缘层24以及金属接触层33的公共电极36；其中位于像素区像素电极23上方的公共电极36上具有开孔。
其中，栅极21由底部是Ti、顶部是Cu的合金金属形成，通过在栅极21上形成由透明导电材料(如ITO等材料)制成的栅极保护层22，保护栅极21的Cu表面不被腐蚀及氧化。
其中，栅极绝缘层24、第一绝缘层34和第二绝缘层35作为公共电极36和像素电极23之间的绝缘层，通过控制干刻的时间来控制公共电极36和像素电极23之间的距离，距离可控制在
以内。
半导体层25和栅极绝缘层24采用HTM技术，减少光罩，降低成本。
本发明还包括根据上述制造方法制得的阵列基板，阵列基板包括纵横交错的扫描线和数据线、由扫描线和数据线交叉限定的像素区、位于像素区的TFT开关、位于像素区内的像素电极23、与像素电极23同层的的栅极保护层22和栅极绝缘层24；所述TFT开关包括与扫描线连接的栅极21、与数据线连接的源极31以及与像素电极23连接的漏极32；所述栅极保护层22覆盖所述栅极21，所述栅极绝缘层24覆盖所述栅极保护层22和像素电极23。
阵列基板还包括位于栅极绝缘层24上方的半导体层25、位于源极31和漏极32上方的第一绝缘层34、位于第一绝缘层34上方的第二绝缘层35、位于第二绝缘层35、第一绝缘层34和栅极绝缘层24上方的公共电极36；栅极绝缘层24上具有第一栅极绝缘层孔29，漏极32通过第一栅极绝缘层孔29与像素电极23导通；端子区包括栅极21、位于栅极21上方的栅极保护层22、位于栅极保护层22上方的栅极绝缘层24、栅极绝缘层24上具有第二栅极绝缘层孔30、位于第二栅极绝缘层孔30内和部分栅极绝缘层24上方的金属接触层33、位于第二栅极绝缘层孔30两侧的第一绝缘层34、位于第一绝缘层34上的第二绝缘层35、位于第二绝缘层35、第一绝缘层34以及金属接触层33上方的公共电极36。
其中，位于像素区像素电极23上方的公共电极36上具有开孔；半导体层25为IGZO半导体；第一绝缘层34为无机绝缘层，第二绝缘层35为有机绝缘层。
本发明通过在栅极上形成栅极保护层，可以保护栅极不被腐蚀和氧化；通过设计像素电极上方无第二绝缘层，可以提高像素区光的透过率；通过控制干刻时间可控制第一绝缘层和栅极绝缘层的厚度，进而控制公共电极与像素电极之间的距离；同时，将阵列基板的制造减少至6道光罩，节约成本。
Claims (9)
1.一种阵列基板的制造方法，阵列基板包括位于中间的像素区和位于边缘的端子区，其特征在于：包括如下步骤：
S1：采用第一金属分别在玻璃基板的像素区和端子区上形成栅极；
S2：形成覆盖栅极的栅极保护层；同时在像素区栅极外侧形成像素电极；栅极保护层与像素电极材料相同，均为透明导电材料；
S3：形成覆盖栅极保护层和像素电极的栅极绝缘层，在栅极绝缘层上方形成半导体层；还包括如下步骤：
S4：形成覆盖半导体层的光刻胶，并对光刻胶、半导体层、栅极绝缘层进行曝光，像素区像素电极上方光刻胶部分被曝光除去，端子区栅极上方光刻胶部分被曝光除去；
S5：在步骤S4基础上对半导体层进行刻蚀，像素区像素电极上方半导体层部分被刻蚀掉形成第一半导体孔，端子区栅极上方半导体层部分被刻蚀掉形成第二半导体孔；
S6：在步骤S5基础上对栅极绝缘层进行刻蚀，像素区像素电极上方栅极绝缘层部分被刻蚀掉形成第一栅极绝缘层孔，端子区栅极上方栅极绝缘层部分被刻蚀掉形成第二栅极绝缘层孔；
S7：在步骤S6基础上对光刻胶进行氧气灰化处理，使像素区栅极上方保留部分光刻胶，像素区及端子区其他部分区域光刻胶全部除掉；
S8：在步骤S7基础上，对半导体层进行刻蚀，使像素区栅极上方保留部分半导体层，像素区及端子区其他部分区域半导体层全部除掉；
S9：采用第二金属形成位于像素区的半导体层两侧的源极和漏极以及形成位于端子区第二栅极绝缘层孔内和部分栅极绝缘层上方的金属接触层，其中像素区的源极和漏极分别与半导体层的两侧接触，部分漏极填充于第一栅极绝缘层孔内，使漏极通过第一栅极绝缘层孔与像素电极导通；
S10：形成覆盖源极、漏极和金属接触层的第一绝缘层，形成覆盖第一绝缘层的第二绝缘层；曝光掉像素区像素电极上方的部分第二绝缘层；曝光掉端子区金属接触层上方的部分第二绝缘层；
S11：在步骤S10基础上，刻蚀掉像素区像素电极上方的第二绝缘层和部分第一绝缘层；刻蚀掉端子区金属接触层上方的部分第一绝缘层；
S12：在步骤S10基础上，刻蚀掉像素电极上方的第二绝缘层、第一绝缘层和部分栅极绝缘层；刻蚀掉端子区金属接触层上方的部分第一绝缘层；
S13：在步骤S11基础上，形成覆盖第二绝缘层、第一绝缘层和金属接触层的公共电极；其中位于像素区像素电极上方的公共电极上具有开孔；
S14：在步骤S12基础上，形成覆盖第二绝缘层、第一绝缘层、栅极绝缘层以及金属接触层的公共电极；其中位于像素区像素电极上方的公共电极上具有开孔。
2.根据权利要求1所述的阵列基板的制造方法，其特征在于：所述半导体层为IGZO半导体。
3.根据权利要求1所述的阵列基板的制造方法，其特征在于：所述步骤S5中对半导体层进行刻蚀工艺为湿刻。
4.根据权利要求1所述的阵列基板的制造方法，其特征在于：所述步骤S6对栅极绝缘层进行刻蚀工艺为干刻。
5.根据权利要求1所述的阵列基板的制造方法，其特征在于：所述第一绝缘层为无机绝缘层。
6.根据权利要求1所述的阵列基板的制造方法，其特征在于：所述第二绝缘层为有机绝缘层。
7.一种阵列基板，由权利要求1-6任一所述的阵列基板的制造方法制造的，其特征在于：其包括纵横交错的扫描线和数据线、由扫描线和数据线交叉限定的像素区、位于像素区的TFT开关以及位于像素区内的像素电极；还包括与像素电极同层的栅极保护层和栅极绝缘层；所述TFT开关包括与扫描线连接的栅极、与数据线连接的源极以及与像素电极连接的漏极；所述栅极保护层覆盖所述栅极，所述栅极绝缘层覆盖所述栅极保护层和像素电极。
8.根据权利要求7所述的阵列基板，其特征在于：还包括公共电极、第一绝缘层和第二绝缘层，所述栅极绝缘层、第一绝缘层和第二绝缘层位于所述公共电极和像素电极之间。
9.根据权利要求7所述的阵列基板，其特征在于：还包括位于所述栅极绝缘层上方的半导体层，所述源极和漏极分别位于所述半导体层的两侧分别位于半导体层两侧的源极和漏极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910038104.4A CN109817641B (zh) | 2019-01-16 | 2019-01-16 | 一种阵列基板及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910038104.4A CN109817641B (zh) | 2019-01-16 | 2019-01-16 | 一种阵列基板及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109817641A CN109817641A (zh) | 2019-05-28 |
| CN109817641B true CN109817641B (zh) | 2020-11-06 |
Family
ID=66604293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910038104.4A Active CN109817641B (zh) | 2019-01-16 | 2019-01-16 | 一种阵列基板及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109817641B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111446260B (zh) * | 2020-03-31 | 2023-07-21 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102769040A (zh) * | 2012-07-25 | 2012-11-07 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制作方法、显示装置 |
| CN104332474A (zh) * | 2014-09-02 | 2015-02-04 | 重庆京东方光电科技有限公司 | 一种阵列基板及其制作方法和显示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101166842B1 (ko) * | 2005-12-29 | 2012-07-19 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한박막 트랜지스터 어레이 기판 |
| KR101434452B1 (ko) * | 2012-07-18 | 2014-08-26 | 엘지디스플레이 주식회사 | 표시장치용 어레이 기판 및 그의 제조방법 |
-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102769040A (zh) * | 2012-07-25 | 2012-11-07 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制作方法、显示装置 |
| CN104332474A (zh) * | 2014-09-02 | 2015-02-04 | 重庆京东方光电科技有限公司 | 一种阵列基板及其制作方法和显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109817641A (zh) | 2019-05-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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Effective date of registration: 20200910 Address after: No.7 Tianyou Road, Qixia District, Nanjing City, Jiangsu Province Applicant after: NANJING CEC PANDA LCD TECHNOLOGY Co.,Ltd. Address before: Nanjing Crystal Valley Road in Qixia District of Nanjing City Tianyou 210033 Jiangsu province No. 7 Applicant before: NANJING CEC PANDA FPD TECHNOLOGY Co.,Ltd. Applicant before: NANJING CEC PANDA LCD TECHNOLOGY Co.,Ltd. Applicant before: Nanjing East China Electronic Information Technology Co.,Ltd. |
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