KR101374959B1 - 표시기판 및 이의 제조 방법 - Google Patents

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Abstract

표시기판 및 이의 제조 방법이 개시되어 있다. 표시기판은 기판의 표시영역에 배치되며 제1 게이트 패턴 및 제1 게이트 패턴 상에 배치된 제2 게이트 패턴을 포함하는 게이트 전극, 게이트 전극으로부터 표시영역의 주변에 배치된 패드 영역으로 연장된 게이트 배선을 갖는 게이트 배선 구조물, 기판상에 제1 게이트 패턴과 동일한 레이어에 형성된 픽셀 전극, 게이트 배선 구조물 및 픽셀 전극을 덮고, 픽셀 전극의 일부를 노출하는 콘택홀을 갖는 게이트 절연막 패턴, 게이트 전극을 덮는 반도체 패턴, 반도체 패턴과 전기적으로 접속된 소오스 전극, 소오스 전극으로부터 패드 영역으로 연장된 데이터 배선을 포함하는 데이터 배선 구조물, 반도체 패턴과 전기적으로 접속되며 노출된 픽셀 전극과 전기적으로 접속되며 소오스 전극과 이격된 드레인 전극 및 소오스 전극 및 드레인 전극에 의하여 노출된 반도체 패턴의 노출부에 배치된 에치 스톱퍼 패턴을 포함한다.

Description

표시기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTRUING THE SAME}
도 1은 본 발명의 일실시예에 의한 표시기판의 평면도이다.
도 2는 도 1에 도시된 I-I' 선을 따라 절단한 단면도이다.
도 3은 도 1에 도시된 II-II' 선을 따라 절단한 단면도이다.
도 4는 도 1의 III-III' 선을 따라 절단한 단면도이다.
도 5 내지 도 14들은 본 발명의 일실시예에 의한 표시소자의 제조 방법을 도시한 단면도들이다.
본 발명은 표시기판 및 이의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 박막 트랜지스터의 소자 신뢰성을 향상 및 제조 공정수를 감소시킨 표시기판 및 이의 제조 방법에 관한 것이다.
최근 들어, 단 시간 내 방대한 데이터를 처리할 수 있는 정보처리장치의 개발 및 정보처리장치에서 처리된 데이터를 영상으로 표시하는 표시장치의 기술 개발이 급속히 진행되고 있다.
정보처리장치에서 처리된 데이터를 처리하기 위한 표시장치는 액정을 이용하여 정보를 표시하는 액정표시장치, 유기 발광물질을 이용하여 정보를 표시하는 유기 광 발생 장치 및 플라즈마를 이용하여 정보를 표시하는 플라즈마 표시 패널 등이 대표적이다.
이들 중 액정표시장치는 낮은 소비전력을 갖고, 휴대성이 양호한 차세대 첨단 디스플레이 소자로 각광받고 있다.
액정표시장치는 박막트랜지스터(Thin Film Transistor ; TFT)를 포함하는 박막 트랜지스터 기판, 컬러 필터(color filter)를 갖는 컬러필터 기판 및 이들 사이에 주입된 액정을 포함한다. 액정표시장치는 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상을 발생한다.
액정표시장치에서 풀-컬러 영상을 표시하기 위한 박막트랜지스터는 5매 마스크 제조 공정 및 4매 마스크 제조 공정을 이용하여 제조되고 있으나, 4매 마스크 제조 공정의 경우 회절 노광 공정을 사용하기 때문에 공정 마진이 매우 작기 때문에 소자 특성이 불균일해지는 문제점을 갖고, 5매 마스크 제조 공정의 경우 소오스/드레인 전극을 식각 및 고농도 불순물 아몰퍼스 실리콘막의 일부가 노출되어 박막 트랜지스터의 특성이 감소되는 문제점을 갖는다.
따라서, 본 발명의 하나의 목적은 소자 특성이 향상된 박막 트랜지스터를 갖는 표시기판을 제공함에 있다.
본 발명의 다른 목적은 상기 표시기판의 제조 방법을 제공함에 있다.
이와 같은 본 발명의 하나의 목적을 구현하기 위한 표시기판은 기판의 표시영역에 배치되며 제1 게이트 패턴 및 제1 게이트 패턴 상에 배치된 제2 게이트 패턴을 포함하는 게이트 전극, 게이트 전극으로부터 표시영역의 주변에 배치된 패드 영역으로 연장된 게이트 배선을 갖는 게이트 배선 구조물, 기판상에 제1 게이트 패턴과 동일한 레이어에 형성된 픽셀 전극, 게이트 배선 구조물 및 픽셀 전극을 덮고, 픽셀 전극의 일부를 노출하는 콘택홀을 갖는 게이트 절연막 패턴, 게이트 전극을 덮는 반도체 패턴, 반도체 패턴과 전기적으로 접속된 소오스 전극, 소오스 전극으로부터 패드 영역으로 연장된 데이터 배선을 포함하는 데이터 배선 구조물, 반도체 패턴과 전기적으로 접속되며 노출된 픽셀 전극과 전기적으로 접속되며 소오스 전극과 이격된 드레인 전극 및 소오스 전극 및 드레인 전극에 의하여 노출된 반도체 패턴의 노출부에 배치된 에치 스톱퍼 패턴을 포함한다.
본 발명의 다른 목적을 구현하기 위한 표시기판의 제조 방법은 기판상에 제1 게이트 패턴과 상기 제1 게이트 패턴 상에 배치된 제2 게이트 패턴을 갖는 게이트 전극 및 게이트 배선을 갖는 게이트 배선 구조물 및 상기 제1 게이트 패턴과 동일 레이어에 형성된 픽셀 전극을 형성하는 단계, 상기 게이트 배선 및 상기 픽셀 전극을 덮는 게이트 절연막, 반도체층 및 에치 스톱퍼층을 순차적으로 형성하는 단계, 상기 에치 스톱퍼층, 상기 반도체층 및 상기 게이트 절연막을 패터닝하여, 상기 픽셀 전극을 노출하는 콘택홀을 형성하는 단계, 상기 에치 스톱퍼층 및 상기 반도체층을 함께 패터닝하여 반도체 패턴 및 에치 스톱퍼 패턴을 각각 형성하는 단계, 상 기 콘택홀을 통해 상기 픽셀 전극과 전기적으로 접속되며 상기 반도체 패턴을 덮는 소오스/드레인 금속막을 형성하는 단계 및 상기 소오스/드레인 금속막을 패터닝하여, 상기 반도체 패턴 상에 접속된 소오스 전극을 갖는 데이터 배선 및 상기 콘택홀을 통해 상기 픽셀 전극에 연결된 드레인 전극을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 표시기판 및 이의 제조 공정에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
표시기판( Display Apparatus )
도 1은 본 발명의 일실시예에 의한 표시기판의 평면도이다. 도 2는 도 1에 도시된 I-I' 선을 따라 절단한 단면도이다. 도 3은 도 1에 도시된 II-II' 선을 따라 절단한 단면도이다. 도 4는 도 1의 III-III' 선을 따라 절단한 단면도이다.
도 1을 참조하면, 표시기판(100)은 기판(1), 게이트 배선 구조물(20), 픽셀 전극(30), 게이트 절연막 패턴(40), 반도체 패턴(50), 데이터 배선 구조물(60), 드레인 전극(80) 및 에치 스톱퍼 패턴(90)을 포함한다.
기판(1)은, 예를 들어, 투명한 유리 기판을 포함한다.
기판(1) 상에는 게이트 배선 구조물(20)이 배치된다. 게이트 배선 구조물(20)은 게이트 전극(10) 및 게이트 배선(15)을 포함한다.
게이트 배선(15)은 기판(1) 상에 제1 방향으로 배치된다. 비록, 도 1에는 오 직 한 개의 게이트 배선(15)이 도시되어 있지만, 게이트 배선(15)은 기판(1) 상에 복수개가 배치된다. 예를 들어, 표시기판(100)의 해상도가 1,280×1,024일 경우, 기판(1) 상에는 1,024개의 게이트 배선(15)들이 배치된다. 게이트 배선(15)은 기판(1)의 표시영역(display region, DR)으로부터 표시영역(DR)을 감싸는 주변 영역(Peripheral region, PR)으로 연장된다.
게이트 전극(10)은 기판(1)을 따라 게이트 배선(15)으로부터 실질적으로 제1 방향에 대하여 수직한 제2 방향으로 연장된다. 비록, 도 1에는 오직 한 개의 게이트 전극(10)이 도시되어 있지만, 게이트 전극(10)은 게이트 배선(15)으로부터 복수개가 돌출된다. 예를 들어, 표시기판(100)의 해상도가 1,280×1,024일 경우 게이트 전극(10)은 하나의 게이트 배선(15)에 1,280×3개들이 돌출된다.
도 3을 참조하면, 기판(1) 상에 배치된 게이트 전극(10) 및 게이트 배선(15)을 포함하는 게이트 배선 구조물(20)은 표시 영역(DR) 내에 배치되며, 게이트 전극(10) 및 게이트 배선(15)은 공통적으로 제1 게이트 패턴(12) 및 제1 게이트 패턴(12) 상에 배치된 제2 게이트 패턴(14)을 포함한다.
본 실시예에서, 제1 게이트 패턴(12)으로 사용될 수 있는 물질의 예로서는 산화 주석 인듐, 산화 아연 인듐 및 아몰퍼스 산화 주석 인듐 등을 들 수 있다.
또한, 제2 게이트 패턴(14)으로 사용될 수 있는 물질의 예로서는 알루미늄, 알루미늄 합금, 텅스텐, 텅스텐 합금 및 티타늄 합금 등을 들 수 있다.
도 4를 참조하면, 제1 게이트 패턴(12) 및 제2 게이트 패턴(14)으로 이루어진 게이트 배선(15) 중 표시 영역(DR)의 주변에 배치된 주변 영역(PR)에 배치된 패 드부(16)에는 제2 게이트 패턴(14)이 제거되어 제1 게이트 패턴(12)이 노출되어 있다. 본 실시예에서, 게이트 배선(15)의 패드부(16)로부터 제2 게이트 패턴(14)을 제거함으로써 패드부(16)의 산화를 억제할 수 있다.
픽셀 전극(30)은 기판(1) 상에 직접 배치된다. 즉, 픽셀 전극(30)은 제1 게이트 패턴(12)과 동일한 층(layer)에 형성된다. 픽셀 전극(30)은, 평면상에서 보았을 때, 실질적으로 사각형 형상을 갖는다. 픽셀 전극(30)으로 사용될 수 있는 물질의 예로서는 산화 주석 인듐, 산화 아연 인듐 및 아몰퍼스 산화 주석 인듐 등을 포함할 수 있다.
도 1 및 도 2를 참조하면, 게이트 절연막 패턴(40)은 게이트 배선 구조물(20) 및 픽셀 전극(30)을 덮고, 게이트 절연막 패턴(40)은 픽셀 전극(30)의 일부를 노출하는 콘택홀(42)을 갖는다. 본 실시예에서, 게이트 절연막 패턴(40)으로 사용될 수 있는 물질의 예로서는 산화막 또는 질화막을 들 수 있다.
본 실시예에서, 비록 픽셀 전극(30)은 게이트 절연막 패턴(40)으로 덮여 있지만 게이트 절연막 패턴(40)의 두께가 얇기 때문에 픽셀 전극(30)을 통과한 광의 투과율은 크게 영향받지 않는다.
반도체 패턴(50)은 각 게이트 전극(10)과 대응하는 게이트 절연막 패턴(40) 상에 형성된다. 본 실시예에서, 반도체 패턴(50)은 아몰퍼스 실리콘 패턴 및 불순물이 고농도 이온 주입된 n+ 아몰퍼스 실리콘 패턴을 포함할 수 있다.
데이터 배선 구조물(60)은 소오스 전극(65) 및 데이터 배선(67)을 포함한다.
소오소 전극(65)은 반도체 패턴(50)과 전기적으로 접속된다. 본 실시예에서, 소오스 전극(65)으로 사용될 수 있는 물질의 예로서는 알루미늄, 알루미늄 합금 등을 포함할 수 있다. 본 실시예에서, 소오스 전극(65)은 각 게이트 전극(10) 상에 배치된 반도체 패턴(50)과 접속된다. 본 실시예에서, 소오스 전극(65)은 제1 방향으로 배치된다.
데이터 배선(67)은 게이트 절연막 패턴(40) 상에 배치되며, 소오스 전극(65)과 일체로 형성된다. 본 실시예에서, 데이터 배선(67)은 게이트 배선(15)과 실질적으로 직교하는 제2 방향으로 연장된다. 비록, 도 1에는 오직 한 개의 데이터 배선(67)이 도시되어 있지만, 데이터 배선(67)은 기판(1) 상에 복수개가 배치된다. 예를 들어, 표시기판(100)의 해상도가 1,280×1,024일 경우, 기판(1) 상에는 1,280×3개의 데이터 배선(67)들이 배치된다. 데이터 배선(67)은 기판(1)의 표시영역(display region, DR)으로부터 표시영역(DR)을 감싸는 주변 영역(Peripheral region, PR)으로 연장된다.
드레인 전극(80)은 반도체 패턴(50) 상에 배치된다. 드레인 전극(80)은 소오스 전극(65)과 소정 간격 이격된다. 본 실시예에서 드레인 전극(80)은 소오스 전극(65)을 이루는 물질과 실질적으로 동일하다.
에치 스톱퍼 패턴(90)은 반도체 패턴(50) 상에 배치된다. 구체적으로, 에치 스톱퍼 패턴(90)은 소오스 전극(65) 및 드레인 전극(80)의 사이를 통해 노출된 반도체 패턴(50)의 일부를 가려, 반도체 패턴(50)이 후속 공정에 의하여 손상되는 것을 방지한다. 본 실시예에서, 에치 스톱퍼 패턴(90)은 산화물을 포함하는 산화막 패턴 및 질화물을 포함하는 질화막 패턴을 포함할 수 있다.
도 4를 다시 참조하면, 게이트 배선 구조물(20)의 게이트 배선(15)의 패드부(16)의 주변에는 패드부 보호 부재(92)가 배치될 수 있다. 패드부 보호 부재(92)는 제1 게이트 패턴(12)의 에지를 따라 배치되어 패드부(16)의 중앙부에 오목한 홈을 형성하여 제1 게이트 패턴(12)의 에지를 보호한다. 이에 더하여, 패드부 보호 부재(92)는 패드부(16)를 테이프 캐리어 패키지(TCP)와 탭 본딩할 때, 패드부(16) 및 테이프 캐리어 패키지(TCP)의 결합력을 크게 향상시키는 역할도 함께 한다.
표시소자의 제조 방법( Method of Manufacturing the Display Apparatus )
도 5 내지 도 14들은 본 발명의 일실시예에 의한 표시소자의 제조 방법을 도시한 단면도들이다.
도 5를 참조하면, 기판(1) 상에는 제1 도전층(12a) 및 제2 도전층(14a)이 순차적으로 형성된다.
본 실시예에서, 제1 도전층(12a)은 스퍼터링 공정 또는 화학 기상 증착 공정 등에 의하여 형성된다. 제1 도전층(12a)는 투명하면서 도전성인 물질을 포함한다. 제1 도전층(12a)을 이루는 물질의 예로서는 산화 주석 인듐, 산화 아연 인듐 및 아몰퍼스 산화 주석 인듐 등을 들 수 있다.
제1 도전층(12a)이 형성된 후, 제1 도전층(12a) 상에는 제2 도전층(14a)이 형성된다. 제2 도전층(14a)은 스퍼터링 공정 또는 화학 기상 증착 공정 등에 의하여 형성되며, 제2 도전층(14a)을 이루는 물질의 예로서는 알루미늄, 알루미늄 합금, 텅스텐 및 티타늄 등을 들 수 있다.
도 6을 참조하면, 기판(1) 상에 제1 도전층(12a) 및 제2 도전층(14a)이 형성된 후, 제2 도전층(14a) 상면에는 전면적에 걸쳐 포토레지스트 필름(미도시)이 형성된다. 본 실시예에서, 포토레지스트 필름은 스핀 코팅 공정 또는 슬릿 코팅 공정 등을 통해 형성된다.
포토레지스트 필름이 형성된 후, 포토레지스트 필름은 회절 노광 마스크인 제1 마스크(미도시)를 이용하여 회절 노광 및 현상되어, 제2 도전층(14a) 상에는 포토레지스트 패턴(16)이 형성된다. 포토레지스트 패턴(16)은 제1 포토레지스트 패턴부(16a) 및 제2 포토레지스트 패턴부(16b)를 포함한다.
제1 포토레지스트 패턴부(16a)는 후술될 게이트 전극 및 게이트 배선으로 이루어진 게이트 배선 구조물 형성 영역에 형성되며, 제2 포토레지스트 패턴부(16b)는 후술될 픽셀 전극이 형성될 픽셀 전극 형성 영역에 형성된다.
본 실시예에서, 제1 포토레지스트 패턴부(16a)는 제2 도전층(14a)의 표면으로부터 측정하였을 때 제1 높이(T1)를 갖는다. 반면, 제2 포토레지스트 패턴부(16b)는 제2 도전층(14a)의 표면으로부터 측정하였을 때, 제2 높이(T2)를 갖는다. 본 실시예에서, 제1 높이(T1)은 제2 높이(T2)에 비하여 두꺼운 두께를 갖는다.
도 7을 참조하면, 제1 포토레지스트 패턴(16a)을 식각 마스크로 이용하여 제1 도전층(12a) 및 제2 도전층(14a)은 순차적으로 식각 되어 기판(1) 상에는 도 9에 도시된 바와 같이 게이트 전극(10), 게이트 배선(15)을 포함하는 게이트 배선 구조물(20)이 형성된다. 본 실시예에서, 게이트 배선(15) 및 게이트 전극(10)은 제1 도전층(12a)를 패터닝하여 형성된 제1 도전 패턴(12) 및 제1 도전 패턴(12) 상에 형 성된 제2 도전 패턴(14)를 포함한다. 또한, 기판(1) 상에 게이트 배선 구조물(20)을 형성하는 도중 제1 도전층(12a) 및 제2 도전층(14a)은 제2 포토레지스트 패턴(16b)을 식각 마스크로 이용하여 순차적으로 식각 되어 기판(1) 상에는 예비 픽셀 전극(32)이 형성된다. 즉, 본 실시예에서는 한 장의 마스크 및 한 번의 식각 공정에 의하여 도 7에 도시된 바와 같이 기판(1) 상에 게이트 배선 구조물(20) 및 예비 픽셀 전극(32)이 형성된다.
한편, 도 7에 도시된 바와 같이 게이트 배선 구조물(20) 및 예비 픽셀 전극(32)이 형성된 후, 게이트 배선 구조물(20) 상에는 제3 포토레지스트 패턴부(16c)가 형성되고, 예비 픽셀 전극(32)상에는 잔류 제2 도전층(14a)가 형성된다.
도 7 및 도 8을 참조하면, 잔류 제2 도전층(14a)은 제3 포토레지스트 패턴부(16c)를 식각 마스크로 이용하여 식각되어 기판(1) 상에는 픽셀 전극(30)이 형성된다. 이후, 제3 포토레지스트 패턴부(16c)가 게이트 배선 구조물(20) 상에 남아 있을 경우, 제3 포토레지스트 패턴부(16c)는 애싱 공정 및/또는 스트립 공정에 의하여 게이트 배선 구조물(20)로부터 제거된다.
도 9를 참조하면, 픽셀 전극(30)을 형성하기 위하여 예비 픽셀 전극(32)을 덮고 있는 잔류 제2 도전층(14a)을 제거할 때, 게이트 배선 구조물(20)의 게이트 배선(15)의 단부에 배치된 패드부(16)를 덮고 있던 제2 도전 패턴(14)의 일부도 함께 제거되어 패드부(16)에서는 제2 도전 패턴(14)의 하부에 형성된 제1 도전 패턴(12)이 노출된다.
도 10을 참조하면, 기판(1) 상에 게이트 배선 구조물(20) 및 픽셀 전극(30) 이 형성된 후, 기판(1)에는 상기 게이트 배선 구조물(20) 및 픽셀 전극(30)을 덮는 게이트 절연막(40a), 반도체층(50a) 및 에치 스톱퍼층(90a)이 순차적으로 형성된다.
게이트 절연막(40a), 반도체층(50a) 및 에치 스톱퍼층(90a)이 순차적으로 형성된 후, 에치 스톱퍼층(90a)상에는 전면적에 걸쳐 포토레지스트 필름(미도시)이 형성된다.
이어서, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 에치 스톱퍼층(90a) 상에는 제4 포토레지스트 패턴(62)이 형성된다. 제4 포토레지스트 패턴(62)은 픽셀 전극(32)의 일부와 대응하는 개구(64)를 갖는다.
개구(64)를 갖는 제4 포토레지스트 패턴(62)을 식각 마스크로 이용하여 에치 스톱퍼층(90a), 반도체층(50a) 및 게이트 절연막(40a)은 패터닝 되어, 픽셀 전극(30)을 노출하는 콘택홀 및 게이트 전극(10)과 대응하는 반도체 패턴(50), 게이트 절연막 패턴(40a) 및 예비 에치 스톱퍼층(90b)이 형성된다.
도 11을 참조하면, 포토레지스트 필름이 기판(1) 상에 형성된 후, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 예비 에치 스톱퍼층(90b) 상에는 제5 포토레지스트 패턴(72)이 형성된다. 제5 포토레지스트 패턴(72)은 후술될 에치 스톱퍼 패턴이 형성될 부분에서는 예비 에치 스톱퍼층(90b)로부터 측정되었을 때 제1 높이를 갖고, 반도체 패턴이 형성될 부분에서는 예비 에치 스톱퍼층(90b)로부터 측정되었을 때 제1 높이보다 낮은 제2 높이를 갖는다.
도 12를 참조하면, 도 11에 도시된 제5 포토레지스트 패턴(72)을 식각 마스크로 이용하여 반도체층(50a) 상에 배치된 예비 에치 스톱퍼 패턴(90b)을 패터닝 하여, 반도체 패턴(50) 및 반도체 패턴(50) 상에 에치 스톱퍼 패턴(90)을 함께 형성한다.
이때, 반도체 패턴(50) 상에 배치된 예비 에치 스톱퍼 패턴(90b)을 패터닝 할 때 픽셀 전극(30)상에 남겨진 반도체층(50a) 및 에치 스톱퍼 층(90a) 역시 제거된다.
도 13을 참조하면, 에치 스톱퍼 패턴(90)이 형성된 후, 에치 스톱퍼 패턴(90)이 덮이도록 기판(1) 상에는 전면적에 걸쳐 금속막(60a)이 형성된다. 본 실시예에서, 금속막(60a)으로 사용될 수 있는 물질의 예로서는 알루미늄, 알루미늄 합금 등을 들 수 있다.
금속막(60a)이 형성된 후, 금속막(60a)의 상면에는 포토레지스트 필름이 형성된다.
금속막(60a)상에 포토레지스트 필름이 형성된 후, 포토레지스트 필름은 패터닝 되어 제6 포토레지스트 패턴(92)이 형성된다.
도 14를 참조하면, 금속막(60a)은 제6 포토레지스트 패턴(92)을 식각 마스크로 이용하여 식각 되어, 기판(1) 상에는 소오스 전극(65) 및 데이터 배선을 포함하는 데이터 배선 구조물 및 드레인 전극(80)이 형성된다. 본 실시예에서, 소오스 전극(65)은 게이트 배선과 실질적으로 수직하게 배치되며, 드레인 전극(80)은 콘택 홀(42)을 통하여 픽셀 전극(30)과 전기적으로 연결된다. 이때, 에치 스톱퍼 패턴(90)은 소오스 전극(65) 및 드레인 전극(80) 사이에 배치되어 반도체 패턴(50)이 외부에 대하여 노출되는 것을 방지한다.
이상에서 상세하게 설명한 바에 의하면, 4매 공정에 의하여 표시기판을 제조할 때 소오스 전극 및 드레인 전극의 사이에 노출된 반도체 패턴을 에치 스톱퍼 패턴으로 가려 표시기판의 박막 트랜지스터의 성능 저하를 방지할 뿐만 아니라 표시기판의 제조 공정을 보다 단축 시키는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

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  7. 기판상에 제 1 도전층 및 제 2 도전층을 적층하여 형성하는 단계;
    상기 제 1 도전층 및 제 2 도전층을 패터닝하여, 픽셀 전극과 제 1 게이트 패턴 및 제 2 게이트 패턴이 적층하여 형성된 게이트 전극과 게이트 배선을 갖는 게이트 배선 구조물을 동시에 형성하는 단계;
    상기 게이트 배선 및 상기 픽셀 전극을 덮는 게이트 절연막, 반도체층 및 에치 스톱퍼층을 순차적으로 형성하는 단계;
    상기 에치 스톱퍼층, 상기 반도체층 및 상기 게이트 절연막을 패터닝하여, 상기 픽셀 전극을 노출하는 콘택홀을 형성하는 단계;
    상기 에치 스톱퍼층 및 상기 반도체층을 함께 패터닝하여 반도체 패턴 및 에치 스톱퍼 패턴을 각각 형성하는 단계;
    상기 콘택홀을 통해 상기 픽셀 전극과 전기적으로 접속되며 상기 반도체 패턴을 덮는 소오스/드레인 금속막을 형성하는 단계; 및
    상기 소오스/드레인 금속막을 패터닝하여, 상기 반도체 패턴 상에 접속된 소오스 전극을 갖는 데이터 배선 및 상기 콘택홀을 통해 상기 픽셀 전극에 연결된 드레인 전극을 형성하는 단계를 포함하고,
    상기 픽셀전극은 상기 게이트 전극의 제 1 게이트 패턴과 동일층에서 동일물질로 형성되는 것을 특징으로 하는 표시기판의 제조 방법.
  8. 제7항에 있어서, 상기 에치 스톱퍼층, 상기 반도체층을 패터닝하는 단계는
    상기 에치 스톱퍼층 상에 제1 포토레지스트 박막을 형성하는 단계;
    상기 제1 포토레지스트 박막을 패터닝하여 상기 픽셀 전극의 일부와 대응하는 개구를 갖는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 에치 스톱퍼층, 상기 반도체층 및 상기 게이트 절연막을 패터닝하여 상기 콘택홀을 형성하는 단계;
    상기 게이트 전극과 대응하는 에치 스톱퍼층 상에서 제1 두께를 갖고, 상기 반도체 패턴이 형성될 위치에서 제1 두께보다 낮은 제2 두께를 갖는 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 에치 스톱퍼층 및 반도체층을 동시에 식각하여 에치 스톱퍼 패턴 및 반도체 패턴을 형성하는 단계 를 포함하는 것을 특징으로 하는 표시기판의 제조 방법.
  9. 제7항에 있어서, 상기 제1 게이트 패턴은 산화 주석 인듐, 산화 아연 인듐 및 아몰퍼스 산화 주석 인듐으로 이루어진 군으로부터 선택된 것을 특징으로 하는 표시 기판의 제조 방법.
  10. 제7항에 있어서, 상기 제2 게이트 패턴은 금속을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  11. 제7항에 있어서, 상기 에치 스톱퍼 패턴은 산화물을 포함하는 산화막 패턴 및 질화물을 포함하는 질화막 패턴 중 어느 하나인 것을 특징으로 하는 표시 기판의 제조 방법.
  12. 제7항에 있어서, 상기 게이트 배선의 단부에 형성된 패드부는 상기 제1 게이트 패턴이 노출된 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제7항에 있어서, 상기 게이트 배선의 단부에 형성된 패드부의 에지를 따라 상기 에치 스톱퍼 패턴과 동일한 물질을 포함하는 패드부 부호 부재가 형성된 것을 특징으로 하는 표시 기판의 제조 방법.
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