KR101342500B1 - 박막트랜지스터 기판, 그 제조 방법 및 이를 갖는 표시패널 - Google Patents

박막트랜지스터 기판, 그 제조 방법 및 이를 갖는 표시패널 Download PDF

Info

Publication number
KR101342500B1
KR101342500B1 KR1020070011950A KR20070011950A KR101342500B1 KR 101342500 B1 KR101342500 B1 KR 101342500B1 KR 1020070011950 A KR1020070011950 A KR 1020070011950A KR 20070011950 A KR20070011950 A KR 20070011950A KR 101342500 B1 KR101342500 B1 KR 101342500B1
Authority
KR
South Korea
Prior art keywords
pattern
gate
disposed
conductor pattern
pixel electrode
Prior art date
Application number
KR1020070011950A
Other languages
English (en)
Other versions
KR20070080569A (ko
Inventor
김주한
조범석
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to TW096104273A priority Critical patent/TW200736779A/zh
Priority to JP2007028381A priority patent/JP2007213075A/ja
Publication of KR20070080569A publication Critical patent/KR20070080569A/ko
Application granted granted Critical
Publication of KR101342500B1 publication Critical patent/KR101342500B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136218—Shield electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Abstract

박막트랜지스터 기판은 기판, 게이트 패턴, 게이트 절연막, 활성 패턴, 데이터 패턴, 보호막 및 화소 전극을 포함한다. 상기 게이트 패턴은 상기 기판 위에 배치되며, 게이트 라인, 상기 게이트 라인과 연결된 게이트 전극 및 전도체 패턴을 포함한다. 상기 보호막은 상기 데이터 패턴을 커버한다. 상기 화소 전극은 상기 전도체 패턴과 이격되며, 상기 기판과 상기 게이트 절연막 상에 배치된다. 상기 전도체 패턴을 데이터라인과 화소 전극 사이의 하부에 배치된다. 상기 전도체 패턴은 화소 전극과 데이터 라인 사이의 결합 정전 용량을 감소시킴으로써, 표시 품질을 향상 시킬 수 있다.

Description

박막트랜지스터 기판, 그 제조 방법 및 이를 갖는 표시 패널{THIN FILM TRANSISTOR SUBSTRATE, METHOD OF MANUFACTURING THE SAME AND DISPLAY PANEL HAVING THE SAME}
도 1은 본 발명의 본 발명의 실시예에 따른 박막트랜지스터 기판의 평면도이다.
도 2는 도 1의 I-I'에 대한 단면도이다.
도 3 내지 도 7은 도 2에 나타난 박막트랜지스터의 제조 공정 순서에 따라 나타낸 단면도이다.
도 8 및 도9는 도 1의 II-II'에 대한 단면도이다.
도 10은 차등 노광을 위한 마스크의 일 실시예이다.
도 11은 차등 노광을 위한 마스크의 다른 실시예이다.
도 12 내지 도 15는 화소 전극을 형성하는 공정순서에 따른 도면이다.
<도면의 주요부호에 대한 설명>
110: 게이트 라인 130: 게이트 전극
140: 전도체 패턴 310: 데이터 라인
410: 화소 전극 520: 게이트 절연막
530: 보호막
본 발명은 박막트랜지스터 기판, 그 제조방법 및 이를 갖는 표시패널에 관한 것으로, 보다 상세하게는 표시품질을 향상시키고, 생산성을 향상시킬 수 있는 박막트랜지스터 기판, 그 제조방법 및 이를 갖는 표시패널에 관한 것이다.
액정표시장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정표시장치는 박막트랜지스터 기판을 포함하며, 상기 박막트랜지스터 기판은 복수의 게이트 라인과 데이터 라인들을 포함하며, 상기 게이트 라인과 데이터 라인에 의해 정의된 각각의 화소에는 화소 전극이 형성된다.
액정표시장치의 구동시 임의의 화소 전극은 데이터 라인을 타고 전달되는 화상 신호가 박막트랜지스터를 통해 한 차례 인가된 후에는 다음 번 신호가 인가되기까지 부유(floating) 상태에 있게 되나, 데이터 라인에는 다른 행의 화상 신호가 계속해서 인가된다. 따라서, 데이터 라인을 통하여 전달되는 화상 신호의 전압이 부유 상태에 있는 임의의 화소 전극의 전위를 변동시키고 이로 인해 액정표시장치에는 원하지 않는 화상이 나타나게 된다. 이런 현상은 화소 전극과 데이터 라인의 배치 관계에서 발생하는 결합 정전 용량(coupling capacitance)이 클수록 심하게 나타난다.
이러한 결합 정전 용량을 줄이기 위해 데이터 라인 좌우 하부에 전도체 패턴을 형성하여, 데이터 라인의 결합 정전 용량을 줄이는 구조를 사용한다. 화소 전극과 데이터 라인의 결합 정전 용량이 줄어듬에 따라 화소 전극과 데이터 선을 가깝게 위치시킬 수 있고, 이를 통해서 개구부가 증가하게 되어 투과율 또한 향상될 수 있다.
이와 같은 구조를 위해서는 화소 전극과 전도체 패턴이 동일 층에 형성되지 않아야 하나 3개의 마스크를 이용하여 박막트랜지스터기판을 형성하는 방법으로는 화소 전극이 전도체 패턴과 동일층에 형성되므로 1매의 마스크를 더 사용하여야 한다. 마스크수의 증가는 단순히 마스크 1매의 비용 뿐 아니라, 박막증착, 세정 포토레지스트 코팅, 노광, 현상, 에칭, 스트립이라는 여러 공정을 증가시키고, 이에 따라 생산원가 및 불량이 증가 될 수 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로써, 본 발명은 표시품질을 향상시키고, 생산성을 향상시킬 수 있는 박막트랜지스터 기판을 제공한다.
또한 본 발명은 상기 박막트랜지스터 기판의 제조 방법을 제공한다.
또한 본 발명은 상기 박막트랜지스터 기판을 포함하는 표시 패널을 제공한다.
본 발명의 목적을 달성하기 위한 박막트랜지스터 기판은 기판, 게이트 패턴, 게이트 절연막, 활성 패턴, 데이터 패턴, 보호막 및 화소 전극을 포함한다. 상기 게이트 패턴은 상기 기판 위에 배치되며, 게이트 라인, 상기 게이트 라인과 연결된 게이트 전극 및 전도체 패턴을 포함한다. 상기 게이트 절연막은 게이트 패턴을 커버한다. 상기 활성 패턴은 상기 게이트 절연막 상에 배치된다. 상기 데이터 패턴은 상기 활성 패턴 상에 배치되며 상기 게이트 라인과 교차되는 데이터 라인, 상기 게이트 전극 상에 위치하는 소스 및 드레인 전극을 포함한다. 상기 보호막은 상기 데이터 패턴을 커버한다. 상기 화소 전극은 상기 전도체 패턴과 이격되며, 상기 기판과 상기 게이트 절연막 상에 배치된다.
상기 화소 전극의 일부는 상기 전도체 패턴 상에 배치된 게이트 절연막 상에 배치될 수 있고 다른 일부는 기판 상에 배치될 수 있다. 또는 상기 화소 전극의 일부는 상기 전도체 패턴과 동일층에 배치되고, 나머지 일부는 상기 게이트 절연막 상에 배치될 수 있다. 상기 전도체 패턴은 제 1 폭을 갖고, 상기 데이터 라인을 따라 배치될 수 있다. 이 경우 상기 전도체 패턴은 상기 데이터 라인과 상기 화소 전극사이에 배치될 수 있다. 상기 화소 전극 경계선중 데이터 라인에 인접한 화소 전극의 경계선은 상기 전도체 패턴의 경계선 중에서 화소 전극에 가까운 경계선과 동일 선상에 있거나 데이터 라인에 더 인접할 수 있다.
본 발명의 목적을 달성하기 위한 표시패널은 게이트 패턴, 상기 게이트 패턴과 동일한 평면에 배치된 전도체 패턴, 상기 게이트 패턴 및 전도체 패턴을 커버하는 게이트 절연막, 상기 게이트 절연막 상에 배치되는 활성 패턴, 상기 활성 패턴 상에 배치되며 상기 게이트 라인과 교차되는 데이터 라인, 상기 게이트 전극 상에 위치하는 소스 및 드레인 전극을 포함하는 데이터 패턴, 상기 데이터 패턴을 커버하는 보호막 및 일부는 상기 전도체 패턴과 동일한 층에 배치되고, 일부는 상기 전도체 패턴과 다른 층에 배치되는 화소 전극을 포함하는 것을 특징으로 하는 제1기판, 상기 제1기판과 대향하는 제 2기판 및 상기 제1기판과 상기 제 2기판 사이에 배치되는 액정층을 포함하는 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 박막트랜지스터 기판의 제조방법은 기판 위에 게이트 라인, 상기 게이트 라인과 연결된 게이트 전극 및 전도체 패턴을 포함하는 게이트 패턴을 형성하는 단계, 상기 게이트 패턴을 커버하는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 배치되며, 상기 게이트 전극과 중첩되는 활성 패턴 및 상기 활성 패턴 상에 배치되며 상기 게이트 라인과 교차되는 데이터 라인, 상기 게이트 전극 상에 위치하는 소스 및 드레인 전극을 포함하는 데이터 패턴을 형성하는 단계, 상기 데이터 패턴을 커버하는 보호막을 형성하는 단계 및 상기 전도체 패턴과 이격되며, 상기 기판과 상기 게이트 절연막 상에 배치되는 화소 전극을 형성하는 것을 특징으로 한다.
상기 화소 전극을 형성하는 단계는 상기 보호막 상에 형성된 포토레지스트 박막을 차등 노광하여 서로 다른 두께를 갖는 포토레지스트 패턴을 형성하는 단계, 상기 서로 다른 두께를 갖는 포토레지스트 패턴을 이용하여, 상기 포토레지스트 패턴이 형성되지 않은 부분을 제거하여 상기 기판의 일부를 노출시키는 단계, 상기 서로 다른 두께를 갖는 포토레지스트 패턴을 균일하게 제거하여 포토레지스트 패턴의 일부는 남기고, 상기 보호막의 일부는 노출시키는 단계, 상기 보호막의 일부를 제거하여, 상기 게이트 절연막의 일부를 노출시키는 단계, 상기 노출된 기판, 노출된 게이트 절연막 및 남아 있는 포토레지스트 패턴 상에 투명 도전층을 형성하는 단계, 및 상기 포토레지스트 패턴을 제거하여 상기 포토레지스트 패턴 상에 형성된 투명 도전층을 제거하여 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 본 발명의 실시예에 따른 액정표시 장치용 박막트랜지스터 기판의 평면도이다. 도 2는 도 1의 I-I'에 대한 단면도 이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막트랜지스터 기판(1000)은 기판(510), 게이트 패턴(110, 120, 130 및 140), 데이터 패턴(310, 320 및 330), 활성 패턴(210) 및 화소 전극(410)을 포함한다. 또한 본 실시예에 따른 박막트랜지스터 기판(1000)은 게이트 절연막(520) 및 보호막(530)을 더 포함한다.
상기 기판(510)은 광이 투과될 수 있는 투명한 물질로 이루어진다. 예를 들어, 절연기판(510)은 유리를 포함한다.
상기 게이트 라인(110)은 상기 기판(510) 상에 배치되며, 제 1방향(D1)으로 연장되어 형성된다. 상기 데이터 라인(310)은 상기 기판(510)상에서 제 1방향(D1)에 수직한 제 2방향(D2)으로 연장되어 형성된다.
상기 게이트 패턴은 게이트 라인(110), 스토리지 패턴(120), 게이트 전극(130) 및 전도체 패턴(140)을 포함한다. 상기 스토리지 패턴(120)은 독립배선 방 식으로 형성될 수 있다. 상기 게이트 전극(130)은 상기 게이트 라인(110)으로부터 제 2방향으로 연장되어 형성된다.
상기 전도체 패턴(140)은 제 2방향으로 연장되어 배치된다. 즉 후술할 데이터 라인(310)을 따라 배치된다. 상기 스토리지 패턴(120)은 소정의 전압을 인가 받으며, 화소 전극(410)에 인가된 신호 전압을 일정시간 유지시켜주도록 화소 전극(410)과 커패시터를 형성한다. 상기 전도체 패턴(140)은 상기 스토리지 패턴(120)과 연결될 수 있다. 예를 들어, 상기 전도체 패턴(140)은 데이터 라인(310)과 중첩되지 않도록 형성될 수 있다.
상기 전도체 패턴(140)은 상기 스토리지 패턴(120)과 전기적으로 연결될 수 있다. 또한, 상기 전도체 패턴(140)은 인접한 화소 영역의 전도체 패턴과 오버패스(145)를 통하여 전기적으로 연결될 수 있다. 상기 오버패스(145)는 상기 투명한 전도성 물질로 이루어 질 수 있으며, 상기 전도체 패턴(140)과 접속 홀(CH)을 통하여 전기적으로 연결될 수 있다.
상기 전도체 패턴(140)은 한 쌍으로 형성될 수 있다. 구체적으로, 한 쌍의 전도체 패턴(140)은 상기 데이터 라인(310)을 사이에 두고 각각 데이터 라인에 인접하여 제2 방향으로 연장될 수 있다. 또한 상기 전도체 패턴 쌍은 상기 데이터 라인(310)에 대하여 서로 대칭이 되도록 형성될 수 있다.
상기 데이터 패턴은 데이터 라인(310), 소스 전극(320) 및 드레인 전극(330)을 포함한다. 상기 데이터 라인(310)은 상기 게이트 라인(110)과 서로 절연되어 교차한다. 상기 게이트 라인(110)과 상기 데이터 라인(310)에 의해 화소 영역(PA)이 정의된다.
상기 활성 패턴(210)은 상기 게이트 전극(130)과 데이터 라인(310) 상에서 서로 중첩 되도록 배치된다. 상기 활성 패턴(210)은 반도체 패턴(211) 및 상기 반도체 패턴 상에 적층된 오믹 콘택 패턴(212)을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(211)은 비정질 실리콘(amorphous Silicon : 이하, a-Si)으로 이루어지며, 상기 오믹 콘택 패턴(212)은 n형 불순물이 고농도로 도핑된 비정질 실리콘(n+ a-Si)으로 이루어질 수 있다. 상기 오믹 콘택 패턴(212)은 상기 반도체 패턴을 부분적으로 노출하도록 중앙부가 제거된다. 게이트 전극(130), 소스 전극(320) 및 드레인 전극(330)은 박막트랜지스터(TFT)를 이룬다. 상기 TFT는 화소 영역(PA)에 배치된다. 상기 드레인 전극(330)과 상기 소스 전극(320)은 서로 이격되어 형성되고, 상기 드레인 전극(330)은 화소 전극(410)과 전기적으로 연결된다. 구체적으로, 상기 드레인 전극(330)의 측면이 화소 전극(410)과 접촉할 수 있다. TFT는 게이트 라인(110)으로부터 인가된 게이트 신호에 응답하여 스위칭 동작되고, 이에 따라 데이터 라인(310)으로부터 인가된 데이터 신호를 화소 전극(410)으로 출력한다.
상기 게이트 절연막(520)은 게이트 패턴(110, 120, 130 및 140)을 커버하도록 상기 기판(510) 상에 형성된다. 게이트 절연막(520)은 예를 들어, 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)으로 이루어진다.
상기 보호막은(530) TFT 및 데이터 패턴(310, 320 및 330)을 커버하도록 상기 기판(510)상에 배치된다. 이때 보호막(530)은 TFT의 드레인 전극(330)의 일부를 노출한다. 상기 화소 전극(410)은 상기 전도체 패턴(140)과 동일층에 배치될 수도 있고, 상기 게이트 절연막(520)의 적어도 일부를 커버할 수 있다. 즉 상기 화소 전극(410)은 상기 전도체 패턴(140)과 이격되어, 상기 전도체 패턴(140) 상의 게이트 절연막(520)의 일부를 커버할 수 있고, 연장되어 상기 기판(510) 상에 바로 배치되거나, 게이트 절연막(520)상에 배치된다. 상기 화소 전극(410)은 광이 투과할 수 있는 투명한 도전성 물질로 이루어진다.
예를 들어, 화소 전극(410)은 인듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO) 또는 무정형 인듐 틴 옥사이드(a-ITO)로 이루어진다.
본 발명의 일 실시예에 따른 액정표시패널은 전술한 박막트랜지스터 기판(1000), 대향 기판 및 상기 기판들 사이에 게재된 액정층을 포함할 수 있다. 상기 대향 기판은 상기 박막트랜지스터 기판(1000)과 결합하여 상기 액정층을 수용한다.
상기한 본 발명에 따른 박막트랜지스터 기판(1000)을 형성하기 위해서는 총 3매의 마스크가 이용된다. 즉 게이트 패턴(110, 120, 130 및 140)을 형성하기 위한 마스크 1매, 상기 활성 패턴(210) 및 데이터 패턴(310, 320 및 330)을 형성하기 위한 마스크 1매와, 보호막(530)을 위한 마스크 1매가 이용된다. 그리고 화소 전극(410)은 상기 보호막(530)을 형성할 때 사용하는 포토레지스트 패턴을 리프트 오프 하여 형성된다. 리프트 오프에 대해서는 후에 상세히 설명하기로 한다.
도 3 내지 도 7은 도 2에 나타난 박막트랜지스터의 제조 공정 순서에 따라 나타낸 도면이다.
도 3은 기판(510)에 제 1금속막을 형성하고 소정의 패턴을 갖는 제 1마스크를 이용하여 게이트 패턴을 형성한 단면도이다. 상기 제 1금속막은 크롬(Cr), 알루미늄(Al), 몰리브덴(Mo) 또는 이들의 합금 등으로 이루어질 수 있다. 상기 제 1 금속막을 상기 기판(510)에 배치한다. 이때 스퍼터링 등의 방법이 이용된다. 상기 증착된 제 1 금속막 위에 포토레지스트를 배치하고, 게이트 패턴에 대응하는 패턴을 갖는 제1 마스크를 이용하여 노광한 후, 현상하고, 상기 제 1 금속막의 일부를 제거하고, 포토레지스트를 제거하는 순서로 상기 게이트 패턴을 패터닝한다. 이하에서 마스크를 이용하여 패턴을 형성하는 것은 상기 순서와 같으므로, 동일한 설명은 생략할 것이다.
도 4는 게이트 패턴을 기판(510) 위에 형성한 뒤, 게이트 절연막(520), 활성층(220), 데이터 패턴을 위한 제 2금속막(300) 및 포토레지스트(600)를 배치한 단면도이다. 상기 활성층(220)은 반도체층(230) 및 오믹 콘택층(240)을 포함한다.
도 5는 상기 포토레지스트(600) 상에 두 번째 마스크(700)를 배치한 뒤 노광하고 현상한 후의 단면도이다. 도 5를 참조하면, 상기 마스크(700)은 상기 포토레지스트(600)를 차등 노광하기 위해 슬릿(720)을 포함할 수 있다. 상기 슬릿(720)을 통해 광이 회절을 일으켜 상기 슬릿 하부의 포토레지스트는 불충분 노광된다. 상기 슬릿(720)하부의 포토레지스트는 불충분 노광되어 노광된 부위의 두께와 노광되지 않는 부위 두께 사이의 두께를 갖는다. 그 결과 노광 후의 포토레지스트(605)은 두께 편차를 갖는다. 즉 슬릿 하부의 포토레지스트의 두께는 노광되지 않은 부분보다 얇다.
도 5 및 도 6을 참조하면, 잔류하는 포토레지스트(605)를 마스크 삼아서 제 2 금속막(300)과 활성층(220)을 식각하고, 상기 포토레지스트(605)를 에치 백(Etch-Back)한 후의 상태이다. 즉 상대적으로 두께가 얇은 포토레지스트가 제거되어 소스 및 드레인 전극(320, 330)을 만드는데 사용되는 포토레지스트 패턴(607)만이 남게 된다.
도 7은 TFT 기판 상에 보호막(530)을 배치한 후의 단면도이다. 도 6의 상태에서 소스 및 드레인 전극(320, 330)을 식각한 뒤, 포토레지스트를 제거한다. 이어서, 소스 및 드레인 전극(320, 330)을 마스크 삼아 오믹 콘택층(240)을 상기 반도체 패턴을 부분적으로 노출하도록 에치 백 하면 박막트랜지스터가 완성된다. 그 다음 보호막(530)을 상기 TFT 기판 상부에 형성한다. 상기 보호막(530)은 일 예로 실리콘 질화물(SiNx)을 포함하고 프라즈마 가속 화학 기상 증착(PECVD)기술로 증착될 수 있다.
그 다음 3번째 마스크를 이용하여 상기 보호막(530)의 일부를 제거하고 화소 전극을 배치한다. 이 과정은 다시 상세히 설명하기로 한다. 결과적으로 도 2와 같은 박막트랜지스터 기판(1000)이 완성된다. TFT 기판은 실시예에 따라 위에 설명된 구조와는 다른 구조를 가질 수 있다.
도 8 및 도9는 도 1의 II-II'에 대한 단면도로서 각각 서로 다른 실시예를 나타낸다.
도 8을 참조하면, 화소 전극(410)의 일부는 상기 전도체 패턴(140) 상의 게이트 절연막(520)의 일부를 커버하고 나머지 부분은 연장되어 상기 기판(510)을 커 버한다. 상기 전도체 패턴(140)은 상기 데이터 라인(310)을 중심으로 양 옆에 배치된다. 바람직하게, 상기 전도체 패턴(140)은 상기 데이터 라인(310)을 중심으로 대칭을 이루며, 상기 데이터 라인(310)과 중첩되지 않는다. 이와 다르게, 상기 데이터 라인(310)의 양쪽 경계선과 상기 전도체 패턴(140)의 경계선은 동일 선상에 있거나 상기 전도체 패턴(140)은 상기 데이터 라인(310)과 부분적으로 중첩될 수 있다. 또한, 상기 화소 전극(410)의 데이터 라인(310)쪽 경계선은 상기 전도체 패턴(140)의 화소 전극(410)쪽 경계선과 동일선상에 있을 수 있으며 상기 화소 전극(410)은 상기 데이터 라인(310)과 부분적으로 중첩될 수 있다.
상기 전도체 패턴(140)은 광차단막의 역할을 할 수 있다. 데이터 라인(310)이나 게이트선(210) 주변에서 빛이 새는 것을 전도체 패턴(140)이 차단하여 컬러 필터 기판(도시하지 않음) 위에 형성하는 블랙 매트릭스의 폭을 종래에 비하여 대폭 감소시킬 수 있다.
데이터 라인(310)과 화소 전극(410) 사이에는 기생 정전 용량(coupling capacitance)가 존재하고 이로 인한 전압 변동분의 미세한 차이가 화면상에서는 미세한 휘도 차이로 나타나며 특히 저계조에서 심하여 외견상 세로줄의 띠 형태로 나타날 수 있는데, 상기 전도체 패턴(140)은 이러한 화질 저하를 감소 및/또는 방지할 수 있다. 상술한 경우에, 상기 전도체 패턴(140)과 상기 화소 전극(410)은 제 1 정전용량(C1)을 갖게 된다. 이는 화소 전극(410)과 데이터 라인(310)사이의 제 2 정전 용량(C2)을 줄이는 역할을 한다.
화소 전극(410)과 전도체 패턴(140)사이의 거리는 상기 화소 전극(410)과 데 이터 라인(310)사이의 거리보다 가깝다. 정전용량은 거리에 반비례하므로 제 1 정전용량(C1)은 제 2 정전용량(C2)보다 크게 되고 이로써, 좌우 화소 전극과 데이터 라인간의 좌우 편차가 변한다 해도 화소 전극과 데이터 라인의 배치 관계에서 발생하는 결합 정전 용량(coupling capacitance)의 변화는 제 1 정전용량(C1)에 비해 미미하다. 따라서 스티치 불량을 막을 수 있다.
상기 전도체 패턴(140)은 다양하게 배치될 수 있다. 상기 전도체 패턴(140)은 상기 스토리지 패턴(120)과 전기적으로 연결될 수 있으며, 이와 다르게, 상기 전도체 패턴(140)은 전기적으로 독립하여 부유(floating)한 상태로 상기 기판(510)상에 배치될 수 있다. 상기 전도체 패턴(140)은 데이터 라인(310)과 화소 전극(410)사이의 하부에 배치될 수 있다. 예를 들어, 상기 전도체 패턴(140)의 폭은 상기 데이터 라인(310)과 화소 전극(410)의 이격 거리와 동일하거나 더 클 수 있다. 전도체 패턴(140)은 데이터 라인(310)을 기준으로 쌍을 이루어 양쪽에 배치된다.
도 9를 참조하면, 화소 전극(410)이 상대적으로 얇은 두께를 갖는 게이트 절연막(520)상에 배치된 것을 제외하고는 도 8과 같다. 도 8은 화소 전극(410)이 기판(510)과 접촉하는데 반해, 도 9에서는 화소 전극(410)이 상대적으로 얇은 두께를 갖는 게이트 절연막(520)상에 배치된다. 이는 게이트 절연막(520)을 전부 식각하지 않고 기판상에 잔류시키는 경우이다.
도 10은 차등 노광을 위한 마스크의 일 실시예이다. 상세하게는, 도 10은 보호막(530) 상에 포토레지스트(610)를 배치하고 차광부(810)와 슬릿(820)을 갖는 마 스크(800)를 상기 포토레지스트(610) 위에 배치하고 차등 노광을 한 뒤 현상한 단면도이다. 차등 노광에 의해 불완전 노광부분(611)은 차광부분(612)에 비해 얇은 두께를 갖는다.
도 11은 차등 노광을 위한 마스크의 다른 실시예이다. 상세하게는, 도 11은 보호막(530) 상에 포토레지스트(610)를 배치하고 광 흡수-투과부(900a)를 갖는 마스크(900)를 상기 포토레지스트(610) 위에 배치하고 차등 노광을 한 뒤 현상한 단면도이다. 상기 광 흡수 투과부(900a) 하부에 배치되는 포토레지스트는 상대적으로 적은 광량에 노출되게 된다. 따라서 차등 노광에 의해 불완전 노광부분(611)은 차광부분(612)에 비해 얇은 두께를 갖는다.
도 12 내지 도 15는 화소 전극을 형성하는 공정순서에 따른 도면이다.
도 12는 포토레지스트 패턴(610)을 마스크 삼아, 게이트 절연막(520)과 보호막(530)의 일부를 제거한 후의 단면도이다. 이때 상기 게이트 절연막(520)이 기판(510)위에 균일한 높이를 가지고 남아있을 수 있다.
도 13은 상기 포토레지스트 패턴을 에치 백한 후의 단면도이다. 에치백하는 방법으로는 플라즈마를 이용한 애싱공정을 이용하기도 한다. 포토레지스트 패턴(610)은 차등 노광에 의해서 두께편차를 갖는다. 일정한 두께 즉 불완전 노광된 부분에 대응하는 두께만큼을 일률적으로 제거한다. 따라서 에치 백에 의해서, 불완전 노광된 부분(611)은 제거되고, 차광 부분은 상대적으로 얇은 두께로 상기 보호막(530) 위에 잔존한다. 이로 인해 상기 보호막(530)의 일부가 노출된다.
도 14는 보호막(530)과 게이트 절연막(520)을 식각하는 단계이다. 이 경우 상기 보호막(530) 상에 배치된 잔존 포토레지스트 패턴(620)의 경계선보다 남아있는 보호막(530)의 경계선이 안쪽으로 들어가도록 에칭하는 것이 바람직하다. 즉 언더컷이 존재하도록 하는 것이 바람직하다.
언더컷을 만들기 위해서 다음과 같은 방법을 사용할 수 도 있다. 보호막(530)은 습식 식각(wet etching)에 의하여 등방성 식각 된다. 따라서, 보호막(530)이 습식 식각에 의하여 등방성 식각 됨으로써, 포토레지스트 패턴(620)의 경계 보다 많이 식각된 언더컷(under-cut)이 발생된다.
이와 다르게, 포토레지스트 패턴(620)을 이용하여 보호막(530)을 식각할 때, 보호막(530)은 건식식각에 의하여 이방성 식각된 후, 보호막(530)은 습식 식각에 의하여 등방성 식각되어, 언더컷이 형성될 수 있다.
언터컷은 후에 화소 전극(410)을 배치하고 리프트 오프를 통해 제거하는 과정에서 보다 정밀한 세공을 위한 것이다. 게이트 절연막(520)의 경계는 도 14와 같이 소정의 기울기를 갖고 기판(510)까지 이어질 수 있다. 이와 다르게 게이트 절연막(520)은 일정한 높이를 갖고 기판(510) 위에 잔류 할 수 있다.
도 15은 투명 도전층(410)을 배치하는 단계이다. 언더컷에 의해서, 포토레지스트(620)위에 증착되는 투명 도전층(411)과 게이트 절연막(520)위에 증착되는 투명 도전층(412)이 불연속이 되는 것이 바람직하다. 상기 투명 도전층(410)을 증착 시킨후 리프트 오프 공정에 의해 포토레지스트(620)와 상기 포토레지스트(620) 상의 투명 도전층(411)을 제거한다.
리프트 오프란 포토레지스트 패턴을 형성하고 그 위에 박막을 증착 한 후 포 토레지스트 패턴과 함께 박막을 제거함으로서 박막 패턴을 형성시키는 방법을 말한다. 상기 리프트 오프 공정을 이용하면, 에칭 공정 없이 화소 전극(410)을 패터닝을 할 수 있게 된다. 화소 전극리프트 오프 공정을 마치고 나면 도 8 이나 도 9에 도시된 박막트랜지스터 기판이 완성된다.
이상에서 상세하게 설명한 바에 의하면, 게이트 배선과 동일한 물질로 이루어진 전도체 패턴을 데이터라인과 화소 전극 사이의 하부에 배치한다. 상기 전도체 패턴은 화소 전극과 필드를 형성하여 정전 용량을 갖고 이는 화소 전극과 데이터 라인사이의 결합 정전 용량을 줄일수 있어, 표시 품질을 향상 시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 기판;
    상기 기판 위에 배치되며, 게이트 라인, 상기 게이트 라인과 연결된 게이트 전극 및 전도체 패턴을 포함하는 게이트 패턴;
    상기 게이트 패턴을 커버하는 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 활성 패턴;
    상기 활성 패턴 상에 배치되며 상기 게이트 라인과 교차되는 데이터 라인, 상기 게이트 전극 상에 위치하는 소스 및 드레인 전극을 포함하는 데이터 패턴;
    상기 데이터 패턴을 커버하는 보호막; 및
    상기 기판과 상기 게이트 절연막 상에 배치되는 화소 전극을 포함하며,
    상기 전도체 패턴은 상기 데이터 라인과 평행한 방향으로 연장되고, 상기 화소 전극의 일부는 상기 전도체 패턴과 동일층에 배치되고, 일부는 상기 전도체 패턴상에 배치된 상기 게이트 절연막 상에 배치되는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서, 상기 전도체 패턴은 상기 데이터 라인과 상기 화소 전극 사이에 배치되는 것을 특징으로 하는 박막트랜지스터기판.
  6. 제 5항에 있어서, 상기 전도체 패턴의 폭은 상기 화소 전극과 상기 데이터 라인 사이의 거리보다 큰 것을 특징으로 하는 박막트랜지스터 기판.
  7. 제 5항에 있어서, 상기 화소 전극의 경계선 중 데이터 라인에 인접한 경계선은 상기 전도체 패턴의 경계선 중에서 화소 전극에 가까운 경계선과 동일 선상에 있는 것을 특징으로 하는 박막트랜지스터 기판.
  8. 제 5항에 있어서, 상기 화소 전극의 경계선 중 데이터 라인에 인접한 경계선은 상기 전도체 패턴의 경계선 중에서 화소 전극에 가까운 경계선보다 데이터 라인에 더 인접한 것을 특징으로 하는 박막트랜지스터 기판.
  9. 제 1항에 있어서, 상기 전도체 패턴은 쌍을 이루어 상기 데이터 라인 양 옆에 배치되는 것을 특징으로 하는 박막트랜지스터 기판.
  10. 제 9항에 있어서, 상기 전도체 패턴은 상기 데이터 라인을 중심으로 대칭을 이루는 것을 특징으로 하는 박막트랜지스터 기판.
  11. 제 1항에 있어서, 상기 게이트 패턴은 상기 전도체 패턴과 전기적으로 연결된 스토리지 패턴을 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  12. 제 1항에 있어서, 상기 전도체 패턴은 서로 이격된 여러개의 패턴을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  13. 제 1항에 있어서, 상기 전도체 패턴은 전기적으로 절연된 여러개의 패턴을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  14. 게이트 패턴, 상기 게이트 패턴과 동일한 평면에 배치된 전도체 패턴, 상기 게이트 패턴 및 전도체 패턴을 커버하는 게이트 절연막, 상기 게이트 절연막 상에 배치되는 활성 패턴, 상기 활성 패턴 상에 배치되며 상기 게이트 라인과 교차되는 데이터 라인, 상기 게이트 전극 상에 위치하는 소스 및 드레인 전극을 포함하는 데이터 패턴, 상기 데이터 패턴을 커버하는 보호막 및 일부는 상기 전도체 패턴과 동일한 층에 배치되고, 일부는 상기 전도체 패턴 상에 배치된 상기 게이트 절연막 위에 배치되는 화소 전극을 포함하는 것을 특징으로 하는 제 1기판;
    상기 제 1기판과 대향하는 제 2기판; 및
    상기 제 1기판과 상기 제 2기판 사이에 배치되는 액정층을 포함하며,
    상기 전도체 패턴은 상기 데이터 라인과 평행한 방향으로 연장되는 것을 특징으로 하는 표시패널.
  15. 삭제
  16. 제 14항에 있어서, 상기 전도체 패턴은 쌍을 이루어 상기 데이터 라인을 따라 상기 데이터 라인 양 옆에 배치되는 것을 특징으로 하는 표시패널.
  17. 기판 위에 게이트 라인, 상기 게이트 라인과 연결된 게이트 전극 및 전도체 패턴을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 커버하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 배치되며, 상기 게이트 전극과 중첩되는 활성 패턴 및 상기 활성 패턴 상에 배치되며 상기 게이트 라인과 교차되는 데이터 라인, 상기 게이트 전극 상에 위치하는 소스 및 드레인 전극을 포함하는 데이터 패턴을 형성하는 단계;
    상기 데이터 패턴을 커버하는 보호막을 형성하는 단계; 및
    일부는 상기 전도체 패턴과 동일층에 배치되고, 일부는 상기 전도체 패턴 상에 배치된 상기 게이트 절연막 상에 배치되는 화소 전극을 형성하는 단계를 포함하며,
    상기 전도체 패턴은 상기 데이터 라인과 평행한 방향으로 연장되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  18. 삭제
  19. 제 17항에 있어서, 상기 전도체 패턴은 상기 데이터 라인을 따라 배치되고, 상기 화소 전극과 데이터 라인 사이에 배치되어 있는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  20. 제 17항에 있어서, 상기 화소 전극을 형성하는 단계는
    상기 보호막 상에 포토레지스트 박막을 형성하는 단계;
    상기 보호막 상에 형성된 포토레지스트 박막을 차등 노광하여 서로 다른 두께를 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 서로 다른 두께를 갖는 포토레지스트 패턴을 이용하여, 상기 포토레지스트 패턴이 형성되지 않은 부분을 제거하여 상기 기판의 일부를 노출시키는 단계;
    상기 서로 다른 두께를 갖는 포토레지스트 패턴을 균일하게 제거하여 포토레지스트 패턴의 일부는 남기고, 상기 보호막의 일부는 노출시키는 단계;
    상기 보호막의 일부를 제거하여, 상기 게이트 절연막의 일부를 노출시키는 단계;
    상기 노출된 기판, 노출된 게이트 절연막 및 남아 있는 포토레지스트 패턴상에 투명 도전층을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하여 상기 포토레지스트 패턴상에 형성된 투명 도전층을 제거하여 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  21. 제 20항에 있어서, 상기 서로 다른 두께를 갖는 포토레지스트 패턴을 균일하게 제거하여 포토레지스트 패턴의 일부는 남기고, 상기 보호막의 일부는 노출시키는 단계는 애싱 공정인 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  22. 제 20 항에 있어서, 상기 보호막의 일부를 제거하여 상기 게이트 절연막의 일부를 노출시키는 단계는 상기 포토레지스트 패턴의 하부에 배치된 상기 보호막이 언더컷을 갖도록 하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  23. 제 20항에 있어서, 상기 차등 노광은 슬릿을 포함하는 마스크를 이용하여 이루어지는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  24. 제 20항에 있어서, 상기 차등 노광은 반 노광하기 위한 광 흡수투과부를 포함하는 마스크를 이용하여 이루어지는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
KR1020070011950A 2006-02-07 2007-02-06 박막트랜지스터 기판, 그 제조 방법 및 이를 갖는 표시패널 KR101342500B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW096104273A TW200736779A (en) 2006-02-07 2007-02-06 Thin film transistor substrate, display panel having the same and method of manufacturing the same
JP2007028381A JP2007213075A (ja) 2006-02-07 2007-02-07 薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板、及びそれを有する表示パネル

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20060011425 2006-02-07
KR1020060011425 2006-02-07

Publications (2)

Publication Number Publication Date
KR20070080569A KR20070080569A (ko) 2007-08-10
KR101342500B1 true KR101342500B1 (ko) 2013-12-17

Family

ID=38532979

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070011950A KR101342500B1 (ko) 2006-02-07 2007-02-06 박막트랜지스터 기판, 그 제조 방법 및 이를 갖는 표시패널

Country Status (4)

Country Link
US (1) US20070222908A1 (ko)
KR (1) KR101342500B1 (ko)
CN (1) CN101017832A (ko)
TW (1) TW200736779A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101228475B1 (ko) * 2006-06-05 2013-01-31 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20080015696A (ko) * 2006-08-16 2008-02-20 삼성전자주식회사 액정 표시 장치
CN102237305B (zh) * 2010-05-06 2013-10-16 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶显示器
CN101963730B (zh) * 2010-08-17 2012-04-25 友达光电股份有限公司 液晶显示面板、像素阵列基板及其像素结构
EP2849534A4 (en) * 2012-05-10 2016-02-10 Kaneka Corp ORGANIC EL DEVICE AND METHOD FOR MANUFACTURING THE SAME
KR102457466B1 (ko) 2015-02-02 2022-10-21 삼성디스플레이 주식회사 유기 발광 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010012076A1 (en) * 1997-07-11 2001-08-09 Hiroshi Ohkawara Liquid crystal display device having a pattern for improving voltage difference between different pixel electrodes

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050000653A (ko) * 2003-06-24 2005-01-06 엘지.필립스 엘시디 주식회사 액정 표시 패널
US7760317B2 (en) * 2003-10-14 2010-07-20 Lg Display Co., Ltd. Thin film transistor array substrate and fabricating method thereof, liquid crystal display using the same and fabricating method thereof, and method of inspecting liquid crystal display

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010012076A1 (en) * 1997-07-11 2001-08-09 Hiroshi Ohkawara Liquid crystal display device having a pattern for improving voltage difference between different pixel electrodes

Also Published As

Publication number Publication date
US20070222908A1 (en) 2007-09-27
KR20070080569A (ko) 2007-08-10
TW200736779A (en) 2007-10-01
CN101017832A (zh) 2007-08-15

Similar Documents

Publication Publication Date Title
US8735888B2 (en) TFT-LCD array substrate and manufacturing method thereof
KR101258903B1 (ko) 액정표시장치 및 액정표시장치 제조방법
US20070152220A1 (en) TFT array substrate and method for fabricating the same
TWI420246B (zh) 顯示裝置及其製造方法及用於製造顯示裝置之光罩
KR20010063293A (ko) 고개구율 및 고투과율 액정표시장치의 제조방법
JP2005122182A (ja) 表示素子用の薄膜トランジスタ基板及び製造方法
KR101473675B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
US20020054247A1 (en) Method for fabricating an array substrate of a liquid crystal display device
US8730418B2 (en) Array substrate and method for manufacturing the same
KR100886241B1 (ko) 액정표시소자의 제조방법
KR100322968B1 (ko) 프린지 필드 구동 액정 표시 장치의 제조방법
KR101342500B1 (ko) 박막트랜지스터 기판, 그 제조 방법 및 이를 갖는 표시패널
KR20090034579A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
US9019462B2 (en) Array substrate and method for manufacturing the same, and display device
KR20080002202A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR102281844B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
JP2882319B2 (ja) 液晶パネル
KR20030056531A (ko) 액정표시장치의 제조방법
KR100413512B1 (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
KR101097675B1 (ko) 박막 트랜지스터 및 그 제조 방법
KR101180273B1 (ko) 액정표시장치용 어레이 기판의 제조방법
KR20020056110A (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
KR20070072182A (ko) 액정표시소자 제조방법
JPH11119251A (ja) アクティブマトリックス基板の製造方法
KR100599958B1 (ko) 고개구율 및 고투과율 액정표시장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 6