KR101228475B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 공정을 단순화할 수 있음과 아울러 리프트 오프 효율을 향상시킬 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 기판의 제조방법은 기판 상에 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 그 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와, 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 일부 중첩되는 단차 유발 패턴을 형성하는 단계와; 상기 기판 상에 상기 단차 유발 패턴에 의해 표면에 단차부를 가지는 보호막을 형성하는 단계와; 상기 보호막 위에 상기 단차부를 따라서 제2 단차부를 가지는 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 상기 보호막을 패터닝하는 단계와; 상기 기판 상에 투명 도전막을 형성하는 단계와; 상기 포토레지스트 패턴의 단차부를 통해 침투한 스트립퍼에 의해 상기 투명 도전막이 덮힌 포토레지스트 패턴을 제거하여 상기 박막 트랜지스터와 접속된 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate And Manufacturing Method Thereof}
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절단하여 도시한 단면도이다.
도 3a 및 도 3b는 도 1에 도시된 단차 유발 패턴들을 연결하는 연결패턴을 나타내는 평면도이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 내지 도 6d는 본 발명의 제2 마스크 공정의 구체적으로 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 8a 내지 도 8e는 본 발명의 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들이다.
도 9는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도이다.
도 10은 도 9에 도시된 박막 트랜지스터 기판을 Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 하부 기판 102 : 게이트 라인
104 : 데이터 라인 106 : 게이트 전극
108 : 소스 전극 110 : 드레인 전극
112 : 게이트 절연막 114 : 활성층
116 : 오믹 접촉층 118 : 보호막
120 : 화소홀 122 : 화소 전극
124,128 : 단차 유발 패턴 126 : 연결 패턴
130 : 박막트랜지스터 140,142 : 단차부
150 : 게이트 패드 152 : 게이트 패드 하부 전극
154,164 : 콘택홀 156 : 게이트 패드 상부 전극
160 : 데이터 패드 162 : 데이터 패드 하부 전극
166 : 데이터 패드 상부 전극
본 발명은 표시 소자에 적용되는 박막 트랜지스터 기판과 그 제조 방법에 관한 것으로, 특히 공정을 단순화할 수 있음과 아울러 리프트 오프 효율을 향상시킬 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널과, 그 액정 표시 패널을 구동하는 구동 회로를 구비한다.
액정 표시 패널은 액정을 사이에 두고 접합된 칼라 필터 기판과 박막 트랜지스터 기판으로 구성된다. 이러한 액정 표시 패널의 칼라 필터 기판 및 박막 트랜지스터 기판은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다.
특히, 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다.
이에 따라, 최근에는 박막 트랜지스터 기판 형성시 필요한 마스크 공정수를 줄일 수 있는 리프트 오프 공정이 이용되고 있다.
이 리프트 오프 공정은 제1 박막 패터닝시 이용된 포토레지스트 패턴과, 그 포토레지스트 패턴 상에 형성된 제2 박막을 스트립퍼를 이용하여 함께 제거함으로써 제1 및 제2 박막을 동시에 패터닝하는 것이다. 그러나, 제2 박막 증착시 포토레지스트 패턴과 제2 박막 간의 물리적/화학적인 영향으로 포토레지스트 패턴의 변성이 일어나면서 포토레지스트 패턴과 제2 박막 간의 접착력이 강화되는 경우가 종종 발생된다. 이 경우, 스트립퍼가 제2 박막에 의해 포토레지스트 패턴으로 제대로 침투되지 못해 포토레지스트 패턴이 스트립되지 못하고 기판 상에 잔존하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 공정을 단순화할 수 있음과 아울러 리프트 오프 효율을 향상시킬 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차되어 서브 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주 보는 드레인 전극, 상기 소스 및 드레인 전극 사이의 채널을 형성하고 상기 데이터 라인을 따라 중첩된 반도체 패턴을 포함하는 박막트랜지스터와; 상기 서브 화소 영역의 기판 위에 형성되어 상기 박막 트랜지스터와 접속된 화소 전극과; 상기 화소 전극과 경계를 이루며 그 화소 전극이 형성된 영역을 제외한 나머지 영역에 형성된 보호막과; 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 일부 중첩되어 상기 보호막의 표면에 단차부를 형성시키는 단차 유발 패턴을 구비하는 것을 특징으로 한다.
상기 단차 유발 패턴의 제1 실시 예는 상기 데이터 라인 및 반도체 패턴과 일부 중첩되게 상기 기판 상에 상기 게이트 라인과 동일 재질로 형성되는 것을 특징으로 한다.
상기 단차 유발 패턴의 제2 실시 예는 상기 게이트 라인과 일부 중첩되게 상기 게이트 절연막 상에 상기 데이터 라인과 동일 재질로 형성되는 것을 특징으로 한다.
여기서, 상기 단차 유발 패턴들은 서로 이격되어 형성되는 것을 특징으로 한다.
한편, 상기 박막 트랜지스터 기판은 상기 단차 유발 패턴들을 서로 연결시키도록 상기 단차 유발 패턴들 사이에 형성된 연결 패턴을 추가로 구비하는 것을 특징으로 한다.
그리고, 상기 연결 패턴은 폭이 일정하거나 상기 단차 유발 패턴들쪽으로 갈수록 폭이 점진적으로 증가하는 것을 특징으로 한다.
또한, 상기 박막 트랜지스터 기판은 상기 게이트 라인과 접속된 게이트 패드를 추가로 구비하고, 상기 게이트 패드는 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극과; 상기 보호막 및 게이트 절연막을 관통하는 콘택홀 내에 형성되어 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 구비하는 것을 특징으로 한다.
한편, 상기 박막트랜지스터 기판은 상기 데이터 라인과 접속된 데이터 패드를 추가로 구비하고, 상기 데이터 패드는 상기 데이터 라인으로부터 상기 반도체 패턴과 함께 신장된 데이터 패드 하부 전극과; 상기 반도체 패턴, 데이터 패드 하부 전극 및 보호막을 관통하는 콘택홀 내에 형성되어 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 기판 상에 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 그 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와, 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 중첩되는 단차 유발 패턴을 형성하는 단계와; 상기 기판 상에 상기 단차 유발 패턴에 의해 표면에 단차부를 가지는 보호막을 형성하는 단계와; 상기 보호막 위에 상기 단차부를 따라서 제2 단차부를 가지는 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 상기 보호막을 패터닝하는 단계와; 상기 기판 상에 투명 도전막을 형성하는 단계와; 상기 포토레지스트 패턴의 단차부를 통해 침투한 스트립퍼에 의해 상기 투명 도전막이 덮힌 포토레지스트 패턴을 제거하여 상기 박 막 트랜지스터와 접속된 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 라인, 데이터 라인, 박막 트랜지스터 및 단차 유발 패턴을 형성하는 단계의 제1 실시예는 상기 기판 상에 게이트 라인, 상기 박막트랜지스터의 게이트 전극 및 상기 단차 유발 패턴을 포함하는 게이트 금속 패턴을 형성하는 단계와; 상기 게이트 라인, 게이트 전극 및 단차 유발 패턴을 덮는 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 반도체 패턴과, 상기 단차 유발 패턴과 중첩되는 상기 데이터 라인, 상기 박막트랜지스터의 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴을 상기 반도체 패턴 위에 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 라인, 데이터 라인, 박막 트랜지스터 및 단차 유발 패턴을 형성하는 단계의 제2 실시 예는 상기 기판 상에 게이트 라인 및 상기 박막트랜지스터의 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계와; 상기 게이트 라인 및 게이트 전극을 덮는 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 반도체 패턴과, 상기 게이트 라인과 중첩되는 단차 유발 패턴, 상기 데이터 라인, 상기 박막트랜지스터의 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴을 상기 반도체 패턴 위에 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 패턴은 상기 소스/드레인 금속 패턴와 함께 슬릿 마스크 또는 하프톤 마스크를 이용한 하나의 마스크 공정으로 형성된 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부 도면 을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 1 내지 도 10을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 게이트 라인(102) 및 데이터 라인(104) 각각과 접속된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 서브 화소 영역에 형성된 화소 전극(122)과, 게이트 라인(102)과 접속된 게이트 패드(150)와, 데이터 라인(104)과 접속된 데이터 패드(160)와, 데이터 라인(104) 하부에 위치하는 단차 유발 패턴(124)을 구비한다.
박막 트랜지스터(130)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 소스 전극(108)과 마주하며 화소 전극(122)과 접속된 드레인 전극(110), 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되어 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114), 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 접촉층(116)을 구비한다.
그리고, 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115)은 공정상 데이터 라인(104)과 중첩되게 형성된다.
게이트 라인(102)과 데이터 라인(104)의 교차로 정의된 서브 화소 영역에는 보호막(118)을 관통하는 화소홀(120)이 형성된다. 화소 전극(122)은 그 화소홀(120) 내에서 보호막(118)의 측면과 경계를 이루며 형성된다. 화소 전극(122)은 화소홀(120) 내에서 하부 기판(101) 위에 형성되며 측면이 노출된 드레인 전극(110)과 접속된다.
이러한 화소 전극(122)은 박막 트랜지스터(130)로부터 공급된 화소 신호를 충전하여 도시하지 않은 칼라 필터 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(122)을 경유하여 입사되는 광량을 조절하여 칼러 필터 기판 쪽으로 투과시키게 된다.
게이트 패드(150)는 게이트 드라이버(도시하지 않음)로부터의 스캔 신호를 게이트 라인(102)에 공급한다. 이를 위해, 게이트 패드(150)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(152)과, 보호막(118) 및 게이트 절연막(112)을 관통하는 게이트 콘택홀(154) 내에 형성되어 게이트 패드 하부 전극(152)과 접속된 게이트 패드 상부 전극(156)으로 구성된다. 게이트 패드 상부 전극(156)은 그 게이트 콘택홀(154) 내에서 보호막(118)의 측면과 경계를 이루도록 형성된다.
데이터 패드(160)는 데이터 드라이버(도시하지 않음)로부터의 화소 신호를 데이터 라인(104)에 공급한다. 이를 위해, 데이터 패드(160)는 데이터 라인(104)으로부터 연장된 데이터 패드 하부 전극(162)과, 보호막(118), 오믹 접촉층(116), 활성층(114) 및 데이터 패드 하부 전극(162)을 관통하는 데이터 콘택홀(164) 내에 형성되어 데이터 패드 하부 전극(162)의 측면과 접속된 데이터 패드 상부 전극(166)으로 구성된다. 데이터 패드 하부 전극(162)은 그 아래에 형성된 오믹 접촉층(116) 및 활성층(114)을 포함하는 반도체층(115)과 중첩되게 형성된다. 데이터 패드 상부 전극(166)은 그 데이터 콘택홀(164) 내에서 보호막(118)의 측면과 경계를 이루도록 형성된다.
단차 유발 패턴(124)은 게이트 라인들(102) 사이에서 데이터 라인(104) 및 반도체 패턴(115)과 게이트 절연막(112)을 사이에 두고 적어도 일부 중첩되게 적어도 하나 형성된다. 단차 유발 패턴(124)은 하부 기판(101) 상에 게이트 라인(102)과 동일 금속으로 형성된다. 이 단차 유발 패턴(124)은 개구율에 영향을 미치지 않는 범위 내에서 반도체 패턴(115) 이상의 선폭을 가지도록 형성된다. 이러한 단차 유발 패턴(124)은 데이터 라인(104) 하부에 위치하는 반도체 패턴(115)이 백라이트(도시하지 않음)에 노출되어 백라이트에서 출사된 광에 의해 활성화되는 것을 방지하는 광차단층으로 이용된다.
단차 유발 패턴(124)은 도 1에 도시된 바와 같이 하부 기판(101) 상에 소정 간격으로 이격되어 형성된다. 또는 도 3a에 도시된 바와 같이 단차 유발 패턴(124)보다 폭이 좁은 일정한 선폭을 가지는 연결 패턴(126)을 통해 연결되도록 형 성된다. 연결 패턴(126)은 도 3b에 도시된 바와 같이 단차 유발 패턴(124)과 인접될수록 단차 유발 패턴(124)의 폭 이하로 폭이 점진적으로 증가하기도 한다. 이러한 연결 패턴(126)은 단차 유발 패턴(124)과 함께 광차단층으로 이용된다. 즉, 연결 패턴(126)은 도 1에 도시된 서로 이격된 단차 유발 패턴들(124) 사이로 출사되는 광에 의해 반도체 패턴(115)이 활성화되는 것을 방지할 수 있다.
이와 같은 단차 유발 패턴(124)은 그 단차 유발 패턴(124) 상에 형성되는 게이트 절연막(112), 활성층(114), 오믹접촉층(116), 데이터 라인(104) 및 보호막(118)에 단차부(140)를 형성시킨다. 특히, 보호막(118)에 형성된 단차부(140)를 따라서 보호막(118) 및 투명 도전 패턴의 패터닝시 이용되는 포토레지스트 패턴에도 단차부가 형성되어 스트립퍼 침투 경로로 이용된다. 즉, 포토레지스트 패턴에 형성된 단차부에 의해 스트립퍼의 침투 경로가 증가하게 됨으로써 리프트-오프 능력이 향상된다.
도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제1 마스크 공정으로 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(152) 및 단차 유발 패턴(124)을 포함하는 게이트 금속 패턴이 형성된다.
구체적으로, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, 상기 금속을 이용하여 이중층 이상이 적층된 구조로 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(152) 및 단차 유발 패턴(124)을 포함하는 게이트 금속 패턴이 형성된다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 6a 내지 도 6d는 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
제1 도전 패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 형성되고, 그 위에 제2 마스크 공정으로 데이터 라인(104), 소스 전극(108), 드레인 전극(110), 데이터 패드 하부 전극(162)을 포함하는 소스/드레인 금속 패턴과, 소스/드레인 금속 패턴을 따라 그 아래에 중첩된 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115)이 형성된다. 이러한 반도체 패턴(115)과 소스/드레인 금속 패턴은 슬릿 마스크 또는 하프 톤(Half Tone)를 이용한 하나의 마스크 공정으로 형성된다. 이하, 슬릿 마스크를 이용한 경우만을 예로 들어 설명하기로 한다.
도 6a를 참조하면, 게이트 금속 패턴이 형성된 하부 기판(101) 상에 게이트 절연막(112), 비정질 실리콘층(117), 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층(119), 소스/드레인 금속층(113)이 순차적으로 형성된다. 예를 들면, 게이트 절연막(112), 비정질 실리콘층(117), 불순물 도핑된 비정질 실리콘층(119)은 PECVD 방법으로, 소스/드레인 금속층(113)은 스퍼터링 방법으로 형성된다. 게이트 절연막 (112)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층(113)으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, 상기 금속을 이용하여 이중층 이상이 적층된 구조로 이용된다. 그리고, 소스/드레인 금속층(113) 위에 포토레지스트가 도포된 다음, 슬릿 마스크를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 단차를 갖는 포토레지스트 패턴(220)이 형성된다.
구체적으로, 슬릿 마스크는 석영 기판 상에 차단층이 형성된 차단 영역과, 석영 기판 상에 다수개의 슬릿들이 형성된 슬릿 영역과, 석영 기판만 존재하는 투과 영역을 구비한다. 차단 영역은 반도체 패턴 및 소스/드레인 금속 패턴이 형성되어질 영역에 위치하여 자외선을 차단함으로써 현상 후 도 6a와 같이 제1 포토레지스트 패턴(220A)이 남게 한다. 슬릿 영역은 박막 트랜지스터의 채널이 형성될 영역에 위치하여 자외선을 회절시킴으로써 현상 후 도 6a와 같이 제1 포토레지스트 패턴(220A) 보다 얇은 제2 포토레지스트 패턴(220B)이 남게 한다. 그리고, 투과영역 자외선을 모두 투과시킴으로써 현상 후 도 6a와 같이 포토레지스트가 제거되게 한다.
단차를 갖는 포토레지스트 패턴(220)을 이용한 식각 공정으로 소스/드레인 금속층(113)이 패터닝됨으로써 도 6b에 도시된 바와 같이 소스/드레인 금속 패턴과, 그 아래의 반도체 패턴(115)이 형성된다. 이 경우, 소스/드레인 금속 패턴 중 소스 전극(108)과 드레인 전극(110)은 서로 연결된 구조를 갖는다.
이어서, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(220)을 애싱함으로써 도 6c에 도시된 바와 같이 제1 포토레지스트 패턴(220A)은 얇아지게 하고, 제2 포토레지스트 패턴(220B)은 제거되게 한다. 이어서, 애싱된 제1 포토레지스트 패턴(220A)을 이용한 식각 공정으로 노출된 제2 도전 패턴군과, 그 아래의 오믹 접촉층(116)이 제거됨으로써 소스 전극(108)과 드레인 전극(110)은 분리되고 활성층(114)이 노출된다. 이때, 소스/드레인 금속 패턴과 반도체 패턴(115)은 그 식각 특성의 차이에 따라 계단 형태로 일정한 단차를 갖게 될 수 있다. 예를 들어, 등방성 식각되어 형성되는 소스/드레인 금속 패턴과 이방성 식각되어 형성되는 반도체 패턴의 식각율 차이로 인하여 단차가 발생될 수 있다.
그런 다음, 소스/드레인 금속 패턴 위에 잔존하던 제1 포토레지스트 패턴(220A)이 도 6d에 도시된 바와 같이 스트립 공정으로 제거된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 8a 내지 도 8d는 본 발명의 제3 마스크 공정을 구체적으로 설명하기 위하 단면도들을 도시한 것이다.
제3 마스크 공정으로 화소홀(120)과 게이트 콘택홀(154) 및 데이터 콘택홀(164)을 포함하는 보호막(118)이 형성되고, 화소 전극(122) 및 게이트 패드 상부 전극(156)과 데이터 패드 상부 전극(166)을 포함하는 투명 도전 패턴이 형성된다.
구체적으로, 소스/드레인 금속 패턴이 형성된 게이트 절연막(112) 상에 PECVD, 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 도 8a에 도시된 바와 같이 보호막(118)이 형성된다. 보호막(118)으로는 CVD, PECVD 등의 방법으로 형성되는 게이트 절연막(112)과 같은 무기 절연 물질이 이용된다. 또는 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 형성되는 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용되기도 한다. 또는 무기 절연 물질과, 유기 절연 물질의 이중 구조로 형성되기도 한다. 이어서, 보호막(118) 위에 포토레지스트가 도포된 다음, 포토리소그래피 공정으로 노광 및 현상됨으로써 보호막이 형성될 부분에 포토레지스트 패턴(240)이 형성된다. 이 때, 포토레지스트 패턴(240)은 데이터 라인(104)을 덮도록 형성된 보호막(118)의 단차부(140)를 따라서 제2 단차부(142)를 가지도록 형성된다. 그 다음, 포토레지스트 패턴(240)을 이용한 식각 공정으로 보호막(118) 및 게이트 절연막(112)이 패터닝됨으로써 도 8b에 도시된 바와 같이 화소홀(160), 게이트 콘택홀(154) 및 데이터 콘택홀(164)이 형성된다. 이 경우, 소스/드레인 금속이 건식 식각으로 식각되는 재질인 경우 포토레지스트 패턴(240)과 중첩되지 않은 드레인 전극(110) 및 데이터 패드 상부 전극(166)의 일부분이 소스/드레인 금속 패턴의 일부분이 그 아래의 오믹 접촉층(116) 및 활성층(114)과 같이 식각된다. 그리고, 보호막(118)은 포토레지스트 패턴(240)보다 과식각됨에 따라 포토레지스트 패턴(240)의 에지부는 보호막(118)의 측면보다 돌출되게 형성된다.
이어서, 도 8c에 도시된 바와 같이 포토레지스트 패턴(240)이 존재하는 박막 트랜지스터 기판 상에 투명 도전막(242)이 스퍼터링 등과 같의 증착 방법으로 전면 형성된다. 투명 도전막(242)으로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO), 인듐 아연 산화물(Indium Zinc Oxide : IZO), SnO2 , 아몰퍼스-인듐 주석 산화물(a-ITO)등이 이용된다.
이 때, 투명 도전막(242)은 보호막(118)의 측면보다 돌출된 포토레지스트 패턴(240)의 에지부에서 오픈되게 증착됨으로써 스트립퍼가 쉽게 침투할 수 있게 된다. 이 결과, 포토레지스트 패턴(240)을 제거하는 리프트-오프 효율을 향상시킬 수 있게 된다. 또한, 투명 도전막은 보호막(118) 식각시 이용되는 식각 가스에 의해 포토레지스트 패턴(240)이 애싱되면서 발생된 미세한 크랙 사이로 성기게 증착된다. 이에 따라, 미세한 크랙은 스트립퍼의 침투 경로로 이용되므로 리프트-오프 효율을 향상시킬 수 있게 된다.
이어서, 리프트-오프 공정으로 포토레지스트 패턴(240)과 그 위의 투명 도전막(242)이 함께 제거됨으로써 도 8d에 도시된 바와 같이 화소 전극(118), 게이트 패드 상부 전극(132), 데이터 패드 상부 전극(140)을 포함하는 투명 도전 패턴이 형성된다. 이 때, 단차 유발 패턴(124)인 광차단층과 대응되는 영역에 형성된 포토레지스트 패턴(240)은 종래 광차단층과 대응되는 영역에 형성된 포토레지스트 패턴에 비해 보호막(118)으로부터 쉽게 분리된다. 즉, 단차 유발 패턴(124)과 대응되는 영역에 형성된 포토레지스트 패턴(240)의 제2 단차부(142)에 의해 스트립퍼가 침투할 수 있는 경로가 확대됨으로써 리프트 오프의 시발점이 늘어나면서 리프트 오프 공정 효율이 향상된다.
화소 전극(122)은 화소홀(120) 내에서 패터닝된 보호막(118)과 경계를 이루며 형성되어 드레인 전극(110)과 측면 접속된다. 게이트 패드 상부 전극(156)은 게이트 콘택홀(154) 내에서 패터닝된 보호막(118)과 경계를 이루며 형성되어 아래의 게이트 패드 하부 전극(152)과 접속된다. 데이터 패드 상부 전극(166)은 데이터 콘택홀(164) 내에서 패터닝된 보호막(118)과 경계를 이루며 형성되어 데이터 패드 하부 전극(162)과 측면 접속된다.
도 9는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 10은 도 9에 도시된 박막 트랜지스터 기판을 Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 9 및 도 10에 도시된 박막트랜지스터 기판은 도 1 및 도 2에 도시된 박막트랜지스터 기판과 대비하여 단차 유발 패턴이 게이트 라인과 중첩되게 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
단차 유발 패턴(128)은 데이터 라인들(104) 사이에서 게이트 라인(102)과 게이트 절연막(112)을 사이에 두고 적어도 일부 중첩되게 형성된다. 단차 유발 패턴(128)은 데이터 라인(104)과 동일 평면 상에 동일 재질로 형성되며, 그 하부에는 공정상 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115)이 형성된다. 이 단차 유발 패턴(128)은 개구율에 영향을 미치지 않을 정도로 게이트 라인(102) 이하의 선폭을 가지도록 형성된다.
이러한 단차 유발 패턴(128)은 게이트 절연막(112) 상에 소정 간격으로 이격되어 형성된다. 또는 단차 유발 패턴(128)보다 폭이 좁은 연결 패턴(도시하지 않음)을 통해 전기적으로 연결되도록 형성된다. 연결 패턴은 일정한 폭을 가지도록 형성되거나 단차 유발 패턴(128)과 인접될수록 단차 유발 패턴(128)의 폭 이하로 폭이 점진적으로 증가하도록 형성된다.
이와 같은 단차 유발 패턴(128)은 그 단차 유발 패턴(128) 상에 형성되는 게이트 절연막(112), 활성층(114), 오믹접촉층(116), 데이터 라인(104) 및 보호막(118)에 단차부(140)를 형성시킨다. 특히, 보호막(118)에 형성된 단차부(140)를 따라서 보호막(118) 및 투명 도전 패턴의 패터닝시 이용되는 포토레지스트 패턴에도 단차부가 형성되어 스트립퍼 침투 경로로 이용된다. 즉, 포토레지스트 패턴에 형성된 단차부에 의해 스트립퍼의 침투 경로가 증가하게 됨으로써 리프트-오프 능력이 향상된다.
한편, 본 발명에 따른 박막트랜지스터 기판은 게이트 라인 또는 데이터 라인과 중첩되는 단차 유발 패턴을 구비하는 것을 예로 들어 설명하였지만 이외에도 데이터 라인과 중첩되는 제1 단차 유발 패턴 및 게이트 라인과 중첩되는 제2 단차 유발 패턴을 구비할 수도 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 보호막 패터닝시 이용된 포토레지스트 패턴의 리프트-오프로 투명 도전막을 패터닝하여 투명 도전 패턴을 형성하게 된다. 이에 따라, 본 발명에 따른 박막 트랜지스 터 기판 및 그 제조 방법은 3마스크 공정으로 공정을 단순화할 수 있게 된다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 데이터 라인 및 게이트 라인과 중첩되게 단차 유발 패턴을 형성한다. 이 단차 유발 패턴에 의해 보호막의 표면과, 그 보호막을 따라서 포토레지스트 패턴에 단차부가 형성된다. 이 단차부는 스트립퍼의 침투 경로로 이용됨에 따라서 리프트 오프 공정 효율이 향상된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (15)

  1. 기판 상에 형성된 게이트 라인과;
    상기 게이트 라인과 게이트 절연막을 사이에 두고 교차되어 서브 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주보는 드레인 전극, 상기 소스 및 드레인 전극 사이의 채널을 형성하고 상기 데이터 라인을 따라 중첩된 반도체 패턴을 포함하는 박막트랜지스터와;
    상기 서브 화소 영역의 기판 위에 형성되어 상기 박막 트랜지스터와 접속된 화소 전극과;
    상기 화소 전극과 경계를 이루며 그 화소 전극이 형성된 영역을 제외한 나머지 영역에 형성된 보호막과;
    상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 일부 중첩되어 상기 보호막의 표면에 단차부를 형성시키는 단차 유발 패턴을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 단차 유발 패턴은 상기 데이터 라인 및 반도체 패턴과 일부 중첩되게 상기 기판 상에 상기 게이트 라인과 동일 재질로 형성되는 것을 특징으로 하는 박 막트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 단차 유발 패턴은 상기 게이트 라인과 일부 중첩되게 상기 게이트 절연막 상에 상기 데이터 라인과 동일 재질로 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 단차 유발 패턴들은 서로 이격되어 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 단차 유발 패턴들을 서로 연결시키도록 상기 단차 유발 패턴들 사이에 형성된 연결 패턴을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 연결 패턴은 폭이 일정하거나 상기 단차 유발 패턴들쪽으로 갈수록 폭이 점진적으로 증가하는 것을 특징으로 하는 박막트랜지스터 기판.
  7. 제 1 항에 있어서,
    상기 게이트 라인과 접속된 게이트 패드를 추가로 구비하고,
    상기 게이트 패드는
    상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극과;
    상기 보호막 및 게이트 절연막을 관통하는 컨택홀 내에 형성되어 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제 1 항에 있어서,
    상기 데이터 라인과 접속된 데이터 패드를 추가로 구비하고,
    상기 데이터 패드는
    상기 데이터 라인으로부터 상기 반도체 패턴과 함께 신장된 데이터 패드 하부 전극과;
    상기 반도체 패턴, 데이터 패드 하부 전극 및 보호막을 관통하는 컨택홀 내에 형성되어 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 기판 상에 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 그 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와, 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 중첩되는 단차 유발 패턴을 형성하는 단계와;
    상기 기판 상에 상기 단차 유발 패턴에 의해 표면에 단차부를 가지는 보호막을 형성하는 단계와;
    상기 보호막 위에 상기 단차부를 따라서 제2 단차부를 가지는 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 상기 보호막을 패터닝하는 단계와;
    상기 기판 상에 투명 도전막을 형성하는 단계와;
    상기 포토레지스트 패턴의 단차부를 통해 침투한 스트립퍼에 의해 상기 투명 도전막이 덮힌 포토레지스트 패턴을 제거하여 상기 박막 트랜지스터와 접속된 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 게이트 라인, 데이터 라인, 박막 트랜지스터 및 단차 유발 패턴을 형성하는 단계는
    상기 기판 상에 게이트 라인, 상기 박막트랜지스터의 게이트 전극 및 상기 단차 유발 패턴을 포함하는 게이트 금속 패턴을 형성하는 단계와;
    상기 게이트 라인, 게이트 전극 및 단차 유발 패턴을 덮는 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 반도체 패턴과, 상기 단차 유발 패턴과 중첩되는 상기 데이터 라인, 상기 박막트랜지스터의 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴을 상기 반도체 패턴 위에 형성하는 단계를 포함하는 것 을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  11. 제 9 항에 있어서,
    상기 게이트 라인, 데이터 라인, 박막 트랜지스터 및 단차 유발 패턴을 형성하는 단계는
    상기 기판 상에 게이트 라인 및 상기 박막트랜지스터의 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계와;
    상기 게이트 라인 및 게이트 전극을 덮는 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 반도체 패턴과, 상기 게이트 라인과 중첩되는 단차 유발 패턴, 상기 데이터 라인, 상기 박막트랜지스터의 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴을 상기 반도체 패턴 위에 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 반도체 패턴은 상기 소스/드레인 금속 패턴와 함께 슬릿 마스크 또는 하프톤 마스크를 이용한 하나의 마스크 공정으로 형성된 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  13. 제 9 항에 있어서,
    상기 단차 유발 패턴들은 서로 이격되어 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  14. 제 13 항에 있어서,
    상기 단차 유발 패턴들을 서로 연결시키도록 상기 단차 유발 패턴들 사이에 연결 패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  15. 제 14 항에 있어서,
    상기 연결 패턴은 폭이 일정하거나 상기 단차 유발 패턴들쪽으로 갈수록 폭이 점진적으로 증가하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
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