KR20080062477A - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 마스크 공정 증가없이 개구율 및 신뢰성을 개선할 수 있는 액정표시장치 및 그 제조 방법에 관한 것이다.
본 발명에 따른 액정표시장치의 제조 방법은 하부 기판 위에 차단막을 형성하는 단계와; 상기 차단막 위에 게이트 도전 패턴을 형성하는 단계와; 상기 게이트 도전 패턴 및 상기 차단막을 덮도록 절연막을 형성하는 단계와; 상기 절연막 위에 반도체 패턴 및 상기 반도체 패턴 상에 소스/드레인 패턴을 형성하는 단계와; 상기 반도체 패턴, 소스/드레인 패턴 및, 절연막을 덮도록 형성된 보호막을 형성하는 단계와; 상기 보호막, 소스/드레인 패턴, 절연막, 차단막을 관통하는 화소 패턴홀 및 상기 화소 패턴홀 내에 화소 전극을 형성하는 단계를 포함한다.

Description

액정표시장치 및 그 제조방법{Liquid crystal display device and Manufacturing method thereof}
도 1은 종래 4 마스크 공정을 통해 제조된 액정표시장치의 박막 트랜지스터 어레이 기판의 일부를 나타내는 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 I-I'선과 Ⅱ-Ⅱ'선을 따라 절취하여 나타내는 단면도.
도 3a 내지 도 3h는 도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 과정을 단계적으로 설명하기 위한 단면도들.
도 4는 도 2에 도시된 데이터 라인부 및 이에 대응하는 칼라 필터 어레이 패널의 일부를 나타내는 도면.
도 5는 본 발명에 따른 박막 트랜지스터 어레이 패널을 개략적으로 나타내는 평면도.
도 6은 도 5에 도시된 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ' 선을 따라 절취하여 나타낸 박막 트랜지스터 어레이 패널의 단면도.
도 7은 도 6에 도시된 데이터 라인부(Ⅵ-Ⅵ'부) 및 이에 대응하는 칼라 필터 어레이를 개략적으로 나타내는 단면도.
도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 어레이 패널의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 및 도 9b는 제1 마스크 공정을 단계적으로 설명하기 위해 나타낸 단면도들.
도 10a 및 도 10b는 본 발명에 따른 박막 트랜지스터 어레이 패널의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 11a 내지 도 11d는 제2 마스크 공정을 단계적으로 설명하기 위해 나타낸 단면도들.
도 12a 및 도 12b는 본 발명에 따른 박막 트랜지스터 어레이 패널의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 13a 내지 도 13d는 제3 마스크 공정을 단계적으로 설명하기 위해 나타낸 단면도들.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
20, 120 : 반도체 패턴 21, 121 : 활성층
23, 123 : 오믹 접촉층 160, 162, 164 : 패턴홀
13 : 접촉홀 14, 114 : 화소 전극
129 : 스토리지 캐패시터 142 : 데이터 패드 하부 전극
144 : 데이터 패드 상부 전극 140 : 데이터 패드
132 : 게이트 패드 하부 전극 134 : 게이트 패드 상부 전극
130 : 게이트 패드 45, 203, 217, 221 : 포토레지스트 패턴
124 : 스토리지 전극 25, 151 : 하부 기판
50, 180 : 칼라 필터 어레이 패널 52, 182 : 상부 기판
54 : 블랙 매트릭스 152 : 차단막
27, 154 : 절연막 29, 156 : 보호막
본 발명은 액정표시장치 및 그 제조 방법에 관한 것이다. 특히 본 발명은 마스크 공정 증가없이 개구율 및 신뢰성을 개선할 수 있는 액정표시장치 및 그 제조 방법에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 액정패널을 구동하기 위한 구동회로와, 액정패널에 광을 조사하기 위한 백 라이트 유닛을 구비한다. 액정패널은 서로 대향하는 박막 트랜지스터 어레이 패널 및 칼라필터 어레이 패널과, 두 패널 사이에 위치하여 일정한 셀갭 유지하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 패널은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 패널은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 종래의 4마스크 공정을 이용한 박막 트랜지스터 어레이 패널의 일부를 나타내는 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 패널을 Ⅰ-Ⅰ'선과 Ⅱ-Ⅱ'선을 따라 절취하여 나타내는 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 패널은 하부 기판(25) 위에 게이트 절연막(27)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화 소 영역에 형성된 화소 전극(14)과, 게이트 라인(2)과 화소 전극(14)의 중첩부에 형성된 스토리지 캐패시터(미도시)를 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역을 정의한다.
박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(14)에 접속된 드레인 전극(12)을 구비한다. 또한, 박막 트랜지스터(6)는 게이트 전극(8)과 게이트 절연막(27)을 사이에 두고 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이에 채널(11)을 형성하는 활성층(21)을 더 구비한다. 이러한 활성층(21) 위에는 데이터 라인(4), 소스 전극(10), 드레인 전극(12)과 오믹 접촉을 위한 오믹 접촉층(23)이 더 형성된다.
화소 전극(14)은 보호막(29)을 관통하는 접촉홀(13)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다.
이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(미도시)는 화소 전극(14)에 충전된 화소 신호가 다음 화 소 신호가 충전될 때까지 안정적으로 유지되게 한다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판을 제조하는 4마스크 공정을 상세히 하면 도 3a 내지 도 3h에 도시된 바와 같다.
도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(25) 상에 게이트 전극(8)을 포함하는 제1 도전 패턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(25) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 전극(8)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 게이트 금속층으로는 알루미늄계 금속 등이 이용된다.
도 3b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(25) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(27), 비정질 실리콘층(51), n+ 비정질 실리콘층(53), 그리고 소스/드레인 금속층(41)이 순차적으로 형성된다. 여기서, 게이트 절연막(27)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 또한, 소스/드레인 금속층(41)으로는 몰리브덴(Mo)등의 금속이 이용된다.
그 다음, 소스/드레인 금속층(41) 위에 포토레지스트(43)를 형성한 후 제2 마스크(50)가 하부기판(25) 상부에 정렬된다. 제2 마스크(50)는 자외선을 노출시키는 투과영역(P1)과, 자외선의 일부를 투과시키는 부분 투과영역(P2)과, 자외선을 차단하는 차단 영역(P3)을 구비한다. 제2 마스크 기판(50)의 부분 투과영역(P2)은 회절 노광부 또는 반투과부를 구비함으로써 자외선의 일부만을 투과시킨다.
이러한 제2 마스크(50)를 이용한 포토레지스트(43)를 노광한 후 현상함으로써 제2 마스크(50)의 차단 영역(P3)과 부분 투과영역(P2)에 대응하는 부분에 도 3c에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(45)이 형성된다. 즉, 부분 투과영역(P2)에 형성된 제2 포토레지스트 패턴(45B)은 차단 영역(P3)에서 형성된 제1 포토레지스트 패턴(45A)보다 낮은 높이를 갖게 된다.
이러한 포토레지스트 패턴(45)을 이용하여 노출된 소스/드레인 금속층(41) 과 노출된 소스/드레인 금속층(41) 하부의 n+ 비정질 실리콘층(53) 및 비정질 실리콘층(51)을 순차적으로 식각하여 제거한다. 포토레지스트 패턴(45)을 이용하여 소스/드레인 금속층(41), n+ 비정질 실리콘층(53) 및 비정질 실리콘층(51)을 순차적으로 제거하면 도 3d에 도시된 바와 같이 데이터 라인(4), 소스-드레인 금속패턴(73), 소스-드레인 금속패턴(73) 하부에 반도체 패턴(20)이 형성된다.
그 다음, 기체 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(45)을 애싱함으로써 도 3e에 도시된 바와 같이 제1 포토레지스트 패턴(45A)은 얇아지게 되고, 제2 포토레지스트 패턴(45B)은 제거된다. 애싱 공정 진행시 제2 포토레지스트 패턴(45B)의 제거와 함께 제1 포토레지스트 패턴(45A)의 양측부도 동시에 제거된다. 그리고, 도 3e에 도시된 바와 같이 애싱된 제1 포토레지스트 패턴(45A)을 이용한 습식 식각 공정으로 포토레지스트 패턴(45)의 애싱 공정 후 노출된 소스-드레인 금속패턴(73)과 데이터 라인(4)이 제거된다. 애싱 공정 후 노출된 소스-드레인 금속패턴(73)이 제거됨에 따라 소스 전극(10)과 드레인 전극(12)이 형성되 고, 제거된 소스-드레인 금속패턴(73) 및 데이터 라인(4) 아래의 오믹 접촉층(23)이 노출된다.
노출된 오믹 접촉층(23)은 도 3f에 도시된 바와 같이 애싱된 제1 포토레지스트 패턴(45A)을 이용한 건식 식각으로 제거되고, 박막 트랜지스터의 채널부(11)가 형성된다.
그리고, 도 3g에 도시된 바와 같이 소스 전극(10) 및 드레인 전극(12)과 데이터 라인(4) 위에 남아 있던 제1 포토레지스트 패턴(45A)이 스트립 공정으로 제거된다.
도 3b 내지 도 3g에서 상술한 바와 같이 단차를 갖는 포토레지스트 패턴(45) 을 이용하여 반도체 패턴(20)과, 박막 트랜지스터의 채널부(11)와, 소스 전극(10) 및 드레인 전극(12)을 하나의 마스크 공정으로 형성할 수 있다. 그러나 애싱된 제1 포토레지스트 패턴(45A)을 이용하여 데이터 라인(4), 소스-드레인 금속 패턴(43)과 오믹 접촉층(23)의 양측부가 한번 더 식각됨으로써 소스 전극(10), 드레인 전극(12) 및 오믹 접촉층(23)의 폭은 그(10, 12, 43) 아래 활성층(21)의 폭보다 좁게 형성된다. 이하, 소스 전극(10), 드레인 전극(12) 및 오믹 접촉층(23)의 폭보다 넓게 형성된 활성층(21)의 일부를 액티브 테일(Active tail)이라 한다.
도 3h를 참조하면, 소스 전극(10), 드레인 전극(12), 채널부(11), 데이터 라인(4)을 포함하는 제2 도전 패턴군이 형성된 게이트 절연막(27) 상에 제3 마스크 공정을 이용하여 접촉홀(13)을 포함하는 보호막(52)이 형성된다. 그리고 접촉홀(13)을 포함하는 보호막(52) 상에 제4 마스크를 이용하여 화소 전극(14)이 형성 된다.
제3 마스크 공정 및 제4 마스크 공정을 상세히 하면, 제2 도전 패턴군이 형성된 게이트 절연막(27) 상에 PECVD 등의 증착 방법으로 보호막(29)이 전면 형성된다. 이어서, 보호막(29)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 접촉홀(13)이 형성된다. 접촉홀(13)은 보호막(29)을 관통하여 드레인 전극(12)을 노출시킨다.
그리고 보호막(29) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패터닝됨으로써 화소 전극(14)이 형성된다. 화소 전극(14)은 접촉홀(13)을 통해 드레인 전극(12)과 전기적으로 접속된다.
이와 같이, 종래 박막 트랜지스터 어레이 패널 및 그 제조 방법은 4 마스크 공정을 채용함으로써 5 마스크 공정을 이용한 경우보다 제조 공정수를 줄임과 아울러 그에 비례하는 제조 단가를 절감할 수 있게 된다. 그러나 4마스크 공정을 통해 제조된 액정표시장치는 도 3b 내지 도 3g에서 상술한 바와 같이 액티브 테일을 형성시킨다. 이 액티브 테일은 4마스크 공정을 통해 제조되는 액정표시장치의 개구율을 저하시킬 뿐 아니라 신뢰성을 저하시키는 원인이 된다.
도 4는 액티브 테일로 인한 개구율 저하 및 신뢰성 저하에 대해 상세히 설명하기 위해 도 2에 도시된 데이터 라인부 및 이에 대응하는 칼라 필터 어레이 패널의 일부를 나타내는 도면이다. 액정표시장치의 칼라 필터 어레이 패널(50)은 상부 기판(52) 상에 칼라 필터들(미도시)이 형성될 셀 영역을 구획하는 블랙 매트릭 스(54)를 포함한다. 이러한 블랙 매트릭스(54)는 게이트 라인 및 데이터 라인(4)과 중첩되게 형성된다. 그리고 블랙 매트릭스(54)는 칼라 필터 어레이 패널(50) 및 박막 트랜지스터 어레이 패널의 합착 마진을 고려하여 게이트 라인 및 데이터 라인(4)의 보다 넓은 폭으로 형성된다. 여기서, 블랙 매트릭스(54)가 형성된 영역에 입사되는 광은 블랙 매트릭스(54)에 가려져서 화면에 표시되지 않고 소멸되므로 액정표시장치의 개구율을 떨어뜨린다. 특히, 4마스크 공정을 통해 제조된 데이터 라인(4)과 중첩되는 블랙 매트릭스(54)는 개구율을 저하시키는 주요 원인이 된다.
도 4에 도시된 바와 같이 4 마스크 공정을 통해 제조되는 데이터 라인(4)의 양측에는 액티브 테일(A1)이 형성된다. 이러한 액티브 테일(A1)의 형성으로 인하여 4 마스크 공정을 통해 제조되는 데이터 라인(4)과 중첩되는 블랙 매트릭스(54)의 폭은 액티브 테일(A1)까지 고려하여 설정되어야 하므로 종래 5 마스크에 비해 더 넓은 폭으로 형성되어야 한다. 실질적으로 4 마스크 공정을 통해 제조된 데이터 라인(4)과 중첩된 블랙 매트릭스는 합착 마진을 고려하여 화소 전극(14)이 형성된 개구 영역 쪽으로 약 5㎛의 폭으로 중첩되게 형성된다. 이에 따라 4 마스크 공정을 통해 제조되는 액정표시장치의 개구율은 종래 5마스크를 통해 제조되는 액정표시장치의 개구율에 비해 저하된다.
또한, 4 마스크 공정을 통해 제조되는 데이터 라인(4)의 하부에는 활성층(21)이 중첩된다. 이 활성층(21)은 박막 트랜지스터 어레이 패널 배면에 형성된 백라이트 유닛으로부터 조사되는 광에 의해 활성화되어 데이터 라인(4) 및 박막 트랜지스터에 누설전류를 흐르게 함으로써 박막 트랜지스터의 오프(off)전류를 높힌 다. 이러한 광 누설전류로 인하여 박막 트랜지스터의 신뢰성이 저하된다.
그리고 박막 트랜지스터 패널 배면에서 광을 조사하는 백라이트 유닛은 소정의 진동주기로 온-오프된다. 이에 따라 백라이트 유닛이 온(on) 상태일 때, 데이터 라인(4)의 하부에 형성된 활성층(21)이 광에 의해 활성화되어 활성층(21)과 화소 전극(14)사이에 제1 기생캡(Cdp1)이 형성된다. 반면, 백라이트 유닛이 오프(off) 상태일 때, 활성층(21)은 비활성화 상태이므로 데이터 라인(4)과 화소 전극(14) 사이에 제2 기생캡(Cdp2)이 형성된다. 이러한 제1 기생캡(Cdp1) 및 제2 기생캡(Cdp2)의 용량이 다르므로 백라이트 유닛의 진동주기마다 액정표시장치에 표시되는 신호가 불안정하게 된다. 따라서, 액정표시장치의 화면에는 백라이트 유닛의 진동주기에 따라 물결무늬가 발생하는 웨이브 노이즈(wave noise) 현상이 발생한다.
상술한 바와 같이 4 마스크 공정을 채용하여 제조된 액정표시장치는 5 마스크 공정을 이용한 경우보다 제조 공정수를 줄일 수 있었으나, 액정표시장치의 개구율 및 신뢰성이 저하되는 문제가 있다.
본 발명의 목적은 마스크 공정 증가없이 개구율 및 신뢰성을 개선할 수 있는 액정표시장치 및 그 제조 방법에 관한 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치는 본 발명에 따른 액정표시장치는 하부 기판 위에 형성된 차단막; 상기 차단막 위에 형성된 게이트 도전 패턴과; 상기 게이트 도전 패턴 및 상기 차단막을 덮도록 형성된 절연막과; 상기 절연막 위에 형성된 반도체 패턴과; 상기 반도체 패턴 위에 형성된 소스/드레인 패턴과; 상기 반도체 패턴, 소스/드레인 패턴 및, 절연막을 덮도록 형성된 보호막과; 상기 보호막, 소스/드레인 패턴, 절연막, 차단막을 관통하는 화소 패턴홀과; 상기 화소 패턴홀에 형성되는 화소 전극을 포함한다.
그리고 본 발명에 따른 액정표시장치의 제조 방법은 하부 기판 위에 차단막을 형성하는 단계와; 상기 차단막 위에 게이트 도전 패턴을 형성하는 단계와; 상기 게이트 도전 패턴 및 상기 차단막을 덮도록 절연막을 형성하는 단계와; 상기 절연막 위에 반도체 패턴 및 상기 반도체 패턴 상에 소스/드레인 패턴을 형성하는 단계와; 상기 반도체 패턴, 소스/드레인 패턴 및, 절연막을 덮도록 형성된 보호막을 형성하는 단계와; 상기 보호막, 소스/드레인 패턴, 절연막, 차단막을 관통하는 화소 패턴홀 및 상기 화소 패턴홀 내에 화소 전극을 형성하는 단계를 포함한다.
상기 게이트 도전 패턴은 게이트 라인과, 상기 게이트 라인으로부터 연장된 게이트 전극 및 게이트 패드 하부 전극을 포함하고, 상기 소스/드레인 패턴은 상기 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인, 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극 및 소스 전극과, 상기 소스 전극과 마주하는 드레인 전극을 포함한다.
상기 화소 패턴홀 및 화소 전극을 형성하는 단계는 상기 보호막 상에 포토레 지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 상기 보호막, 상기 드레인 전극, 상기 상기 반도체 패턴, 상기 절연막 및, 상기 차단패턴을 식각하여 상기 화소 패턴홀을 형성하는 단계와; 상기 화소 패턴홀 내부 및 상기 포토레지스트 패턴 위에 투명 금속층을 증착하는 단계와; 상기 포토레지스트 패턴 및 그 상부의 투명 금속층을 리프트 오프로 제거하는 단계를 포함한다.
상기 화소 패턴홀 및 화소 전극을 형성하는 단계에서 상기 보호막 및 절연막을 관통하여 상기 게이트 패드 하부 전극의 상면을 노출시키는 게이트 패드 패턴홀을 상기 화소 패턴홀과 동시에 형성하고, 상기 게이트 패드 패턴홀에 내에 게이트 패드 상부 전극을 상기 화소 전극과 동시에 형성한다.
상기 화소 패턴홀 및 화소 전극을 형성하는 단계에서 상기 보호막, 절연막, 데이터 패드 하부 전극 및, 반도체 패턴을 관통하여 상기 데이터 패드 하부 전극 및 상기 하부 기판을 노출시키는 데이터 패드 패턴홀을 상기 화소 패턴홀과 동시에 형성하고, 상기 데이터 패드 패턴홀에 내에 데이터 패드 상부 전극을 상기 화소 전극과 동시에 형성한다.
상기 소스/드레인 패턴은 상기 게이트 라인과 중첩된 스토리지 전극을 포함한다.
상기 화소 패턴홀은 상기 스토리지 전극의 측면을 노출시키고, 상기 화소 전극은 상기 스토리지전극의 측면과 접촉된다.
상기 목적외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 본 발명의 바람직한 실시 예들을 도 5 내지 도 13d를 참조하여 설명하기로 한다.
본 발명에 따른 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 액정패널을 구동하기 위한 구동회로와, 액정패널에 광을 조사하기 위한 백라이트 유닛을 구비한다. 액정패널은 서로 대향하는 박막 트랜지스터 어레이 패널 및 칼라필터 어레이 패널과, 두 패널 사이에 위치하여 일정한 셀갭 유지하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 패널은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 패널은 칼라 구현을 위한 칼라 필터들 및 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
도 5는 본 발명에 따른 박막 트랜지스터 어레이 패널을 개략적으로 나타내는 평면도이다. 또한, 도 6은 도 5에 도시된 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ' 선을 따라 절취하여 나타낸 박막 트랜지스터 어레이 패널의 단면도이다.
도 5 및 도 6을 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 패널은 하부기판(150) 위에 형성된 차단막(152), 차단막(152) 위에 형성된 게이트 라인(102), 상기 게이트 라인(102)과 절연되게 교차하여 화소 영역을 정의하는 데이터 라인(104) 및, 그 교차부마다 형성된 박막 트랜지스터(106)와, 상기 화소 영역에 형성된 화소 전극(114)을 구비한다. 그리고 박막 트랜지스터 어레이 패널은 게이트 라인(102)과, 상기 게이트 라인(102)과 중첩되며 화소전극(114)과 접속된 스 토리지 전극(125)으로 구성된 스토리지 캐패시터(129)를 더 구비한다. 또한 박막 트랜지스터 어레이 패널은 게이트 라인(102)과 접속된 게이트 패드(130) 및, 데이터 라인(104)과 접속된 데이터 패드(140)를 더 구비한다.
게이트 라인(102)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(104)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게이트 라인(102) 및 데이터 라인(104)은 절연막(154)을 사이에 두고 교차하여 절연된다. 또한, 데이터 라인(104)의 하부에는 활성층(121) 및 오믹 접촉층(123)을 포함하는 반도체 패턴(120)이 중첩된다.
박막 트랜지스터(106)는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104) 상의 비디오 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하여 박막 트랜지스터(106)는 게이트 라인(102)으로부터 연장된 게이트 전극(108), 데이터 라인(104)으로부터 연장된 소스 전극(110) 및, 소스 전극(110)과 마주하며 화소 전극(114)과 접속된 드레인 전극(112)을 포함한다. 또한 박막 트랜지스터(106)는 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성함과 아울러 절연막(154)을 사이에 두고 게이트 전극(108)에 전면 중첩되는 반도체 패턴(120)을 구비한다.
반도체 패턴(120)은 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되어 소스 전극(110)과 드레인 전극(112) 사이의 채널부를 형성하는 활성층(121) 및, 활성층(121) 위에서 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(123)으로 구성된다.
화소 전극(114)은 박막 트랜지스터(106)로부터 비디오 신호를 공급받아 공통 전극(미도시)과 전계를 형성한다. 이를 위하여, 화소 전극(114)은 하부 기판(150) 전면에 형성된 보호막(156), 절연막(154) 및 차단막(152)을 관통하여 드레인 전극(112) 및 그 하부의 반도체 패턴(120)의 측면을 노출시키는 화소 패턴홀(160)에 의해 정의되어 형성된다. 화소 패턴홀(160)은 드레인 전극(112) 및 그 하부의 반도체 패턴(120)의 측면을 노출시킨다. 이에 따라 화소 전극(114)은 드레인 전극(112) 및 그 하부의 반도체 패턴(120)의 측면과 접속된다. 또한 화소 패턴홀(160)은 보호막(156), 절연막(154) 및 차단막(152)의 측면을 노출시킨다. 이에 따라 화소 전극(114)은 보호막(156), 절연막(154) 및 차단막(152)의 측면과 접촉한다. 이와 같이 박막 트랜지스터(106)와 접속된 화소 전극(114)은 공통 전극(미도시)과 함께 전계를 형성한다. 이러한 전계에 따라 액정분자들(미도시)은 유전 이방성에 의해 회전한다. 그리고 액정분자들(미도시)의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라짐으로써 본 발명에 따른 액정표시장치는 계조를 구현할 수 있다.
스토리지 캐패시터(129)는 화소 전극(114)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터(129)는 절연막(154)을 사이에 두고 서로 중첩되는 전단 게이트 라인(102) 및 스토리지 전극(125)과, 상기 스토리지 전극(125)과 접속된 화소 전극(114)으로 형성된다. 스토리지 전극(125)의 하부에는 반도체 패턴(120)이 중첩된다. 이러한 스토리지 전극(129)은 화소 영역으로부터 연장된 화소 패턴홀(160)을 통해 노출된다. 따라서 스토리지 전극(125)은 화소 패턴홀(160)에 의해 정의되어 형성된 화소 전극(114)과 접속된다. 화소 패턴홀(160)은 스토리지 전극(125) 및 그 하부에 중첩된 반도체 패턴(120)의 측면을 노출시킨다. 이에 따라 화소 전극(114)은 스토리지 전극(125) 및 그 하부에 중첩된 반도체 패턴(120)의 측면과 접속된다.
게이트 라인(102)은 게이트 패드(130)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(130)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(132), 절연막(154) 및 보호막(156)을 관통하여 게이트 패드 하부 전극(132)을 노출시키는 게이트 패드 패턴홀(162)과, 게이트 패드 패턴홀(162)에 의해 정의되어 형성된 게이트 패드 상부 전극(134)으로 구성된다. 게이트 패드 상부 전극(134)은 게이트 패드 패턴홀(162)을 통해 노출된 게이트 패드 하부 전극(132)과 접속되며, 절연막(154) 및 보호막(156)의 측면과 접촉된다.
데이터 라인(104)은 데이터 패드(140)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(140)는 데이터 라인(104)으로부터 연장된 데이터 패드 하부 전극(142), 데이터 패드 하부 전극(142) 하부에 중첩된 반도체 패턴(120), 데이터 패드 하부 전극(142) 및 반도체 패턴(120)을 노출시키는 데이터 패드 패턴홀(164) 및, 데이터 패드 패턴홀(164)에 의해 정의되어 형성된 데이터 패드 상부 전극(144)으로 구성된다. 데이터 패드 패턴홀(164)은 보호막(156), 데이터 패드 하부 전극(142), 반도체 패턴(120), 절연막(154) 및, 차단막(152)을 관통하여 보호막(156), 데이터 패드 하부 전극(142), 반도체 패턴(120), 절연막(154) 및, 차단막(152)의 측면 및 하부 기판(150)을 노출시킨다. 이에 따라 데이터 패드 상부 전 극(144)은 데이터 패드 하부 전극(142) 및 반도체 패턴(120)의 측면과 접속된다. 또한 데이터 패드 상부 전극(144)은 보호막(156), 절연막(154), 차단막(152)의 측면 및, 하부 기판(150)과 접촉한다.
본 발명에 따른 박막 트랜지스터 어레이 패널은 하부 기판(150) 위에 형성된 차단막(152)을 포함한다. 차단막(152)은 백라이트 유닛으로부터 입사되는 광이 활성층(121)에 조사되지 않도록 광을 차단하는 역할을 한다. 이러한 차단막(152)은 박막 트랜지스터(106), 게이트 라인(102), 데이터 라인(104), 게이트 패드부(130), 데이터 패드부(140) 및, 스토리지 캐패시터(129)와 중첩되게 형성된다. 또한, 차단막(152)은 화소 패턴홀(160)을 통해 관통되므로 화소 영역을 가리지 않는다. 이에 따라 본 발명에 따른 액정표시장치의 개구율은 개선된다. 또한 본 발명은 활성층(121)에 입사되는 광이 차단막(152)에 의해 가려지는 구조이므로 광누설 전류 발생 및 웨이브 노이즈 현상을 개선할 수 있다. 더 나아가 본 발명은 차단막(152)이 박막 트랜지스터 어레이 패널에 형성되어 비개구부를 모두 가리므로 종래 칼라 필터 어레이 패널에 형성된 블랙 매트릭스를 삭제할 수 있는 구조이다.
도 7은 도 6에 도시된 데이터 라인부(Ⅵ-Ⅵ'의 단면) 및 이에 대응하는 칼라 필터 어레이를 개략적으로 나타내는 단면도이다. 도 7을 참조하면, 데이터 라인(104) 및 데이터 라인(104) 보다 넓은 폭으로 형성된 활성층(121)은 하부 기판(150) 위에 형성된 차단막(152)과 중첩된다. 이에 따라 백라이트 유닛으로부터 입사되는 광은 차단막(152)에 의해 가려져서 활성층(121)에 입사되지 못한다. 또한 본 발명에 따른 차단막(152)은 박막 트랜지스터 패널에 형성되어 활성층(121)을 포함한 비개구부를 확실하게 가려줄 수 있으므로 합착 마진을 고려할 필요가 없다. 이에 따라 본 발명에 따른 차단막(152)은 합착마진을 고려하여 개구부를 향해 약 5㎛폭만큼 더 넓은 폭으로 형성될 필요가 없으므로 그 만큼 개구율을 향상시킬 수 있다.
이와 같은 본 발명에 따른 박막 트랜지스터 어레이 패널은 다음과 같이 3마스크 공정을 통해 형성된다.
도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 어레이 패널의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 8a 및 도 8b를 참조하면, 제1 마스크 공정으로 하부 기판(150) 위의 전 영역에 차단막(152)이 형성되고, 상기 차단막(152) 상에 게이트 라인(102), 게이트 전극(108) 및 게이트 패드 하부 전극(132)을 포함하는 게이트 도전 패턴이 형성된다.
도 9a 및 도 9b는 제1 마스크 공정을 단계적으로 설명하기 위해 나타낸 단면도들이다.
도 9a에 도시된 바와 같이 먼저 하부 기판(150)위에 차단막(152)이 하부 기판(150) 전면에 형성된다. 이 후, 스퍼터링 방법등의 증착방법을 통해 게이트 금속층(201)이 형성되고, 게이트 금속층(201) 위에는 제1 마스크를 이용한 포토리쏘그래피 공정으로 제1 포토레지스트 패턴(203)이 형성된다. 여기서, 차단막(152)으로는 블랙 계열의 수지가 이용되고, 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층 또는 이중층 이상으 로 적층되어 이용된다.
상술한 제1 포토레지스트 패턴(203)을 이용하여 게이트 금속층(201)이 노출된 부분을 습식식각 공정으로 제거하면, 도 9b에 도시된 바와 같이 차단막(152) 상에는 게이트 도전 패턴이 형성된다.
도 10a 및 도 10b는 본 발명에 따른 박막 트랜지스터 어레이 패널의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 10a 및 도 10b를 참조하면, 차단막(152) 위에 게이트 도전 패턴을 덮도록 절연막(154)이 전면 형성된다. 이 후, 제2 마스크 공정으로 절연막 위에 활성층(121) 및 오믹 접촉층(123)을 포함하는 반도체 패턴(120)과, 반도체 패턴(120)과 중첩되며 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 스토리지 전극(125) 및 데이터 패드 하부 전극(142)을 포함하는 소스/드레인 패턴이 형성된다.
도 11a 내지 도 11d는 제2 마스크 공정을 단계적으로 설명하기 위해 나타낸 단면도들이다.
도 11a에 도시된 바와 같이 차단막(152) 위에 PECVD등의 증착방법으로 절연막(154), 비정질 실리콘층(211), 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(213) 및 소스/드레인 금속층(215)이 순차적으로 형성된다. 절연막(154)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 그리고 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층 또는 이중층 이상으로 적층되어 이용된다.
그리고, 하프 톤 마스크 또는 회절 노광 마스크를 이용한 포토리소그래피 공 정으로 두께가 다른 제2 포토레지스트 패턴(217)이 형성된다. 이하에서는 회절 노광 마스크를 이용한 포토리소그래피 공정을 통해 제2 포토레지스트 패턴(217)이 형성된 것을 예로 들어 설명한다. 제2 포토레지스트 패턴(217)은 서로 다른 두께의 제2A 및 제2B 포토레지스트 패턴(217A, 217B)과, 개구부를 갖게 된다. 상대적으로 낮은 제2B 포토레지스트 패턴(217B)은 회절 노광 마스크의 회절 노광부와 중첩된 제2 포토레지스트의 회절 노광 영역에, 상기 제2B 포토레지스트 패턴(217B) 보다 두꺼운 제2A 포토레지스트 패턴(217A)은 차단부와 중첩된 차단 영역에, 개구부는 투과부와 중첩된 풀(Full) 노광 영역에 형성된다.
이 후, 도 11b에 도시된 바와 같이 제2 포토레지스트 패턴(217)을 마스크로 이용한 습식식각 공정 및 건식식각 공정으로 제2 포토레지스트 패턴(217)의 개구부를 통해 노출된 소스 드레인 금속층(215), 비정질 실리콘층(211) 및, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(213)이 패터닝됨으로써 반도체 패턴(120) 및 그 상부의 소스/드레인 패턴이 형성된다. 이 때, 소스 전극(110) 및 드레인 전극(112)사이에는 활성층(121)이 노출되는 반도체 채널부가 형성되지 않고, 소스 전극(110) 및 드레인 전극(112)이 서로 연결된 상태이다.
이어서 도 11c에 도시된 바와 같이 애싱 공정으로 제2B 포토레지스트 패턴(217B)은 제거되고, 제2A 포토레지스트 패턴(217A)의 두께는 얇아진다. 그리고 제2B 포토레지스트 패턴(217B)이 제거된 부분에서는 소스/드레인 금속층이 노출된다.
이 후, 도 11d에 도시된 바와 같이 애싱된 제2A 포토레지스트 패턴(217A)을 마스크로 이용한 습식식각 공정 및 건식식각 공정으로 소스/드레인 금속층 및 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층이 패터닝됨으로써 소스 전극(110) 및 드레인 전극(112)은 분리되고, 소스 전극(110) 및 드레인 전극(112) 사이에는 활성층(121)이 노출된 반도체 채널부가 형성된다. 그리고, 잔존하는 제2A 포토레지스트 패턴(217A)은 스트립 공정으로 제거된다.
도 12a 및 도 12b는 본 발명에 따른 박막 트랜지스터 어레이 패널의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 12a 및 도 12b를 참조하면, 절연막(154) 위에 반도체 패턴(120) 및 소스/드레인 패턴을 덮도록 보호막(156)이 형성된다. 또한 제3 마스크 공정으로 보호막(156), 절연막(154) 및 차단막(152)을 관통하는 패턴홀(160, 162, 164) 형성되고, 상기 패턴홀(160, 162, 164)에 의해 정의되는 투명 도전 패턴(114, 134, 144)이 형성된다.
패턴홀은 화소 패턴홀(160), 게이트 패드 패턴홀(162) 및 데이터 패드 패턴홀(164)을 포함한다. 화소 패턴홀(160)은 보호막(156), 드레인 전극(114), 스토리지 전극(125), 반도체 패턴(120), 절연막(154) 및 차단막(152)의 측면과, 화소 영역과 대응하는 하부 기판(150)을 노출시킨다. 게이트 패드 패턴홀(162)은 보호막(156) 및 절연막(154)의 측면과, 게이트 패드 상부 전극(132)의 상면을 노출시킨다. 데이터 패드 패턴홀(164)은 보호막(156), 데이터 패드 하부 전극(142), 반도체 패턴(120), 절연막(154) 및 차단막(152)의 측면과, 하부 기판(150)면을 노출시킨다.
그리고 투명 도전 패턴은 화소 전극(114), 게이트 패드 상부 전극(134) 및 데이터 패드 상부 전극(144)을 포함한다. 화소 전극(114)은 화소 패턴홀(160)에 의해 정의되며, 보호막(156), 드레인 전극(114), 스토리지 전극(125), 반도체 패턴(120), 절연막(154) 및 차단막(152)의 측면과, 화소 영역과 대응하는 하부 기판(150)과 접촉한다. 게이트 패드 상부 전극(134)은 게이트 패드 패턴홀(162)에 의해 정의되며, 보호막(156) 및 절연막(154)의 측면과, 게이트 패드 상부 전극(132)의 상면과 접촉한다. 데이터 패드 상부 전극(144)은 데이터 패드 패턴홀(164)에 의해 정의되며, 보호막(156), 데이터 패드 하부 전극(142), 반도체 패턴(120), 절연막(154) 및 차단막(152)의 측면과, 하부 기판(150)면과 접촉한다.
도 13a 내지 도 13d는 본 발명에 따른 박막 트랜지스터 어레이 패널의 제조 방법 중 제3 마스크 공정을 단계적으로 설명하기 위해 나타낸 단면도들이다.
도 13a에 도시된 바와 같이 절연막(154) 위에 반도체 패턴(120) 및 소스/드레인 패턴을 덮도록 PECVD등의 증착방법으로 보호막(156)이 형성된다. 보호막(156)으로는 SiOx, SiNx 등과 같은 무기 절연 물질 또는 아크릴계 유기 화합물, BCB 등의 유기 절연물질이 이용된다. 그리고 보호막(156) 위에는 제3 마스크를 이용한 포토리소그래피 공정으로 제3 포토레지스트 패턴(221)이 형성된다.
이어서 제3 포토레지스트 패턴(221)을 마스크로 이용한 식각공정으로 도 13b에 도시된 바와 같이 보호막(156), 드레인 전극(114)의 측면, 스토리지 전극(125)의 측면, 반도체 패턴(120)의 측면, 게이트 절연막(154) 및 차단막(152)을 관통하는 패턴홀들(160, 162, 164)이 형성된다. 특히 소스/드레인 패턴이 몰리브덴(Mo) 으로 형성된 경우, 제3 포토레지스트 패턴(221)을 마스크로 이용한 건식식각 공정만으로 상기 패턴홀들(160, 162, 164) 형성이 가능하다. 이 때 보호막(156), 드레인 전극(114)의 측면, 스토리지 전극(125)의 측면, 반도체 패턴(120)의 측면, 게이트 절연막(154) 및 차단막(152)의 과식각으로 제3 포토레지스트 패턴(221)의 에지부는 보호막(156), 드레인 전극(114)의 측면, 스토리지 전극(125)의 측면, 반도체 패턴(120)의 측면, 게이트 절연막(154) 및 차단막(152)의 에지부보다 돌출된 형태로 형성된다.
이 후, 도 13c에 도시된 바와 같이 제3 포토레지스트 패턴(221)을 덮는 투명 금속층(223)이 전면 형성된다. 투명 금속층(223)으로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등이 이용된다.
이어서 제3 포토레지스트 패턴(221)을 제거하는 리프트-오프(lift-off) 공정으로 도 13d에 도시된 바와 같이 패턴홀들에 의해 정의되는 투명 도전 패턴이 형성된다. 이 때, 제3 포토레지스트 패턴(221)과 보호막(156)의 경계부로 스트립퍼가 침투하게 됨으로써 투명 금속층(223)이 덮힌 제3 포토레지스트 패턴(221)이 보호막(156)으로부터 쉽게 분리될 수 있게 된다. 이는 제3 포토레지스트 패턴(221)의 에지부가 보호막(156)의 에지부보다 돌출된 형태로 형성되어 제3 포토레지스트 패턴(221)의 에지부에서 투명 금속층(223)이 오픈되므로 스트립퍼가 쉽게 침투할 수 있기 때문이다.
상술한 바와 같이 본 발명은 제3 마스크 공정을 통해 차단막을 구비하는 박막 트랜지스터 어레이 패널을 마련할 수 있다. 이와 같이 본 발명에 따른 박막 트랜지스터 어레이 패널의 차단막은 활성층에 입사되는 광을 차단할 수 있으므로 활성층이 데이터 라인의 폭보다 넓은 폭으로 형성되더라도 활성층에 광이 입사되지 않는다. 이에 따라 본 발명에 따른 차단막은 백라이트에 의한 활성층의 활성화에 기인하는 광누설 전류 발생 및 웨이브 노이즈 현상을 개선할 수 있다.
또한 본 발명은 화소 패턴홀을 통해 화소 영역에서는 관통되며, 데이터 라인, 박막 트랜지스터, 게이트 라인 등의 불투명한 배선을 확실하게 가릴 수 있는 차단막을 구비하므로 칼라 필터 어레이 패널의 합착시 합착마진을 고려할 필요가 없다. 이에 따라 본 발명에 따른 액정표시장치의 개구율은 개선된다.
그리고 본 발명은 차단막을 포함한 박막 트랜지스터 어레이 패널을 3 마스크 공정을 통해 제조하므로 상술한 개구율 개선 및 신뢰성 개선과 더불어 마스크 공정이 절감되어 제조 공정을 단순화 시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (14)

  1. 하부 기판 위에 형성된 차단막;
    상기 차단막 위에 형성된 게이트 도전 패턴과;
    상기 게이트 도전 패턴 및 상기 차단막을 덮도록 형성된 절연막과;
    상기 절연막 위에 형성된 반도체 패턴과;
    상기 반도체 패턴 위에 형성된 소스/드레인 패턴과;
    상기 반도체 패턴, 소스/드레인 패턴 및, 절연막을 덮도록 형성된 보호막과;
    상기 보호막, 소스/드레인 패턴, 절연막, 차단막을 관통하는 화소 패턴홀과;
    상기 화소 패턴홀에 형성되는 화소 전극을 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 도전 패턴은 게이트 라인과, 상기 게이트 라인으로부터 연장된 게이트 전극 및 게이트 패드 하부 전극을 포함하고,
    상기 소스/드레인 패턴은 상기 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인, 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극 및 소스 전극과, 상기 소스 전극과 마주하는 드레인 전극을 포함하는 것을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 보호막 및 절연막을 관통하여 상기 게이트 패드 하부 전극의 상면을 노출시키는 게이트 패드 패턴홀과;
    상기 게이트 패드 패턴홀에 형성되어 상기 보호막 및 절연막의 측면 및 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 포함하는 것을 특징으로 하는 액정표시장치.
  4. 제 2 항에 있어서,
    상기 보호막, 절연막, 데이터 패드 하부 전극 및, 반도체 패턴을 관통하여 상기 데이터 패드 하부 전극 및 상기 하부 기판을 노출시키는 데이터 패드 패턴홀과;
    상기 데이터 패드 패턴홀에 형성되어 상기 보호막, 절연막, 데이터 패드 하부 전극, 반도체 패턴의 측면 및, 상기 하부 기판과 접촉된 데이터 패드 상부 전극을 포함하는 것을 특징으로 하는 액정표시장치.
  5. 제 2 항에 있어서,
    상기 화소 패턴홀은 상기 화소 영역과 대응하는 하부 기판을 노출시키고,
    상기 화소 전극은 상기 노출된 하부 기판과, 상기 보호막, 절연막, 드레인 전극, 반도체 패턴 및 차단막의 측면과 접촉되는 것을 특징으로 하는 액정표시장치.
  6. 제 2 항에 있어서,
    상기 소스/드레인 패턴은
    상기 절연막을 사이에 두고 상기 게이트 라인과 중첩된 스토리지 전극을 포함하는 것을 특징으로 하는 액정표시장치.
  7. 제 6 항에 있어서,
    상기 화소 패턴홀은
    상기 스토리지 전극의 측면을 노출시키고, 상기 화소 전극은 상기 스토리지전극의 측면과 접촉되는 것을 특징으로 하는 액정표시장치.
  8. 하부 기판 위에 차단막을 형성하는 단계와;
    상기 차단막 위에 게이트 도전 패턴을 형성하는 단계와;
    상기 게이트 도전 패턴 및 상기 차단막을 덮도록 절연막을 형성하는 단계와;
    상기 절연막 위에 반도체 패턴 및 상기 반도체 패턴 상에 소스/드레인 패턴을 형성하는 단계와;
    상기 반도체 패턴, 소스/드레인 패턴 및, 절연막을 덮도록 형성된 보호막을 형성하는 단계와;
    상기 보호막, 소스/드레인 패턴, 절연막, 차단막을 관통하는 화소 패턴홀 및 상기 화소 패턴홀 내에 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 게이트 도전 패턴은 게이트 라인과, 상기 게이트 라인으로부터 연장된 게이트 전극 및 게이트 패드 하부 전극을 포함하고,
    상기 소스/드레인 패턴은 상기 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인, 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극 및 소스 전극과, 상기 소스 전극과 마주하는 드레인 전극을 포함하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 화소 패턴홀 및 화소 전극을 형성하는 단계는
    상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 상기 보호막, 상기 드레인 전극, 상기 상기 반도체 패턴, 상기 절연막 및, 상기 차단패턴을 식각하여 상기 화소 패턴홀을 형성하는 단계와;
    상기 화소 패턴홀 내부 및 상기 포토레지스트 패턴 위에 투명 금속층을 증착하는 단계와;
    상기 포토레지스트 패턴 및 그 상부의 투명 금속층을 리프트 오프로 제거하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 화소 패턴홀 및 화소 전극을 형성하는 단계에서
    상기 보호막 및 절연막을 관통하여 상기 게이트 패드 하부 전극의 상면을 노출시키는 게이트 패드 패턴홀을 상기 화소 패턴홀과 동시에 형성하고, 상기 게이트 패드 패턴홀에 내에 게이트 패드 상부 전극을 상기 화소 전극과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 화소 패턴홀 및 화소 전극을 형성하는 단계에서
    상기 보호막, 절연막, 데이터 패드 하부 전극 및, 반도체 패턴을 관통하여 상기 데이터 패드 하부 전극 및 상기 하부 기판을 노출시키는 데이터 패드 패턴홀을 상기 화소 패턴홀과 동시에 형성하고, 상기 데이터 패드 패턴홀에 내에 데이터 패드 상부 전극을 상기 화소 전극과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 소스/드레인 패턴은
    상기 게이트 라인과 중첩된 스토리지 전극을 포함하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 화소 패턴홀은
    상기 스토리지 전극의 측면을 노출시키고, 상기 화소 전극은 상기 스토리지전극의 측면과 접촉되는 것을 특징으로 하는 액정표시장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160053376A (ko) * 2014-11-04 2016-05-13 엘지디스플레이 주식회사 고 개구율 평판 표시장치용 박막 트랜지스터 기판
WO2020015172A1 (zh) * 2018-07-18 2020-01-23 深圳市华星光电技术有限公司 Tft基板的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0618921A (ja) * 1992-06-30 1994-01-28 Mitsubishi Electric Corp マトリックス型表示装置
JPH1079514A (ja) * 1996-09-05 1998-03-24 Toshiba Corp アクティブマトリクス基板の製造方法
KR20050060958A (ko) * 2003-12-17 2005-06-22 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조 방법과 검사방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0618921A (ja) * 1992-06-30 1994-01-28 Mitsubishi Electric Corp マトリックス型表示装置
JPH1079514A (ja) * 1996-09-05 1998-03-24 Toshiba Corp アクティブマトリクス基板の製造方法
KR20050060958A (ko) * 2003-12-17 2005-06-22 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조 방법과 검사방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160053376A (ko) * 2014-11-04 2016-05-13 엘지디스플레이 주식회사 고 개구율 평판 표시장치용 박막 트랜지스터 기판
WO2020015172A1 (zh) * 2018-07-18 2020-01-23 深圳市华星光电技术有限公司 Tft基板的制作方法

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