JP4107662B2 - 薄膜トランジスタアレイ基板の製造方法 - Google Patents

薄膜トランジスタアレイ基板の製造方法 Download PDF

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Description

本発明は薄膜トランジスタアレイ基板及びその製造方法に係り、特に、マスク工程数を減らすことができる薄膜トランジスタアレイ基板及びその製造方法に関するものである。
通常の液晶表示装置は電界を利用して液晶の光透過率を調節することで画像を表示するようになる。このため、液晶表示装置は、液晶セルがマトリックス状に配列された液晶パネルと、液晶パネルを駆動するための駆動回路を具備する。
液晶パネルは、互いに対向する薄膜トランジスタアレイ基板及びカラーフィルターアレイ基板と、二つの基板の間に一定なセルギャップ維持のために位置するスペーサと、そのセルギャップに満たされた液晶を具備する。
薄膜トランジスタアレイ基板は、ゲートライン及びデータラインと、そのゲートラインとデータラインの交差部ごとにスイッチ素子として形成された薄膜トランジスタと、液晶セル単位に形成されて薄膜トランジスタに接続された画素電極などと、それらの上に塗布された背向膜で構成される。ゲートラインとデータラインはそれぞれのパッド部を通して駆動回路から信号が供給される。薄膜トランジスタはゲートラインに供給されるスキャン信号に応答してデータラインに供給される画素電圧信号を画素電極に供給する。
カラーフィルターアレイ基板は、液晶セル単位で形成されたカラーフィルターと、カラーフィルターの間の区分及び外部光反射のためのブラックマトリックスと、液晶セルに共通的に基準電圧を供給する共通電極などと、それらの上に塗布される背向膜で構成される。液晶パネルは薄膜トランジスタアレイ基板とカラーフィルターアレイ基板を別途に製作してはり合わせた後、液晶を注入し封入することで完成するようになる。
このような液晶パネルにおいて、薄膜トランジスタアレイ基板は半導体工程を含むことと共に多数のマスク工程を要することにより製造工程が複雑で液晶パネル製造単価上昇の主要原因になっている。これを解決するために、薄膜トランジスタアレイ基板はマスク工程数を減らす方向に発展している。これは一つのマスク工程が蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程などのような多くの工程を含んでいるためである。このようなことから、最近において、薄膜トランジスタアレイ基板の標準マスク工程だった５マスク工程から一つのマスク工程を減らした４マスク工程が台頭している。
図１は、４マスク工程を採用した薄膜トランジスタアレイ基板を例えて図示した平面図で、図２は図１に図示した薄膜トランジスタアレイ基板をＩ−Ｉ'線に沿って切断して図示した断面図である。
図１及び図２に図示した薄膜トランジスタアレイ基板は、下部基板４２上にゲート絶縁膜４４を間に置いて交差するように形成されたゲートライン２及びデータライン４と、その交差部ごとに形成された薄膜トランジスタ６と、その交差構造により備られたセル領域に形成された画素電極１８を具備する。そして、薄膜トランジスタアレイ基板は画素電極１８と前段ゲートライン２の重畳部に形成されたストレージキャパシタ２０と、ゲートライン２に接続されるゲートパッド部２６と、データライン４に接続されるデータパッド部３４を具備する。
薄膜トランジスタ６は、ゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１８に接続されたドレイン電極１２と、ゲート電極８と重畳されてソース電極１０とドレイン電極１２の間にチャンネルを形成する活性層１４を具備する。活性層１４は、データパッド３６、ストレージ電極２２、データライン４、ソース電極１０及びドレイン電極１２と重畳されるように形成されてソース電極１０とドレイン電極１２の間のチャンネル部をさらに含む。活性層１４上には、データパッド３６、ストレージ電極２２、データライン４、ソース電極１０及びドレイン電極１２とオーミック接触のためのオーミック接触層４８がさらに形成される。このような薄膜トランジスタ６は、ゲートライン２に供給されるゲート信号に応答してデータライン４に供給される画素電圧信号が画素電極１８に充電されて維持されるようになる。
画素電極１８は保護膜５０を貫通する第１コンタクトホール１６を通して薄膜トランジスタ６のドレイン電極１２と接続される。画素電極１８は充電された画素電圧により図示しない上部基板に形成される共通電極と電位差を発生させるようになる。この電位差により薄膜トランジスタ基板と上部基板の間に位置する液晶が誘電異方性により回転するようになって、図示しない光源から画素電極１８を経由して入射される光を上部基板の方へ透過させるようになる。
ストレージキャパシタ２０は、前段ゲートライン２と、そのゲートライン２とゲート絶縁膜４４、活性層１４及びオーミック接触層４８を間に置いて重畳されるストレージ電極２２と、そのストレージ電極２２と保護膜５０を間に置いて重畳される共にその保護膜５０に形成された第２コンタクトホール２４を経由して接続された画素電極１８で構成される。このようなストレージキャパシタ２０は画素電極１８に充電された画素電圧が次の画素電圧が充電されるときまで安定的に維持されるようにする。
ゲートライン２はゲートパッド部２６を通してゲートドライバー（図示しない）と接続される。ゲートパッド部２６は、ゲートライン２から延長されるゲートパッド２８と、ゲート絶縁膜４４及び保護膜５０を貫通する第３コンタクトホール３０を通してゲートパッド２８に接続されたゲートパッド保護電極３２で構成される。
データライン４はデータパッド部３４を通してデータドライバー（図示しない）と接続される。データパッド部３４はデータライン４から延長されるデータパッド３６と、保護膜５０を貫通する第４コンタクトホール３８を通してデータパッド３６と接続されたデータパッド保護電極４０で構成される。
このような構成を持つ薄膜トランジスタアレイ基板は４マスク工程で形成される。図３Ａ乃至図３Ｄは、薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図である。図３Ａを参照すると、下部基板４２上にゲートパターンが形成される。下部基板４２上にスパッタリング方法などの蒸着方法によりゲート金属層が形成される。引き継いて、第１マスクを利用したフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることで、ゲートライン２、ゲート電極８、ゲートパッド２８を含むゲートパターンが形成される。ゲート金属としては、クロム（Ｃｒ）、モリブデン（Ｍｏ）、アルミニウム系金属などの単一層又は二重層構造が利用される。
図３Ｂを参照すると、ゲートパターンが形成された下部基板４２上に、ゲート絶縁膜４４、活性層１４、オーミック接触層４８、そしてソース／ドレインパターンが順次形成される。ゲートパターンが形成された下部基板４２上に、ＰＥＣＶＤ（plasma enhanced chemical vapor deposition：プラズマ化学気相成長）法、スパッタリングなどの蒸着方法を通してゲート絶縁膜４４、非晶質シリコン層、ｎ+非晶質シリコン層、そしてソース／ドレイン金属層が順次形成される。そして、ソース／ドレイン金属層の上に、第２マスクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成するようになる。この場合、第２マスクとしては薄膜トランジスタのチャンネル部に回折露光部を持つ回折露光マスクを利用することでチャンネル部のフォトレジストパターンが他のソース／ドレインパターン部より低い高さを持つようにする。
引き継いて、フォトレジストパターンを利用した湿式エッチング工程でソース／ドレイン金属層がパターニングされることで、データライン４、ソース電極１０、そのソース電極１０と一体化されたドレイン電極１２、ストレージ電極２２を含むソース／ドレインパターンが形成される。その後、同一なフォトレジストパターンを利用した乾式エッチング工程でｎ+非晶質シリコン層と非晶質シリコン層が共にパターニングされることでオーミック接触層４８と活性層１４が形成される。
そして、チャンネル部で相対的に低い高さを持つフォトレジストパターンがアッシング（ashing）工程で除去された後、乾式エッチング工程でチャンネル部のソース／ドレインパターン及びオーミック接触層４８がエッチングされる。これにより、チャンネル部の活性層１４が露出されてソース電極１０とドレイン電極１２が分離される。引き継いて、ストリップ工程でソース／ドレインパターン部の上に残っているフォトレジストパターンが除去される。
ゲート絶縁膜４４の材料としては、酸化シリコン（ＳｉＯｘ）、又は窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。ソース／ドレイン金属としては、モリブデン（Ｍｏ）、チタン、タンタル、モリブデン合金（Ｍｏ alloy）などが利用される。
図３Ｃを参照すると、ソース／ドレインパターンが形成されたゲート絶縁膜４４上に、第１乃至第４コンタクトホール（１６、２４、３０、３８）を含む保護膜５０が形成される。
ソース／ドレインパターンが形成されたゲート絶縁膜４４上にＰＥＣＶＤなどの蒸着方法で保護膜５０が全面形成される。保護膜５０は第３マスクを利用したフォトリソグラフィ工程とエッチング工程でパターニングされることで第１乃至第４コンタクトホール（１６、２４、３０、３８）が形成される。第１コンタクトホール１６は保護膜５０を貫通してドレイン電極１２が露出するように形成され、第２コンタクトホール２４は保護膜５０を貫通してストレージ電極２２が露出するように形成される。第３コンタクトホール３０は保護膜５０及びゲート絶縁膜４４を貫通してゲートパッド２８が露出するように形成される。第４コンタクトホール３８は保護膜５０を貫通してデータパッド３６が露出するように形成される。
保護膜５０の材料としてはゲート絶縁膜４４のような無機絶縁物質や誘電常数が小さいアクリル（acryl）系有機化合物、ＢＣＢ又はＰＦＣＢなどのような有機絶縁物質が利用される。
図３Ｄを参照すると、保護膜５０上に透明電極パターンが形成される。保護膜５０上にスパッタリングなどの蒸着方法で透明電極物質が全面蒸着される。引き継いて、第４マスクを利用したフォトリソグラフィ工程とエッチング工程を通して透明電極物質がパターニングされることで画素電極１８、ゲートパッド保護電極３２、データパッド保護電極４０を含む透明電極パターンが形成される。画素電極１８は第１コンタクトホール１６を通してドレイン電極１２と電気的に接続されて、第２コンタクトホール２４を通して前段ゲートライン２と重畳されるストレージ電極２２と電気的に接続される。ゲートパッド保護電極３２は第３コンタクトホール３０を通してゲートパッド２８と電気的に接続される。データパッド保護電極４０は第４コンタクトホール３８を通してデータパッド３６と電気的に接続される。透明電極物質としてはインジウムスズ酸化物（Indium Tin Oxide：ITO）やスズ酸化物（Tin Oxide：TO）、又はインジウム亜鉛酸化物（Indium Zinc Oxide：IZO）が利用される。
このように従来の薄膜トランジスタ基板及びその製造方法は、４マスク工程を採用することで５マスク工程を利用した場合より製造工程数を減らすことと共に、それに比例する製造単価を節減することができるようになる。しかし、４マスク工程もやはり製造工程が複雑で原価節減に限界があるので製造工程をさらに単純化して製造単価をさらに減らすことができる薄膜トランジスタアレイ基板及びその製造方法が要求される。
従って、本発明の目的は、３マスク工程を採用して基板構造及び製造工程を単純化させることができる薄膜トランジスタアレイ基板の製造方法を提供することにある。
前記の目的を達成するために、本発明に係る薄膜トランジスタアレイ基板の製造方法は、第１マスク工程を利用して基板上に薄膜トランジスタのゲート電極、ゲート電極に接続されるゲートライン、ゲートラインに接続されるゲートパッドを含むゲートパターンを形成する段階と、前記ゲートパターンが形成された基板上にゲート絶縁膜を形成する段階と、第２マスク工程を利用して前記ゲート絶縁膜上に前記薄膜トランジスタのソース電極及びドレイン電極、前記ソース電極と接続されるデータライン、前記データラインと接続されるデータパッド、前記ゲートラインと重畳される領域に形成されたストレージ電極を含むソース／ドレインパターンと、前記ソース／ドレインパターンに沿ってその下部に位置する半導体パターンを形成する段階と、第３マスク工程を利用して前記ドレイン電極とストレージ電極に接続されると共に、前記基板上に直接位置する画素電極、前記ゲートパッドを覆うゲートパッド保護電極、前記データパッドを覆うデータパッド保護電極を含む透明電極パターンと、前記透明電極パターンが形成された領域を除去した領域に前記透明電極パターンと重畳することなくゲート絶縁パターンと保護膜パターンを形成する段階を含み、前記第３マスク工程は、前記ソース／ドレインパターンが形成された基板上に保護膜を形成する段階と、前記第３マスクを利用してフォトレジストパターンを形成する段階と、前記フォトレジストパターンを利用して前記保護膜とゲート絶縁膜をパターニングして前記ゲート絶縁パターンと保護膜パターンを形成する段階と、前記フォトレジストパターンが残っている基板の上に透明電極物質を蒸着する段階と、前記フォトレジストパターンと、その上の透明電極物質をストリップ工程で除去して透明電極パターンを形成する段階とを含み、前記保護膜パターンは、前記ドレイン電極及びストレージ電極を部分的に露出させて前記画素電極と接続されるようにする段階を含むことを特徴とする。
また、他の発明に係る薄膜トランジスタアレイ基板の製造方法は、薄膜トランジスタアレイ基板の製造方法は、第１マスク工程を利用して基板上に薄膜トランジスタのゲート電極、ゲート電極に接続されるゲートライン、ゲートラインに接続されるゲートパッドを形成する段階と、前記ゲートパッドが形成された基板上にゲート絶縁膜を形成する段階と、第２マスク工程を利用して前記ゲート絶縁膜上に前記薄膜トランジスタのソース電極及びドレイン電極、前記ソース電極と接続されるデータライン、前記データラインと接続されるデータパッド、前記ゲートラインと重畳される領域にストレージ電極を形成する段階と、第３マスク工程を利用して前記ドレイン電極とストレージ電極に接続されると共に、前記基板上に直接位置する画素電極、前記ゲートパッドを覆うゲートパッド保護電極、前記データパッドを覆うデータパッド保護電極を含む透明電極と、前記透明電極が形成された領域を除外した領域に前記透明電極と重畳することなくゲート絶縁パターンと保護膜パターンを形成する段階とを含み、前記第３マスク工程は、前記ストレージ電極が形成された基板上に保護膜を形成する段階と、前記第３マスクを利用してフォトレジストパターンを形成する段階と、前記フォトレジストパターンを利用して前記保護膜とゲート絶縁膜をパターニングして前記ゲート絶縁パターンと保護膜パターンを形成する段階と、前記フォトレジストパターンが残っている基板の上に透明電極物質を蒸着する段階と、前記フォトレジストパターンとその上の透明電極物質をストリップ工程で除去して透明電極パターンを形成する段階とを含み、前記保護膜パターンは、前記ドレイン電極及びストレージ電極を部分的に露出させて前記画素電極と接続されるようにする段階を含むことを特徴とする。
本発明に係る薄膜トランジスタアレイ基板及び製造方法は、３マスクを採用して基板構造及び製造工程をさらに単純化させることで製造単価をさらに節減することができる共に製造収率を向上させることができる。特に、本発明に係る薄膜トランジスタアレイ基板及び製造方法はゲート絶縁膜及び保護膜のパターニング工程に利用されたフォトレジストパターンのストリップ工程でその上の透明電極をパターニングして透明電極パターンを形成することで、マスク工数を減らすことができる。
実施の形態
前記目的以外の本発明の他の目的及び利点は、添付した図面を参照した本発明の好ましい実施の形態についての詳細な説明を通して明らかになる。
以下、発明の実施の形態を、添付した図４乃至図８を参照して詳しく説明する。
図４は、本発明の実施の形態に係る薄膜トランジスタアレイ基板を図示した平面図であり、図５は、図４に図示した薄膜トランジスタアレイ基板をII-II'線に沿って切断して図示した断面図である。
図４及び図５に図示した薄膜トランジスタアレイ基板は、下部基板８８上にゲート絶縁パターン９０を間に置いて交差するように形成されたゲートライン５２及びデータライン５８と、その交差部ごとに形成された薄膜トランジスタ８０と、その交差構造により用意されたセル領域に形成された画素電極７２を具備する。そして、薄膜トランジスタアレイ基板は、画素電極７２に接続されたストレージ電極６６と前段ゲートライン５２の重畳部に形成されたストレージキャパシタ７８と、ゲートライン５２に接続されるゲートパッド部８２と、データライン５８に接続されるデータパッド部８４を具備する。
薄膜トランジスタ８０は、ゲートライン５２に接続されたゲート電極５４と、データライン５８に接続されたソース電極６０と、画素電極７２に接続されたドレイン電極６２と、ゲート電極５４とゲート絶縁パターン９０を間に置いて重畳されて、ソース電極６０とドレイン電極６２の間にチャンネル７０を形成する活性層９２を含む半導体パターンを具備する。このような薄膜トランジスタ８０は、ゲートライン５２に供給されるゲート信号に応答してデータライン５８に供給される画素電圧信号が画素電極７２に充電されて維持されるようになる。
半導体パターンは、ソース電極６０とドレイン電極６２の間のチャンネル部を含みながら、ソース電極６０、ドレイン電極６２、データライン５８、そしてデータパッド６４と重畳されて、ストレージ電極６６と重畳される部分を含んでゲート絶縁パターン９０を間に置いてゲートライン５２とは部分的に重畳されるように形成された活性層９２を具備する。そして、半導体パターンは、活性層９２上にソース電極６０、ドレイン電極６２、ストレージ電極６６、データライン５８、そしてデータパッド６４とのオーミック接触のために形成されたオーミック接触層９４をさらに具備する。
画素電極７２は保護膜パターン９８の外部に露出された薄膜トランジスタ８０のドレイン電極６２と接続される。画素電極７２は充電された画素電圧により図示しない上部基板に形成される共通電極と電位差を発生させるようになる。この電位差により薄膜トランジスタ基板と上部基板の間に位置する液晶が誘電異方性により回転するようになって図示しない光源から画素電極７２を経由して入射される光を上部基板の方へ透過させるようになる。
ストレージキャパシタ７８は、前段ゲートライン５２と、そのゲートライン５２とゲート絶縁パターン９０、活性層９２及びオーミック接触層９４を間に置いて重畳されて画素電極７２と接続されたストレージ電極６６で構成される。ここで、画素電極７２は保護膜９８外部に露出されたストレージ電極６６と接続される。このようなストレージキャパシタ７８は画素電極７２に充電された画素電圧が次の画素電圧が充電されるまで安定的に維持されるようにする。
ゲートライン５２はゲートパッド部８２を通してゲートドライバー（図示しない）と接続される。ゲートパッド部８２は、ゲートライン５２から延長されるゲートパッド５６と、ゲートパッド５６上に接続されたゲートパッド保護電極７４で構成される。
データライン５８はデータパッド部８４を通してデータドライバー（図示しない）と接続される。データパッド部８４はデータライン５８から延長されるデータパッド６４とデータパッド６４上に接続されたデータパッド保護電極７６で構成される。また、データパッド部８４はデータパッド６４と下部基板８８の間に形成されたゲート絶縁パターン９０、活性層９２、そしてオーミック接触層９４をさらに含む。ゲート絶縁パターン９０と保護膜パターン９８は画素電極７２とゲートパッド保護電極７４及びデータパッド保護電極７６が形成されない領域に形成される。
このような構成を持つ薄膜トランジスタアレイ基板は、３マスク工程で形成される。３マスク工程を利用した本発明の実施の形態に係る薄膜トランジスタアレイ基板製造方法は、ゲートパターンを形成するための第１マスク工程と、半導体パターン及びソース／ドレインパターンを形成するための第２マスク工程と、ゲート絶縁パターン９０と保護膜９８パターン及び透明電極パターンを形成するための第３マスク工程を含むようになる。
図６Ａ乃至図８Ｄは、本発明の実施の形態に係る薄膜トランジスタアレイ基板製造方法を段階的に図示した平面図と断面図である。図６Ａ及び図６Ｂは、本発明の実施の形態に係る薄膜トランジスタアレイ基板製造方法の中から第１マスク工程で下部基板８８上に形成されたゲートパターンを図示した平面図及び断面図である。
下部基板８８上にスパッタリング方法などの蒸着方法を通してゲート金属層が形成される。引き継いて、第１マスクを利用したフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることで、ゲートライン５２、ゲート電極５４、ゲートパッド５６を含むゲートパターンが形成される。ゲート金属としてはＣｒ、ＭｏＷ、Ｃｒ／Ａｌ、Ｃｕ、Ａｌ（Ｎｄ）、Ｍｏ／Ａｌ、Ｍｏ／Ａｌ（Ｎｄ）、Ｃｒ／Ａｌ（Ｎｄ）などの単一層又は二重層構造が利用される。
図７Ａ乃至図７Ｃは、本発明の実施の形態に係る薄膜トランジスタアレイ基板の製造方法の中から第２マスク工程で形成されたソース／ドレインパターン、半導体パターンを含む基板の平面図及び断面図である。
具体的に、ゲートパターンが形成された下部基板８８上にＰＥＣＶＤ、スパッタリングなどの蒸着方法を通してゲート絶縁層９０ａ、非晶質シリコン層、ｎ+非晶質シリコン層、そしてソース／ドレイン金属層が順次形成される。ゲート絶縁層９０ａの材料としては酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。ソース／ドレイン金属としてはモリブデン（Ｍｏ）、チタン、タンタル、モリブデン合金（Ｍｏ alloy）などが利用される。
引き継いて、第２マスクを利用したフォトリソグラフィ工程とエッチング工程で図７Ｂに図示したようにフォトレジストパターン７１ｂを形成するようになる。この場合、第２マスクとしては薄膜トランジスタのチャンネル部に回折露光部を持つ回折露光マスクを利用することでチャンネル部のフォトレジストパターンがソース／ドレインパターン部より低い高さを持つようにする。
引き継いて、図７Ｃを参照すると、フォトレジストパターン７１ｂを利用した湿式エッチング工程でソース／ドレイン金属層がパターニングされることでデータライン５８、ソース電極６０、そのソース電極６０と一体化されたドレイン電極６２、ストレージ電極６４を含むソース／ドレインパターンが形成される。
その後に、同一なフォトレジストパターン７１ｂを利用した乾式エッチング工程でｎ+非晶質シリコン層と非晶質シリコン層が共にパターニングされることでオーミック接触層９４と活性層９２が形成される。そして、チャンネル部で相対的に低い高さを持つフォトレジストパターン７１ａがアッシング（ashing）工程で除去された後、乾式エッチング工程でチャンネル部のソース／ドレインパターン及びオーミック接触層９４がエッチングされる。これにより、チャンネル部の活性層９２が露出されてソース電極６０とドレイン電極６２が分離される。引き継いて、ストリップ工程でソース／ドレインパターン部上に残っているフォトレジストパターンが除去される。
図８Ａ乃至図８Ｄは、本発明の実施の形態に係る薄膜トランジスタアレイ基板製造方法の中から第３マスク工程で形成されたゲート絶縁パターン９０と保護膜パターン９８及び透明電極パターンを含む基板の平面図及び断面図である。
具体的に、ソース／ドレインパターンが形成されたゲート絶縁膜９０ａ上にスパッタリングなどの蒸着方法でＳｉＮｘ、ＳｉＯｘのような無機絶縁物質や誘電常数が小さいアクリル（acryl）系有機化合物、ＢＣＢまたは、ＰＦＣＢなどのような有機絶縁物質が利用される保護膜９８ａが全面蒸着されて、保護膜９８ａ上にフォトレジストが全面塗布される。引き継いて、第３マスクを利用したフォトリソグラフィ工程で図８Ｂに図示したようにフォトレジストパターン７１ｃが形成される。引き継いて、フォトレジストパターン７１ｃをマスクで保護膜９８ａ及びゲート絶縁膜９０ａがパターニングされて、以後、透明電極パターンが残って形成される領域を除外した余りの領域にゲート絶縁パターン９０及び保護膜パターン９８が形成される。
引き継いて、フォトレジストパターン７１ｃが残っている基板８８上に図８Ｃに図示したようにスパッタリングなどの蒸着方法で透明電極物質７４ａが全面蒸着される。透明電極物質７４ａとしてはインジウムスズ酸化物（Indium Tin Oxide：ITO）やスズ酸化物（Tin Oxide：TO）、またはインジウム亜鉛酸化物（Indium Zinc Oxide：IZO）が利用される。透明電極物質７４ａが全面蒸着された薄膜トランジスタアレイ基板において、リフトオフ（lift 0ff）方法を利用したストリップ工程によりフォトレジストパターン７１ｃは除去される。この際、フォトレジストパターン７１ｃ上に蒸着された透明電極物質７４ａはフォトレジストパターン７１ｃが離れながら一緒に除去されて図８Ｄに図示したようにゲートパッド保護電極７４、画素電極７２及びデータパッド保護電極７６を含む透明電極パターンが形成される。
ゲートパッド保護電極７４はゲートパッド５６を覆うように形成され、画素電極７２は薄膜トランジスタのドレイン電極６２及びストレージキャパシタ７８のストレージ電極６６と電気的に接続され、データパッド保護電極７６はデータパッド６４と電気的に接続される。
以上説明した内容を通して当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能である。
通常の薄膜トランジスタアレイ基板の一部分を図示した平面図。 図１に図示した薄膜トランジスタアレイ基板をI−I'線に沿って切断して図示した断面図。 図２に図示した薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図。 図２に図示した薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図。 図２に図示した薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図。 図２に図示した薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図。 本発明の実施の形態に係る薄膜トランジスタアレイ基板を図示した平面図。 図４に図示した薄膜トランジスタアレイ基板をII−II'線に沿って切断して図示した断面図。 本発明の実施の形態に係る薄膜トランジスタアレイ基板の製造方法を示す断面図。 本発明の実施の形態に係る薄膜トランジスタアレイ基板の製造方法を示す断面図。 本発明の実施の形態に係る薄膜トランジスタアレイ基板の製造方法を示す断面図。 本発明の実施の形態に係る薄膜トランジスタアレイ基板の製造方法を示す断面図。 本発明の実施の形態に係る薄膜トランジスタアレイ基板の製造方法を示す断面図。 本発明の実施の形態に係る薄膜トランジスタアレイ基板の製造方法を示す断面図。 本発明の実施の形態に係る薄膜トランジスタアレイ基板の製造方法を示す断面図。 本発明の実施の形態に係る薄膜トランジスタアレイ基板の製造方法を示す断面図。 本発明の実施の形態に係る薄膜トランジスタアレイ基板の製造方法を示す断面図。
符号の説明
２、５２：ゲートライン、４，５８：データライン、６，８０：薄膜トランジスタ、８、５４：ゲート電極、１０、６０：ソース電極、１２、６２：ドレイン電極、１４、９２：活性層、１６：第１コンタクトホール、１８、７２：画素電極、２０、７８：ストレージキャパシタ、２２、６６：ストレージ電極、２４：第２コンタクトホール、２６、８２：ゲートパッド部、２８，５６：ゲートパッド、３０：第３コンタクトホール、３２、７４：ゲートパッド保護電極、３４、８４：データパッド部、３６、６４：データパッド、３８：第４コンタクトホール、４０、７６：データパッド保護電極、４２、８８：下部基板、４４：ゲート絶縁膜、４８、９４：オーミック接触層。

Claims (6)

  1. 第１マスク工程を利用して基板上に薄膜トランジスタのゲート電極、ゲート電極に接続されるゲートライン、ゲートラインに接続されるゲートパッドを含むゲートパターンを形成する段階と、
    前記ゲートパターンが形成された基板上にゲート絶縁膜を形成する段階と、
    第２マスク工程を利用して前記ゲート絶縁膜上に前記薄膜トランジスタのソース電極及びドレイン電極、前記ソース電極と接続されるデータライン、前記データラインと接続されるデータパッド、前記ゲートラインと重畳される領域に形成されたストレージ電極を含むソース／ドレインパターンと、前記ソース／ドレインパターンに沿ってその下部に位置する半導体パターンを形成する段階と、
    第３マスク工程を利用して前記ドレイン電極とストレージ電極に接続されると共に、前記基板上に直接位置する画素電極、前記ゲートパッドを覆うゲートパッド保護電極、前記データパッドを覆うデータパッド保護電極を含む透明電極パターンと、前記透明電極パターンが形成された領域を除去した領域に前記透明電極パターンと重畳することなくゲート絶縁パターンと保護膜パターンを形成する段階を含み、
    前記第３マスク工程は、前記ソース／ドレインパターンが形成された基板上に保護膜を形成する段階と、前記第３マスクを利用してフォトレジストパターンを形成する段階と、前記フォトレジストパターンを利用して前記保護膜とゲート絶縁膜をパターニングして前記ゲート絶縁パターンと保護膜パターンを形成する段階と、前記フォトレジストパターンが残っている基板の上に透明電極物質を蒸着する段階と、前記フォトレジストパターンと、その上の透明電極物質をストリップ工程で除去して透明電極パターンを形成する段階とみ、
    前記保護膜パターンは、前記ドレイン電極及びストレージ電極を部分的に露出させて前記画素電極と接続されるようにする段階を含む
    ことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  2. 前記第２マスク工程は、前記薄膜トランジスタのチャンネル部に回折露光部を持つ回折露光マスクを利用する
    ことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
  3. 前記第２マスク工程は、ゲート絶縁膜上にソース／ドレイン金属層及び半導体層を形成する段階と、前記回折露光マスクを利用して薄膜トランジスタのチャンネル部のフォトレジストパターンがソース／ドレインパターン上のフォトレジストパターンより低い高さを持つようにフォトレジストパターンを形成する段階と、前記フォトレジストパターンを利用してソース／ドレイン金属層及び半導体層をパターニングする段階と、アッシング工程により相対的に低い高さを持つフォトレジストパターンを除去する段階と、前記アッシングされたフォトレジストパターンを利用して薄膜トランジスタのチャンネル部のソース／ドレイン金属層を除去する段階と、前記アッシングされたフォトレジストパターンを除去する段階と
    を含むことを特徴とする請求項２記載の薄膜トランジスタアレイ基板の製造方法。
  4. 第１マスク工程を利用して基板上に薄膜トランジスタのゲート電極、ゲート電極に接続されるゲートライン、ゲートラインに接続されるゲートパッドを形成する段階と、前記ゲートパッドが形成された基板上にゲート絶縁膜を形成する段階と、第２マスク工程を利用して前記ゲート絶縁膜上に前記薄膜トランジスタのソース電極及びドレイン電極、前記ソース電極と接続されるデータライン、前記データラインと接続されるデータパッド、前記ゲートラインと重畳される領域にストレージ電極を形成する段階と、第３マスク工程を利用して前記ドレイン電極とストレージ電極に接続されると共に、前記基板上に直接位置する画素電極、前記ゲートパッドを覆うゲートパッド保護電極、前記データパッドを覆うデータパッド保護電極を含む透明電極と、前記透明電極が形成された領域を除外した領域に前記透明電極と重畳することなくゲート絶縁パターンと保護膜パターンを形成する段階とを含み、
    前記第３マスク工程は、前記ストレージ電極が形成された基板上に保護膜を形成する段階と、前記第３マスクを利用してフォトレジストパターンを形成する段階と、前記フォトレジストパターンを利用して前記保護膜とゲート絶縁膜をパターニングして前記ゲート絶縁パターンと保護膜パターンを形成する段階と、前記フォトレジストパターンが残っている基板の上に透明電極物質を蒸着する段階と、前記フォトレジストパターンとその上の透明電極物質をストリップ工程で除去して透明電極パターンを形成する段階とを含み、
    前記保護膜パターンは、前記ドレイン電極及びストレージ電極を部分的に露出させて前記画素電極と接続されるようにする段階を含む
    ことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  5. 前記第２マスク工程は、前記薄膜トランジスタのチャンネル部に回折露光部を持つ回折露光マスクを利用する
    ことを特徴とする請求項４記載の薄膜トランジスタアレイ基板の製造方法。
  6. 前記第２マスク工程は、ゲート絶縁膜上にソース／ドレイン金属層及び半導体層を形成する段階と、前記回折露光マスクを利用して薄膜トランジスタのチャンネル部のフォトレジストパターンがストレージ電極上のフォトレジストパターンより低い高さを持つようにフォトレジストパターンを形成する段階と、前記フォトレジストパターンを利用してソース／ドレイン金属層及び半導体層をパターニングする段階と、アッシング工程により相対的に低い高さを持つフォトレジストパターンを除去する段階と、前記アッシングされたフォトレジストパターンを利用して薄膜トランジスタのチャンネル部のソース／ドレイン金属層を除去する段階と、前記アッシングされたフォトレジストパターンを除去する段階とを含む
    ことを特徴とする請求項５記載の薄膜トランジスタアレイ基板の製造方法。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640211B1 (ko) * 2003-04-03 2006-10-31 엘지.필립스 엘시디 주식회사 액정표시장치의 제조방법
KR100560401B1 (ko) * 2003-11-04 2006-03-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100617290B1 (ko) * 2003-12-30 2006-08-30 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치용 어레이기판과 그 제조방법
KR101121620B1 (ko) * 2004-06-05 2012-02-28 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101112538B1 (ko) * 2004-07-27 2012-03-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101056013B1 (ko) * 2004-08-03 2011-08-10 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
TWI300149B (en) * 2004-11-05 2008-08-21 Au Optronics Corp Pixel structure and manufracturing method thereof
KR101121988B1 (ko) * 2004-12-29 2012-02-29 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법 및 그를 이용한 평판표시 패널의 제조방법
KR101107682B1 (ko) * 2004-12-31 2012-01-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
CN100363828C (zh) * 2005-01-04 2008-01-23 友达光电股份有限公司 画素结构及其制造方法与储存电容结构
KR20060089526A (ko) * 2005-02-04 2006-08-09 삼성전자주식회사 박막 트랜지스터 표시판과 그 제조 방법
JP5342731B2 (ja) * 2005-03-25 2013-11-13 エーユー オプトロニクス コーポレイション 液晶表示装置とその製造方法
KR101137873B1 (ko) 2005-04-11 2012-04-20 엘지디스플레이 주식회사 패드전극 형성방법, 그를 이용한 액정표시소자의 제조방법,및 그 방법에 의해 제조된 액정표시소자
KR100919636B1 (ko) * 2005-06-30 2009-09-30 엘지디스플레이 주식회사 리프트 오프를 이용한 패턴 형성 방법과 이를 이용한액정표시장치용 어레이 기판의 제조방법
KR20070049742A (ko) * 2005-11-09 2007-05-14 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR101201707B1 (ko) * 2005-12-09 2012-11-15 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR20070070806A (ko) * 2005-12-29 2007-07-04 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20070071012A (ko) * 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 이의 제조 방법
KR20070070382A (ko) * 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR20070070718A (ko) * 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 박막 트랜지스터 기판의 제조방법
US20070273803A1 (en) * 2006-05-25 2007-11-29 Meng-Chi Liou Active component array substrate and fabricating method thereof
KR101201972B1 (ko) * 2006-06-30 2012-11-15 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR101316635B1 (ko) * 2006-07-27 2013-10-15 삼성디스플레이 주식회사 표시 기판의 제조 방법, 표시 기판 및 마스크
JP4976089B2 (ja) * 2006-09-15 2012-07-18 インフォビジョン オプトエレクトロニクス ホールデングズ リミティッド 多面取り薄膜トランジスタアレイ基板および液晶表示装置
US8357937B2 (en) * 2006-12-19 2013-01-22 Lg Display Co., Ltd. Thin film transistor liquid crystal display device
TWI325638B (en) * 2007-01-22 2010-06-01 Au Optronics Corp Method for manufacturing pixel structure
TWI331401B (en) * 2007-04-12 2010-10-01 Au Optronics Corp Method for fabricating a pixel structure and the pixel structure
TW200910599A (en) * 2007-08-21 2009-03-01 Au Optronics Corp Method for manufacturing pixel structure
TWI466298B (zh) * 2007-09-11 2014-12-21 Au Optronics Corp 畫素結構的製作方法
TWI408812B (zh) * 2007-12-10 2013-09-11 Au Optronics Corp 畫素結構的製作方法
KR101801974B1 (ko) * 2009-12-31 2017-11-28 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 액정표시장치 및 이들의 제조방법
TWI427784B (zh) 2010-07-16 2014-02-21 Au Optronics Corp 畫素結構的製造方法及有機發光元件的製造方法
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
JP5891952B2 (ja) * 2012-05-29 2016-03-23 株式会社ジャパンディスプレイ 表示装置の製造方法
KR101942850B1 (ko) * 2013-02-27 2019-04-17 엘지디스플레이 주식회사 액정표시장치와 그 제조 방법
TWI572020B (zh) * 2016-01-19 2017-02-21 友達光電股份有限公司 陣列基板以及其製作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855806A (en) * 1985-08-02 1989-08-08 General Electric Company Thin film transistor with aluminum contacts and nonaluminum metallization
JPH06102528A (ja) 1992-09-18 1994-04-15 Fujitsu Ltd 薄膜トランジスタマトリックスの製造方法
JP3238020B2 (ja) 1994-09-16 2001-12-10 株式会社東芝 アクティブマトリクス表示装置の製造方法
JP3225772B2 (ja) 1995-01-30 2001-11-05 株式会社日立製作所 液晶表示装置の製造方法
JP3413000B2 (ja) * 1996-01-25 2003-06-03 株式会社東芝 アクティブマトリックス液晶パネル
DE19744098B4 (de) * 1997-10-06 2004-12-09 Robert Bosch Gmbh Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren für Flüssigkristallbildschirme
KR100276442B1 (ko) 1998-02-20 2000-12-15 구본준 액정표시장치 제조방법 및 그 제조방법에 의한 액정표시장치
US6287899B1 (en) 1998-12-31 2001-09-11 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
US6524876B1 (en) * 1999-04-08 2003-02-25 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
JP2002176062A (ja) 2000-02-04 2002-06-21 Matsushita Electric Ind Co Ltd 表示装置用の基板の製造方法
JP2002098995A (ja) * 2000-09-25 2002-04-05 Sharp Corp 液晶用マトリクス基板の製造方法
KR20020036023A (ko) 2000-11-07 2002-05-16 구본준, 론 위라하디락사 액정 표시 장치용 어레이 기판의 제조 방법
KR100776509B1 (ko) * 2000-12-30 2007-11-16 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100799464B1 (ko) * 2001-03-21 2008-02-01 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100731037B1 (ko) 2001-05-07 2007-06-22 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100807580B1 (ko) * 2001-06-19 2008-02-28 엘지.필립스 엘시디 주식회사 액정 표시장치의 제조방법
KR100456151B1 (ko) * 2002-04-17 2004-11-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100499371B1 (ko) * 2002-04-17 2005-07-04 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100874643B1 (ko) * 2002-09-17 2008-12-17 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR20040061195A (ko) * 2002-12-30 2004-07-07 엘지.필립스 엘시디 주식회사 액정표시패널 및 그 제조방법

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