JPH06102528A - 薄膜トランジスタマトリックスの製造方法 - Google Patents
薄膜トランジスタマトリックスの製造方法Info
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- JPH06102528A JPH06102528A JP24845492A JP24845492A JPH06102528A JP H06102528 A JPH06102528 A JP H06102528A JP 24845492 A JP24845492 A JP 24845492A JP 24845492 A JP24845492 A JP 24845492A JP H06102528 A JPH06102528 A JP H06102528A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタマトリックスの製造方法に
関し，バスラインの端子出しを１回のフォトリソグラフ
ィー工程で行う方法の提供を目的とする。 【構成】 透明絶縁性基板１上にゲート電極２とそれに
接続するゲートバスライン３を形成する工程と, 保護膜
エッチングの際エッチングストップ層となる絶縁膜を最
上層または中間層とする多層構造のゲート絶縁膜5a, 5
b, 5cをゲートバスライン３端部を除く領域に形成する
工程と，素子形成を行った後，全面に保護膜12を形成
し, 保護膜12上に画素電極形成領域，ゲートバスライン
端部及びドレインバスライン端部に開孔を有するマスク
13を形成する工程と, 開孔から保護膜12をエッチングし
て除去した後，全面に透明導電膜を堆積してソース電極
に接続する画素電極15a,ゲートバスラインコンタクト部
15b,ドレインバスラインコンタクト部15d を形成する工
程を有するように構成する。
関し，バスラインの端子出しを１回のフォトリソグラフ
ィー工程で行う方法の提供を目的とする。 【構成】 透明絶縁性基板１上にゲート電極２とそれに
接続するゲートバスライン３を形成する工程と, 保護膜
エッチングの際エッチングストップ層となる絶縁膜を最
上層または中間層とする多層構造のゲート絶縁膜5a, 5
b, 5cをゲートバスライン３端部を除く領域に形成する
工程と，素子形成を行った後，全面に保護膜12を形成
し, 保護膜12上に画素電極形成領域，ゲートバスライン
端部及びドレインバスライン端部に開孔を有するマスク
13を形成する工程と, 開孔から保護膜12をエッチングし
て除去した後，全面に透明導電膜を堆積してソース電極
に接続する画素電極15a,ゲートバスラインコンタクト部
15b,ドレインバスラインコンタクト部15d を形成する工
程を有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（以
下，ＴＦＴと称する）マトリックスの製造方法に関す
る。
下，ＴＦＴと称する）マトリックスの製造方法に関す
る。
【０００２】近年，アクティブマトリックス駆動方式の
液晶ディスプレイやエレクトロルミネッセンスパネルが
使用されるようになった。アクティブマトリックスとし
て薄膜トランジスタマトリックスが使用されている。
液晶ディスプレイやエレクトロルミネッセンスパネルが
使用されるようになった。アクティブマトリックスとし
て薄膜トランジスタマトリックスが使用されている。
【０００３】液晶表示ディスプレイは，表示画面に欠陥
発生のないものが求められており，そのため，欠陥が発
生しにくい構造及び製造方法が強く要望されている。さ
らに，工数の削減が要望されている。
発生のないものが求められており，そのため，欠陥が発
生しにくい構造及び製造方法が強く要望されている。さ
らに，工数の削減が要望されている。
【０００４】
【従来の技術】アクティブマトリックス駆動方式の液晶
ディスプレイは，ドット表示を行う個々の画素に対応し
てマトリックス状にＴＦＴを配設することにより，各画
素にメモリ機能を持たせて，コントラスト良く多ライン
の表示を可能としている。
ディスプレイは，ドット表示を行う個々の画素に対応し
てマトリックス状にＴＦＴを配設することにより，各画
素にメモリ機能を持たせて，コントラスト良く多ライン
の表示を可能としている。
【０００５】このような液晶ディスプレイは，多数のゲ
ートバスライン，ドレインバスライン，補助容量バスラ
インを，Ｘ方向及びＹ方向に向けて配設し，これら各バ
スラインに駆動電圧を順次印加して，各バスライン交差
部付近に配置したＴＦＴを選択駆動することにより，所
望の画素をドット表示するように構成している。
ートバスライン，ドレインバスライン，補助容量バスラ
インを，Ｘ方向及びＹ方向に向けて配設し，これら各バ
スラインに駆動電圧を順次印加して，各バスライン交差
部付近に配置したＴＦＴを選択駆動することにより，所
望の画素をドット表示するように構成している。
【０００６】図５(a) 〜(c) はＴＦＴマトリックスの平
面略図と断面図であり，(a) は平面略図, (b) はＡ−Ａ
断面図，(c) はＢ−Ｂ断面図を示し，１はガラス基板，
２はゲート電極，３はゲートバスライン，４は補助容量
バスライン，５はゲート絶縁膜，６は動作半導体膜，７
はチャネル保護膜，8a, 8bはコンタクト層, 9aはソース
電極, 9bはドレイン電極, 12は保護膜, 16はＴＦＴ，17
はドレインバスライン, 21は画素電極を表す。
面略図と断面図であり，(a) は平面略図, (b) はＡ−Ａ
断面図，(c) はＢ−Ｂ断面図を示し，１はガラス基板，
２はゲート電極，３はゲートバスライン，４は補助容量
バスライン，５はゲート絶縁膜，６は動作半導体膜，７
はチャネル保護膜，8a, 8bはコンタクト層, 9aはソース
電極, 9bはドレイン電極, 12は保護膜, 16はＴＦＴ，17
はドレインバスライン, 21は画素電極を表す。
【０００７】製造プロセスの概略は次の如くである。ガ
ラス基板１上に例えばＡｌ膜とＴｉ膜を連続成膜し，マ
スクを用いてそれをエッチングしてゲートバスライン３
及び補助容量バスライン４を形成する。次に，Ｔｉ膜を
成膜し，マスクを用いてそれをエッチングしてゲートバ
スライン３に接続するゲート電極２を形成する。
ラス基板１上に例えばＡｌ膜とＴｉ膜を連続成膜し，マ
スクを用いてそれをエッチングしてゲートバスライン３
及び補助容量バスライン４を形成する。次に，Ｔｉ膜を
成膜し，マスクを用いてそれをエッチングしてゲートバ
スライン３に接続するゲート電極２を形成する。
【０００８】次に，ゲート絶縁膜５として例えばＳｉＮ
膜，動作半導体膜６として，例えばａ−Ｓｉ膜，チャネ
ル保護膜７として例えばＳｉＮ膜を，例えばプラズマＣ
ＶＤ法により連続成膜する。
膜，動作半導体膜６として，例えばａ−Ｓｉ膜，チャネ
ル保護膜７として例えばＳｉＮ膜を，例えばプラズマＣ
ＶＤ法により連続成膜する。
【０００９】マスクを用いてチャネル保護膜７をエッチ
ングし，ゲート電極２上にチャネル保護膜７を残す。全
面にコンタクト層8a, 8bとなる例えばｎ+ 型ａ−Ｓｉ
膜，ソース電極9a及びドレイン電極9bとなるＴｉ膜を順
に成膜した後，マスクを用いてＴｉ膜，コンタクト層，
動作半導体膜をエッチングして素子分離を行う。
ングし，ゲート電極２上にチャネル保護膜７を残す。全
面にコンタクト層8a, 8bとなる例えばｎ+ 型ａ−Ｓｉ
膜，ソース電極9a及びドレイン電極9bとなるＴｉ膜を順
に成膜した後，マスクを用いてＴｉ膜，コンタクト層，
動作半導体膜をエッチングして素子分離を行う。
【００１０】全面に例えばＭｏ膜を成膜し，それをパタ
ーニングしてドレイン電極9bに接続するドレインバスラ
イン17を形成する。次に，画素電極材となるＩＴＯを成
膜し，それをパターニングしてソース電極9aに接続する
画素電極21を形成する。画素電極21は補助容量バスライ
ン４上に展延する。
ーニングしてドレイン電極9bに接続するドレインバスラ
イン17を形成する。次に，画素電極材となるＩＴＯを成
膜し，それをパターニングしてソース電極9aに接続する
画素電極21を形成する。画素電極21は補助容量バスライ
ン４上に展延する。
【００１１】次に，ゲートバスライン３，補助容量バス
ライン４の端部のゲート絶縁膜５をエッチングして除去
し，ゲートバスライン３，補助容量バスライン４の端部
を露出する。
ライン４の端部のゲート絶縁膜５をエッチングして除去
し，ゲートバスライン３，補助容量バスライン４の端部
を露出する。
【００１２】全面に保護膜12を形成した後, ゲートバス
ライン３，補助容量バスライン４の端部，ドレインバス
ライン17の端部に開孔を有するレジストマスクを形成
し，そのレジストマスクをマスクにして保護膜12をエッ
チングして除去し，端子出しを行う。
ライン３，補助容量バスライン４の端部，ドレインバス
ライン17の端部に開孔を有するレジストマスクを形成
し，そのレジストマスクをマスクにして保護膜12をエッ
チングして除去し，端子出しを行う。
【００１３】このようにしてＴＦＴマトリックスが完成
するが，従来，次のような問題が存在していた。 ゲートバスライン３の端子出しをするために，ゲー
ト絶縁膜５のフォトリソグラフィー工程と保護膜12のフ
ォトリソグラフィー工程の２回のフォトリソグラフィー
工程を必要とする。
するが，従来，次のような問題が存在していた。 ゲートバスライン３の端子出しをするために，ゲー
ト絶縁膜５のフォトリソグラフィー工程と保護膜12のフ
ォトリソグラフィー工程の２回のフォトリソグラフィー
工程を必要とする。
【００１４】画素電極材となるＩＴＯを成膜し，それ
をエッチングしてパターニングする際，エッチング残渣
を生じ，短絡の原因となる。 ゲートバスライン３の端子出しをする時，下地のゲー
ト電極はエッチングされないように，ゲート電極材料が
制限される。
をエッチングしてパターニングする際，エッチング残渣
を生じ，短絡の原因となる。 ゲートバスライン３の端子出しをする時，下地のゲー
ト電極はエッチングされないように，ゲート電極材料が
制限される。
【００１５】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，ゲートバスライン３の端子出しをするために，１
回のフォトリソグラフィー工程で済ますことにより，工
程を簡略にする方法を提供するものである。また，画素
電極の形成とバスライン端部のコンタクト部形成を同時
に行い，短絡などの生じない方法を提供するものであ
る。また，ゲート電極の材料が制限を受けないエッチン
グ方法を提供するものである。
鑑み，ゲートバスライン３の端子出しをするために，１
回のフォトリソグラフィー工程で済ますことにより，工
程を簡略にする方法を提供するものである。また，画素
電極の形成とバスライン端部のコンタクト部形成を同時
に行い，短絡などの生じない方法を提供するものであ
る。また，ゲート電極の材料が制限を受けないエッチン
グ方法を提供するものである。
【００１６】
【課題を解決するための手段】図１，図２は第１の実施
例を示す工程順平面図と断面図（その１),（その２）で
あり，図３，図４は第２の実施例を示す工程順平面図と
断面図（その１),（その２）である。
例を示す工程順平面図と断面図（その１),（その２）で
あり，図３，図４は第２の実施例を示す工程順平面図と
断面図（その１),（その２）である。
【００１７】上記課題は，透明絶縁性基板１上に形成さ
れ，マトリックス状に配置された薄膜トランジスタと，
該薄膜トランジスタのゲート電極２に接続するゲートバ
スライン３と, ドレイン電極10b に接続するドレインバ
スライン11と，ソース電極10a に接続する画素電極15a
と，該画素電極15a と絶縁膜5a, 5bを介して対向する補
助容量バスライン４を有し, 該薄膜トランジスタは透明
絶縁性基板１上にゲート電極２，ゲート絶縁膜5a, 5b,
5c，動作半導体膜６，ソース・ドレイン電極10a, 10bが
順に積層され，該ゲートバスライン３と該ドレインバス
ライン11は絶縁膜5a, 5b, 5cを介して交差する薄膜トラ
ンジスタマトリックスの製造において，透明絶縁性基板
１上にゲート電極２とそれに接続するゲートバスライン
３を形成する工程と, 保護膜エッチングの際エッチング
ストップ層となる絶縁膜を最上層または中間層とする多
層構造のゲート絶縁膜5a, 5b, 5cを該ゲートバスライン
３端部を除く領域に形成する工程と，該ゲート絶縁膜5
a, 5b, 5c上に動作半導体膜６，ソース電極10a ，ドレ
イン電極10b 及び該ドレイン電極10b に接続するトレイ
ンバスライン11を形成する工程と，全面に保護膜12を形
成した後, 該保護膜12上に画素電極形成領域，ゲートバ
スライン３端部，ドレインバスライン11端部に開孔を有
するマスク13を形成する工程と, 該開孔から該保護膜12
をエッチングして除去した後，全面に透明導電膜を堆積
してソース電極10a に接続する画素電極15a ，ゲートバ
スラインコンタクト部15b ，ドレインバスラインコンタ
クト部15d を形成し，その後マスク13上の透明導電膜を
該マスク13とともに除去する工程を有する薄膜トランジ
スタマトリックスの製造方法によって解決される。
れ，マトリックス状に配置された薄膜トランジスタと，
該薄膜トランジスタのゲート電極２に接続するゲートバ
スライン３と, ドレイン電極10b に接続するドレインバ
スライン11と，ソース電極10a に接続する画素電極15a
と，該画素電極15a と絶縁膜5a, 5bを介して対向する補
助容量バスライン４を有し, 該薄膜トランジスタは透明
絶縁性基板１上にゲート電極２，ゲート絶縁膜5a, 5b,
5c，動作半導体膜６，ソース・ドレイン電極10a, 10bが
順に積層され，該ゲートバスライン３と該ドレインバス
ライン11は絶縁膜5a, 5b, 5cを介して交差する薄膜トラ
ンジスタマトリックスの製造において，透明絶縁性基板
１上にゲート電極２とそれに接続するゲートバスライン
３を形成する工程と, 保護膜エッチングの際エッチング
ストップ層となる絶縁膜を最上層または中間層とする多
層構造のゲート絶縁膜5a, 5b, 5cを該ゲートバスライン
３端部を除く領域に形成する工程と，該ゲート絶縁膜5
a, 5b, 5c上に動作半導体膜６，ソース電極10a ，ドレ
イン電極10b 及び該ドレイン電極10b に接続するトレイ
ンバスライン11を形成する工程と，全面に保護膜12を形
成した後, 該保護膜12上に画素電極形成領域，ゲートバ
スライン３端部，ドレインバスライン11端部に開孔を有
するマスク13を形成する工程と, 該開孔から該保護膜12
をエッチングして除去した後，全面に透明導電膜を堆積
してソース電極10a に接続する画素電極15a ，ゲートバ
スラインコンタクト部15b ，ドレインバスラインコンタ
クト部15d を形成し，その後マスク13上の透明導電膜を
該マスク13とともに除去する工程を有する薄膜トランジ
スタマトリックスの製造方法によって解決される。
【００１８】また，前記ゲート絶縁膜のエッチングスト
ップ層5bを酸化シリコン膜とし, 前記保護膜12を窒化シ
リコン膜とする前記の薄膜トランジスタマトリックスの
製造方法によって解決される。
ップ層5bを酸化シリコン膜とし, 前記保護膜12を窒化シ
リコン膜とする前記の薄膜トランジスタマトリックスの
製造方法によって解決される。
【００１９】また，透明絶縁性基板１上に形成され，マ
トリックス状に配置された薄膜トランジスタと，該薄膜
トランジスタのゲート電極２に接続するゲートバスライ
ン３と, ドレイン電極18b に接続するドレインバスライ
ン19と，ソース電極18a に接続する画素電極21を有し,
該薄膜トランジスタは透明絶縁性基板１上にゲート電極
２，ゲート絶縁膜５，動作半導体膜６，ソース・ドレイ
ン電極18a, 18bが順に積層され，該ゲートバスライン３
と該ドレインバスライン19は絶縁膜５を介して交差する
薄膜トランジスタマトリックスの製造において，透明絶
縁性基板１上にゲート電極２とそれに接続するゲートバ
スライン３を形成する工程と, 該ゲートバスライン３端
部を覆う樹脂膜20を形成した後, 全面にゲート絶縁膜５
を形成する工程と，薄膜トランジスタのソース電極18a
，ドレイン電極18b ，及び該ソース電極18a に接続す
る画素電極21を形成した後, 全面に保護膜12を形成する
工程と, 該ゲートバスライン３端部に開孔を有するマス
ク22を形成する工程と, 該開孔から該保護膜12及び該ゲ
ート絶縁膜５をエッチング除去し，つづいて該樹脂膜20
をエッチング除去することによりゲートバスライン３端
部を露出する工程とを有する薄膜トランジスタマトリッ
クスの製造方法によって解決される。
トリックス状に配置された薄膜トランジスタと，該薄膜
トランジスタのゲート電極２に接続するゲートバスライ
ン３と, ドレイン電極18b に接続するドレインバスライ
ン19と，ソース電極18a に接続する画素電極21を有し,
該薄膜トランジスタは透明絶縁性基板１上にゲート電極
２，ゲート絶縁膜５，動作半導体膜６，ソース・ドレイ
ン電極18a, 18bが順に積層され，該ゲートバスライン３
と該ドレインバスライン19は絶縁膜５を介して交差する
薄膜トランジスタマトリックスの製造において，透明絶
縁性基板１上にゲート電極２とそれに接続するゲートバ
スライン３を形成する工程と, 該ゲートバスライン３端
部を覆う樹脂膜20を形成した後, 全面にゲート絶縁膜５
を形成する工程と，薄膜トランジスタのソース電極18a
，ドレイン電極18b ，及び該ソース電極18a に接続す
る画素電極21を形成した後, 全面に保護膜12を形成する
工程と, 該ゲートバスライン３端部に開孔を有するマス
ク22を形成する工程と, 該開孔から該保護膜12及び該ゲ
ート絶縁膜５をエッチング除去し，つづいて該樹脂膜20
をエッチング除去することによりゲートバスライン３端
部を露出する工程とを有する薄膜トランジスタマトリッ
クスの製造方法によって解決される。
【００２０】
【作用】本発明では，保護膜エッチングの際エッチング
ストップ層となる絶縁膜を最上層または中間層とする多
層構造のゲート絶縁膜5a, 5b, 5cをゲートバスライン３
端部を除く領域に形成している。そのため，画素電極形
成領域の保護膜をエッチングする際，ゲート絶縁膜が過
度にエッチングされることがなく，画素電極と補助容量
バスライン間に形成される補助容量を正確に抑えること
ができる。
ストップ層となる絶縁膜を最上層または中間層とする多
層構造のゲート絶縁膜5a, 5b, 5cをゲートバスライン３
端部を除く領域に形成している。そのため，画素電極形
成領域の保護膜をエッチングする際，ゲート絶縁膜が過
度にエッチングされることがなく，画素電極と補助容量
バスライン間に形成される補助容量を正確に抑えること
ができる。
【００２１】画素電極15a はリフトオフ法により形成さ
れるから, エッチング残渣の生じることがない。この
時，保護膜12上に画素電極形成領域，ゲートバスライン
３端部，ドレインバスライン11端部に開孔を有するマス
ク13を形成することにより，画素電極15a ，ゲートバス
ラインコンタクト部15b ，ドレインバスラインコンタク
ト部15d を形成するのであるから，バスラインの端子出
しは１回のリソグラフィー工程で済む。しかも，画素電
極の形成と同時に行うことができるから，工数の削減と
なる。
れるから, エッチング残渣の生じることがない。この
時，保護膜12上に画素電極形成領域，ゲートバスライン
３端部，ドレインバスライン11端部に開孔を有するマス
ク13を形成することにより，画素電極15a ，ゲートバス
ラインコンタクト部15b ，ドレインバスラインコンタク
ト部15d を形成するのであるから，バスラインの端子出
しは１回のリソグラフィー工程で済む。しかも，画素電
極の形成と同時に行うことができるから，工数の削減と
なる。
【００２２】また，ゲート絶縁膜のエッチングストップ
層5bを酸化シリコン膜とし, 保護膜12を窒化シリコン膜
とすれば，エッチング選択比を大きくできる。また，透
明絶縁性基板１上にゲート電極２とそれに接続するゲー
トバスライン３を形成した後，ゲートバスライン３端部
を覆う樹脂膜20を形成するようにすれば，ゲートバスラ
イン３端部の端子出しの際，樹脂膜20が保護膜及びゲー
ト絶縁膜エッチングのエッチングストップ層となるか
ら，ゲートバスラインの材料は制限を受けない。
層5bを酸化シリコン膜とし, 保護膜12を窒化シリコン膜
とすれば，エッチング選択比を大きくできる。また，透
明絶縁性基板１上にゲート電極２とそれに接続するゲー
トバスライン３を形成した後，ゲートバスライン３端部
を覆う樹脂膜20を形成するようにすれば，ゲートバスラ
イン３端部の端子出しの際，樹脂膜20が保護膜及びゲー
ト絶縁膜エッチングのエッチングストップ層となるか
ら，ゲートバスラインの材料は制限を受けない。
【００２３】
【実施例】図１(a) 〜(i) は第１の実施例を示す工程順
平面図と断面図（その１）で，a,d, g は平面図, b, e,
h はＡ−Ａ断面図，c, f, i はＢ−Ｂ断面図であり，
図２(j) 〜(q) は第１の実施例を示す工程順平面図と断
面図（その２）で，j, nは平面図, k, oはＡ−Ａ断面
図，l, pはＢ−Ｂ断面図，m, qはＣ−Ｃ断面図である。
以下，これらの図を参照しながら，第１の実施例につい
て説明する。
平面図と断面図（その１）で，a,d, g は平面図, b, e,
h はＡ−Ａ断面図，c, f, i はＢ−Ｂ断面図であり，
図２(j) 〜(q) は第１の実施例を示す工程順平面図と断
面図（その２）で，j, nは平面図, k, oはＡ−Ａ断面
図，l, pはＢ−Ｂ断面図，m, qはＣ−Ｃ断面図である。
以下，これらの図を参照しながら，第１の実施例につい
て説明する。
【００２４】図１(a) 〜(c) 参照 ＤＣマグネトロンスパッタ装置を用い，洗浄等の表面処
理を施したガラス基板１に厚さ 100nmのＡｌ膜３，４と
厚さ５０nmのＴｉ膜3a, 4aを連続成膜し，燐酸と弗酸を
含む混合液をエッチャントとしてレジスト膜（図示せ
ず）をマスクにしてウエットエッチングを行い，ゲート
バスライン3, 3a 及び補助容量バスライン4, 4a を形成
する。その後，レジスト膜を剥離し洗浄する。
理を施したガラス基板１に厚さ 100nmのＡｌ膜３，４と
厚さ５０nmのＴｉ膜3a, 4aを連続成膜し，燐酸と弗酸を
含む混合液をエッチャントとしてレジスト膜（図示せ
ず）をマスクにしてウエットエッチングを行い，ゲート
バスライン3, 3a 及び補助容量バスライン4, 4a を形成
する。その後，レジスト膜を剥離し洗浄する。
【００２５】次に，厚さ 100nmのＴｉ膜２を成膜し，Ｂ
Ｃｌ3 ＋Ｃｌ2 ガスをエッチャントとしてレジスト膜
（図示せず）をマスクにしてＲＩＥによりエッチングを
行い，ゲートバスライン3, 3a に接続するゲート電極２
を形成する。その後，レジスト膜を剥離し洗浄する。
Ｃｌ3 ＋Ｃｌ2 ガスをエッチャントとしてレジスト膜
（図示せず）をマスクにしてＲＩＥによりエッチングを
行い，ゲートバスライン3, 3a に接続するゲート電極２
を形成する。その後，レジスト膜を剥離し洗浄する。
【００２６】次に，酸素及び窒素雰囲気中で，ガラス基
板１を約 300℃に加熱してプラズマをたてることによ
り，ゲート電極２の表面を酸化させ，厚さ約２０nmのＴ
ｉＯ2膜2aを形成する。
板１を約 300℃に加熱してプラズマをたてることによ
り，ゲート電極２の表面を酸化させ，厚さ約２０nmのＴ
ｉＯ2膜2aを形成する。
【００２７】図１(d) 〜(f) 参照 ゲートバスライン3, 3a 端部及び補助容量バスライン4,
4a 端部を覆う金属マスクを用いて，全面にプラズマＣ
ＶＤ法により，ゲート絶縁膜5a, 5b, 5c, 動作半導体膜
６，チャネル保護膜７を連続成膜する。
4a 端部を覆う金属マスクを用いて，全面にプラズマＣ
ＶＤ法により，ゲート絶縁膜5a, 5b, 5c, 動作半導体膜
６，チャネル保護膜７を連続成膜する。
【００２８】第１層目のゲート絶縁膜5aは，例えば厚さ
300nmのＳｉＮ膜，第２層目のゲート絶縁膜5bは，例え
ば厚さ５０nmのＳｉＯ2 膜，第３層目のゲート絶縁膜5c
は，例えば厚さ５０nmのＳｉＮ膜，動作半導体膜６は例
えば厚さ１５nmのａ−Ｓｉ膜，チャネル保護膜７は例え
ば厚さ 140nmのＳｉＮ膜である。
300nmのＳｉＮ膜，第２層目のゲート絶縁膜5bは，例え
ば厚さ５０nmのＳｉＯ2 膜，第３層目のゲート絶縁膜5c
は，例えば厚さ５０nmのＳｉＮ膜，動作半導体膜６は例
えば厚さ１５nmのａ−Ｓｉ膜，チャネル保護膜７は例え
ば厚さ 140nmのＳｉＮ膜である。
【００２９】上記ＳｉＮ膜5a, 5c, 7 は，ＳｉＨ4 とＮ
Ｈ3 の混合ガス雰囲気で，ＳｉＯ2膜5bはＳｉＨ4 とＮ
2 Ｏの混合ガス雰囲気で，ａ−Ｓｉ膜６はＳｉＨ4 のガ
ス雰囲気で成膜する。
Ｈ3 の混合ガス雰囲気で，ＳｉＯ2膜5bはＳｉＨ4 とＮ
2 Ｏの混合ガス雰囲気で，ａ−Ｓｉ膜６はＳｉＨ4 のガ
ス雰囲気で成膜する。
【００３０】図１(g) 〜(i) 参照 次に，ゲート電極２上のチャネル保護膜７上にレジスト
膜（図示せず）のパターンを形成する。このパターンは
ゲート電極２の両側から約１μｍづつ狭いパターンとな
るようにする。
膜（図示せず）のパターンを形成する。このパターンは
ゲート電極２の両側から約１μｍづつ狭いパターンとな
るようにする。
【００３１】このレジスト膜をマスクにして弗化アンモ
ニウム系のエッチング液でＳｉＮ膜７を選択的にをエッ
チングし，チャネル保護膜７を形成する。その後，レジ
スト膜を剥離し洗浄する。
ニウム系のエッチング液でＳｉＮ膜７を選択的にをエッ
チングし，チャネル保護膜７を形成する。その後，レジ
スト膜を剥離し洗浄する。
【００３２】ＰＨ3 をドープしたＳｉＨ4 の雰囲気中に
おいて，プラズマＣＶＤ法により例えば厚さが５０nmの
ｎ+ 型ａ−Ｓｉ膜8a, 8bを形成し，引き続きＤＣスパッ
タ法により，例えば厚さが５０nmのＴｉ膜9a, 9bと，例
えば厚さが 300nmのＡｌ膜10a, 10bを形成する。
おいて，プラズマＣＶＤ法により例えば厚さが５０nmの
ｎ+ 型ａ−Ｓｉ膜8a, 8bを形成し，引き続きＤＣスパッ
タ法により，例えば厚さが５０nmのＴｉ膜9a, 9bと，例
えば厚さが 300nmのＡｌ膜10a, 10bを形成する。
【００３３】その後，ソース・ドレイン電極形成用のレ
ジスト膜（図示せず）を形成し，それをマスクにしてＢ
Ｃｌ3 ＋Ｃｌ2 ガスをエッチャントとするＲＩＥにより
Ａｌ膜，Ｔｉ膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓｉ膜６のエ
ッチングを行い，コンタクト層8a, 8b, ソース電極9a,
10a 及びドレイン電極9b, 10b を形成して素子分離を行
うとともに，ドレイン電極10b に接続するドレインバス
ライン11を形成する。このようにしてＴＦＴが形成され
るが，次いで，レジストマスク30を剥離洗浄し, 続いて
ＴＦＴ特性の保護膜として, ＳｉＮ膜12を全面に形成す
る。
ジスト膜（図示せず）を形成し，それをマスクにしてＢ
Ｃｌ3 ＋Ｃｌ2 ガスをエッチャントとするＲＩＥにより
Ａｌ膜，Ｔｉ膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓｉ膜６のエ
ッチングを行い，コンタクト層8a, 8b, ソース電極9a,
10a 及びドレイン電極9b, 10b を形成して素子分離を行
うとともに，ドレイン電極10b に接続するドレインバス
ライン11を形成する。このようにしてＴＦＴが形成され
るが，次いで，レジストマスク30を剥離洗浄し, 続いて
ＴＦＴ特性の保護膜として, ＳｉＮ膜12を全面に形成す
る。
【００３４】図２(j) 〜(m) 参照 ＳｉＮ膜12上に，画素電極形成領域，ゲートバスライン
３端部，補助容量バスライン４端部, ドレインバスライ
ン11端部に開孔を有するレジストマスク13を形成し，そ
れをマスクにしてＣＦ4 ＋Ｏ2 を用いるケミカルドライ
エッチング（ＣＤＥ）により，ＳｉＮ膜12をエッチング
して画素電極形成領域に開孔14a , ゲートバスライン３
端部に開孔14b , 補助容量バスライン４端部に開孔14c
, ドレインバスライン11端部に開孔14d を形成する。
３端部，補助容量バスライン４端部, ドレインバスライ
ン11端部に開孔を有するレジストマスク13を形成し，そ
れをマスクにしてＣＦ4 ＋Ｏ2 を用いるケミカルドライ
エッチング（ＣＤＥ）により，ＳｉＮ膜12をエッチング
して画素電極形成領域に開孔14a , ゲートバスライン３
端部に開孔14b , 補助容量バスライン４端部に開孔14c
, ドレインバスライン11端部に開孔14d を形成する。
【００３５】この時，画素電極形成領域ではゲート絶縁
膜の最上層のＳｉＮ膜5cもエッチングされるが，その下
のＳｉＯ2 膜5bがエッチングストップ層として作用す
る。この時，ＳｉＯ2 に対するＳｉＮのエッチング選択
比は２０以上である。したがって，第１層目のゲート絶
縁膜であるＳｉＮ膜5aは完全に残る。
膜の最上層のＳｉＮ膜5cもエッチングされるが，その下
のＳｉＯ2 膜5bがエッチングストップ層として作用す
る。この時，ＳｉＯ2 に対するＳｉＮのエッチング選択
比は２０以上である。したがって，第１層目のゲート絶
縁膜であるＳｉＮ膜5aは完全に残る。
【００３６】図２(n) 〜(q) 参照 全面にスパッタ法により，例えば厚さ 300nmのＩＴＯ膜
を成膜し，ソース電極10a に接続する画素電極15a, ゲ
ートバスライン３端部に接続するコンタクト部15b, 補
助容量バスライン４端部に接続するコンタクト部15c,
ドレインバスライン11端部に接続するコンタクト部15d
を形成したのち, レジストマスク13上のＩＴＯ膜はリフ
トオフ法によりレジストマスク13とともに除去する。
を成膜し，ソース電極10a に接続する画素電極15a, ゲ
ートバスライン３端部に接続するコンタクト部15b, 補
助容量バスライン４端部に接続するコンタクト部15c,
ドレインバスライン11端部に接続するコンタクト部15d
を形成したのち, レジストマスク13上のＩＴＯ膜はリフ
トオフ法によりレジストマスク13とともに除去する。
【００３７】このようにして，各バスラインの端子出し
を画素電極の形成と同時に１回のフォトリソグラフィー
工程により形成することができる。画素電極はリフトオ
フ法により形成されるので，エッチング法によるような
エッチング残渣はなく，短絡の生じる危険がない。
を画素電極の形成と同時に１回のフォトリソグラフィー
工程により形成することができる。画素電極はリフトオ
フ法により形成されるので，エッチング法によるような
エッチング残渣はなく，短絡の生じる危険がない。
【００３８】また，画素電極15a と補助容量バスライン
４の間にゲート絶縁膜のＳｉＮ膜5aとＳｉＯ2 膜5bが完
全に残るので，補助容量は正確に定まる。なお，第１の
実施例ではエッチングストップ層5bをゲート絶縁膜5a〜
5cの中間層として形成したが, ゲート絶縁膜の最上層と
して形成してもよい。
４の間にゲート絶縁膜のＳｉＮ膜5aとＳｉＯ2 膜5bが完
全に残るので，補助容量は正確に定まる。なお，第１の
実施例ではエッチングストップ層5bをゲート絶縁膜5a〜
5cの中間層として形成したが, ゲート絶縁膜の最上層と
して形成してもよい。
【００３９】次に第２の実施例について説明する。図３
(a) 〜(j) は第２の実施例を示す工程順平面図と断面図
（その１）で，a,d, g は平面図, b, e, h はＡ−Ａ断
面図，c, f, i はＢ−Ｂ断面図，j はＣ−Ｃ断面図であ
り，図４(k) 〜(r) は第２の実施例を示す工程順平面図
と断面図（その２）で，k, oは平面図, l, pはＡ−Ａ断
面図，m, qはＢ−Ｂ断面図，n, rはＣ−Ｃ断面図であ
る。以下，これらの図を参照しながら，第２の実施例に
ついて説明する。
(a) 〜(j) は第２の実施例を示す工程順平面図と断面図
（その１）で，a,d, g は平面図, b, e, h はＡ−Ａ断
面図，c, f, i はＢ−Ｂ断面図，j はＣ−Ｃ断面図であ
り，図４(k) 〜(r) は第２の実施例を示す工程順平面図
と断面図（その２）で，k, oは平面図, l, pはＡ−Ａ断
面図，m, qはＢ−Ｂ断面図，n, rはＣ−Ｃ断面図であ
る。以下，これらの図を参照しながら，第２の実施例に
ついて説明する。
【００４０】図３(a) 〜(c) 参照 ＤＣマグネトロンスパッタ装置を用い，洗浄等の表面処
理を施したガラス基板１に厚さ 100nmのＡｌ膜３，４と
厚さ５０nmのＴｉ膜3a, 4aを連続成膜し，燐酸と弗酸を
含む混合液をエッチャントとしてレジスト膜（図示せ
ず）をマスクにしてウエットエッチングを行い，ゲート
バスライン3, 3a 及び補助容量バスライン4, 4a を形成
する。その後，レジスト膜を剥離し洗浄する。
理を施したガラス基板１に厚さ 100nmのＡｌ膜３，４と
厚さ５０nmのＴｉ膜3a, 4aを連続成膜し，燐酸と弗酸を
含む混合液をエッチャントとしてレジスト膜（図示せ
ず）をマスクにしてウエットエッチングを行い，ゲート
バスライン3, 3a 及び補助容量バスライン4, 4a を形成
する。その後，レジスト膜を剥離し洗浄する。
【００４１】次に，厚さ 100nmのＴｉ膜２を成膜し，Ｂ
Ｃｌ3 ＋Ｃｌ2 ガスをエッチャントとしてレジスト膜
（図示せず）をマスクにしてＲＩＥによりエッチングを
行い，ゲート電極２を形成する。その後，レジスト膜を
剥離し洗浄する。
Ｃｌ3 ＋Ｃｌ2 ガスをエッチャントとしてレジスト膜
（図示せず）をマスクにしてＲＩＥによりエッチングを
行い，ゲート電極２を形成する。その後，レジスト膜を
剥離し洗浄する。
【００４２】次に，酸素及び窒素雰囲気中で，ガラス基
板１を約 300℃に加熱してプラズマをたてることによ
り，ゲート電極２の表面を酸化させ，厚さ約２０nmのＴ
ｉＯ2膜2aを形成する。ここまでの工程は，第１の実施
例と同じである。
板１を約 300℃に加熱してプラズマをたてることによ
り，ゲート電極２の表面を酸化させ，厚さ約２０nmのＴ
ｉＯ2膜2aを形成する。ここまでの工程は，第１の実施
例と同じである。
【００４３】図３(d) 〜(f) 参照 ゲートバスライン3, 3a 端部及び補助容量バスライン4,
4a 端部をポリイミド膜20で覆い，全面にプラズマＣＶ
Ｄ法により，ゲート絶縁膜５, 動作半導体膜６，チャネ
ル保護膜７を連続成膜する。ゲート絶縁膜５は，例えば
厚さ 400nmのＳｉＮ膜，動作半導体膜６は例えば厚さ１
５nmのａ−Ｓｉ膜，チャネル保護膜７は例えば厚さ 140
nmのＳｉＮ膜である。
4a 端部をポリイミド膜20で覆い，全面にプラズマＣＶ
Ｄ法により，ゲート絶縁膜５, 動作半導体膜６，チャネ
ル保護膜７を連続成膜する。ゲート絶縁膜５は，例えば
厚さ 400nmのＳｉＮ膜，動作半導体膜６は例えば厚さ１
５nmのａ−Ｓｉ膜，チャネル保護膜７は例えば厚さ 140
nmのＳｉＮ膜である。
【００４４】上記ＳｉＮ膜５, 7 は，ＳｉＨ4 とＮＨ3
の混合ガス雰囲気で，ａ−Ｓｉ膜６はＳｉＨ4 のガス雰
囲気で成膜する。 図３(g) 〜(j) 参照 次に，ゲート電極２上のチャネル保護膜７上にレジスト
膜（図示せず）のパターンを形成する。このパターンは
ゲート電極２の両側から約１μｍづつ狭いパターンとな
るようにする。
の混合ガス雰囲気で，ａ−Ｓｉ膜６はＳｉＨ4 のガス雰
囲気で成膜する。 図３(g) 〜(j) 参照 次に，ゲート電極２上のチャネル保護膜７上にレジスト
膜（図示せず）のパターンを形成する。このパターンは
ゲート電極２の両側から約１μｍづつ狭いパターンとな
るようにする。
【００４５】このレジスト膜をマスクにして弗化アンモ
ニウム系のエッチング液でＳｉＮ膜７を選択的にをエッ
チングし，チャネル保護膜７を形成する。その後，レジ
スト膜を剥離し洗浄する。
ニウム系のエッチング液でＳｉＮ膜７を選択的にをエッ
チングし，チャネル保護膜７を形成する。その後，レジ
スト膜を剥離し洗浄する。
【００４６】ＰＨ3 をドープしたＳｉＨ4 の雰囲気中に
おいて，プラズマＣＶＤ法により例えば厚さが５０nmの
ｎ+ 型ａ−Ｓｉ膜8a, 8bを形成し，引き続きＤＣスパッ
タ法により，例えば厚さが５０nmのＴｉ膜9a, 9bと，例
えば厚さが 300nmのＭｏ膜18a, 18bを形成する。
おいて，プラズマＣＶＤ法により例えば厚さが５０nmの
ｎ+ 型ａ−Ｓｉ膜8a, 8bを形成し，引き続きＤＣスパッ
タ法により，例えば厚さが５０nmのＴｉ膜9a, 9bと，例
えば厚さが 300nmのＭｏ膜18a, 18bを形成する。
【００４７】その後，ソース・ドレイン電極形成用のレ
ジスト膜（図示せず）を形成し，それをマスクにしてＢ
Ｃｌ3 ＋Ｃｌ2 ガスをエッチャントとするＲＩＥにより
Ｍｏ膜，Ｔｉ膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓｉ膜６のエ
ッチングを行い，コンタクト層8a, 8b, ソース電極9a,
18a 及びドレイン電極9b, 18b を形成して素子分離を行
うとともに，ドレイン電極18b に接続するドレインバス
ライン19を形成する。次いで，スパッタ法により，全面
に例えば厚さ 300nmのＩＴＯ膜を成膜し，マスクを用い
てそれをエッチングし，ソース電極18a に接続する画素
電極21及びドレインバスライン19端部にコンタクト部19
a を形成する。
ジスト膜（図示せず）を形成し，それをマスクにしてＢ
Ｃｌ3 ＋Ｃｌ2 ガスをエッチャントとするＲＩＥにより
Ｍｏ膜，Ｔｉ膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓｉ膜６のエ
ッチングを行い，コンタクト層8a, 8b, ソース電極9a,
18a 及びドレイン電極9b, 18b を形成して素子分離を行
うとともに，ドレイン電極18b に接続するドレインバス
ライン19を形成する。次いで，スパッタ法により，全面
に例えば厚さ 300nmのＩＴＯ膜を成膜し，マスクを用い
てそれをエッチングし，ソース電極18a に接続する画素
電極21及びドレインバスライン19端部にコンタクト部19
a を形成する。
【００４８】図４(k) 〜(n) 参照 全面に保護膜としてＳｉＮ膜12を形成した後その上に，
画素電極21上に開孔23a ，ゲートバスライン３端部に開
孔23b ，補助容量バスライン４端部に開孔23c , ドレイ
ンバスライン19端部に開孔23d を有するレジストマスク
22を形成する。
画素電極21上に開孔23a ，ゲートバスライン３端部に開
孔23b ，補助容量バスライン４端部に開孔23c , ドレイ
ンバスライン19端部に開孔23d を有するレジストマスク
22を形成する。
【００４９】図４(o) 〜(r) 参照 レジストマスク22をマスクにしてＢＨＦ（緩衝弗酸）に
よるエッチングにより，ＳｉＮ膜12をエッチングする。
この時，画素電極21とドレインバスライン19端部ではＩ
ＴＯが，ゲートバスライン３端部と補助容量バスライン
４端部ではポリイミド膜20がエッチングストップ層とし
て作用する。その後ゲートバスライン３端部と補助容量
バスライン４端部の開孔から，ポリイミド膜20をＣＦ4
＋Ｏ2 をエッチングガスとしたＣＤＥによりエッチング
して除去し，ゲートバスライン３端部と補助容量バスラ
イン４端部を露出し，コンタクトが取れるようにする。
よるエッチングにより，ＳｉＮ膜12をエッチングする。
この時，画素電極21とドレインバスライン19端部ではＩ
ＴＯが，ゲートバスライン３端部と補助容量バスライン
４端部ではポリイミド膜20がエッチングストップ層とし
て作用する。その後ゲートバスライン３端部と補助容量
バスライン４端部の開孔から，ポリイミド膜20をＣＦ4
＋Ｏ2 をエッチングガスとしたＣＤＥによりエッチング
して除去し，ゲートバスライン３端部と補助容量バスラ
イン４端部を露出し，コンタクトが取れるようにする。
【００５０】このようにして，ゲートバスラインとドレ
インバスラインの端子出しを１回のフォトリソグラフィ
ー工程により形成することができる。端子出しのエッチ
ングの時，ゲートバスライン3, 3a 上のポリイミド膜20
はエッチングストップ層として作用するので，ゲートバ
スライン3, 3a はエッチングされない。
インバスラインの端子出しを１回のフォトリソグラフィ
ー工程により形成することができる。端子出しのエッチ
ングの時，ゲートバスライン3, 3a 上のポリイミド膜20
はエッチングストップ層として作用するので，ゲートバ
スライン3, 3a はエッチングされない。
【００５１】
【発明の効果】以上説明したように，本発明によれば，
ゲートバスライン及びドレインバスラインの端子出しを
１回のフォトリソグラフィー工程により確実に行うこと
ができる。また，画素電極形成の際，エッチング残渣の
生じないようにすることができ，エッチング残渣による
短絡の発生を防止することができる。
ゲートバスライン及びドレインバスラインの端子出しを
１回のフォトリソグラフィー工程により確実に行うこと
ができる。また，画素電極形成の際，エッチング残渣の
生じないようにすることができ，エッチング残渣による
短絡の発生を防止することができる。
【００５２】また，ゲートバスラインの材料はエッチン
グ条件の制限を受けないので，選択の自由度が大きくな
る。
グ条件の制限を受けないので，選択の自由度が大きくな
る。
【図１】(a) 〜(i) は第１の実施例を示す工程順平面図
と断面図（その１）で，a, d,g は平面図, b, e, h は
Ａ−Ａ断面図，c, f, i はＢ−Ｂ断面図である。
と断面図（その１）で，a, d,g は平面図, b, e, h は
Ａ−Ａ断面図，c, f, i はＢ−Ｂ断面図である。
【図２】(j) 〜(q) は第１の実施例を示す工程順平面図
と断面図（その２）で，j, nは平面図, k, oはＡ−Ａ断
面図，l, pはＢ−Ｂ断面図，m, qはＣ−Ｃ断面図であ
る。
と断面図（その２）で，j, nは平面図, k, oはＡ−Ａ断
面図，l, pはＢ−Ｂ断面図，m, qはＣ−Ｃ断面図であ
る。
【図３】(a) 〜(j) は第２の実施例を示す工程順平面図
と断面図（その１）で，a, d,g は平面図, b, e, h は
Ａ−Ａ断面図，c, f, i はＢ−Ｂ断面図，j はＣ−Ｃ断
面図である。
と断面図（その１）で，a, d,g は平面図, b, e, h は
Ａ−Ａ断面図，c, f, i はＢ−Ｂ断面図，j はＣ−Ｃ断
面図である。
【図４】(k) 〜(r) は第２の実施例を示す工程順平面図
と断面図（その２）で，k, oは平面図, l, pはＡ−Ａ断
面図，m, qはＢ−Ｂ断面図，n, rはＣ−Ｃ断面図であ
る。
と断面図（その２）で，k, oは平面図, l, pはＡ−Ａ断
面図，m, qはＢ−Ｂ断面図，n, rはＣ−Ｃ断面図であ
る。
【図５】(a) 〜(c) はＴＦＴマトリックスの平面略図と
断面図で，a は平面略図, b はＡ−Ａ断面図，c はＢ−
Ｂ断面図である。
断面図で，a は平面略図, b はＡ−Ａ断面図，c はＢ−
Ｂ断面図である。
１は透明絶縁性基板であってガラス基板 ２はゲート電極 2aは酸化膜 3, 3a はゲートバスライン 4, 4a は補助容量バスライン ５，5a, 5b, 5cはゲート絶縁膜 ６は動作半導体膜であってａ−Ｓｉ膜 ７はチャネル保護膜であってＳｉＮ膜 8a, 8bはコンタクト層であってｎ+ 型ａ−Ｓｉ層 9a, 10a はソース電極 9b, 10b はドレイン電極 11はドレインバスライン 12は保護膜であってＳｉＮ膜 13はマスクであってレジストマスク 14a 〜14d は開孔 15a は画素電極 15b はゲートバスラインコンタクト部 15c は補助容量バスラインコンタクト部 15d はドレインバスラインコンタクト部 16はＴＦＴ 17はドレインバスライン 18a はソース電極 18b はドレイン電極 19はドレインバスライン 19a はドレインバスラインコンタクト部 20は樹脂膜であってポリイミド膜 21は画素電極 22はマスクであってレジストマスク 23a 〜23d は開孔
Claims (3)
- 【請求項１】 透明絶縁性基板(1) 上に形成され，マト
リックス状に配置された薄膜トランジスタと，該薄膜ト
ランジスタのゲート電極(2) に接続するゲートバスライ
ン(3) と, ドレイン電極(10b) に接続するドレインバス
ライン(11)と，ソース電極(10a) に接続する画素電極(1
5a) と，該画素電極(15a) と絶縁膜(5a, 5b)を介して対
向する補助容量バスライン(4) を有し, 該薄膜トランジ
スタは透明絶縁性基板(1) 上にゲート電極(2) ，ゲート
絶縁膜(5a, 5b, 5c)，動作半導体膜(6), ソース・ドレ
イン電極(10a, 10b)が順に積層され，該ゲートバスライ
ン(3) と該ドレインバスライン(11)は絶縁膜(5a, 5b, 5
c)を介して交差する薄膜トランジスタマトリックスの製
造において，透明絶縁性基板(1) 上にゲート電極(2) と
それに接続するゲートバスライン(3) を形成する工程
と,保護膜エッチングの際エッチングストップ層となる
絶縁膜を最上層または中間層とする多層構造のゲート絶
縁膜(5a, 5b, 5c)を該ゲートバスライン(3) 端部を除く
領域に形成する工程と，該ゲート絶縁膜(5a, 5b, 5c)上
に動作半導体膜(6), ソース電極(10a) ，ドレイン電極
(10b) 及び該ドレイン電極(10b) に接続するドレインバ
スライン(11)を形成する工程と，全面に保護膜(12)を形
成した後, 該保護膜(12)上に画素電極形成領域，ゲート
バスライン(3) 端部，ドレインバスライン(11)端部に開
孔を有するマスク(13)を形成する工程と,該開孔から該
保護膜(12)をエッチングして除去した後，全面に透明導
電膜を堆積してソース電極(10a) に接続する画素電極(1
5a) ，ゲートバスラインコンタクト部(15b) ，ドレイン
バスラインコンタクト部(15d) を形成し，その後，マス
ク(13)上の透明導電膜を該マスク(13)とともに除去する
工程を有することを特徴とする薄膜トランジスタマトリ
ックスの製造方法。 - 【請求項２】 前記ゲート絶縁膜のエッチングストップ
層(5b)を酸化シリコン膜とし, 前記保護膜(12)を窒化シ
リコン膜とすることを特徴とする請求項１記載の薄膜ト
ランジスタマトリックスの製造方法。 - 【請求項３】 透明絶縁性基板(1) 上に形成され，マト
リックス状に配置された薄膜トランジスタと，該薄膜ト
ランジスタのゲート電極(2) に接続するゲートバスライ
ン(3) と, ドレイン電極(18b) に接続するドレインバス
ライン(19)と，ソース電極(18a) に接続する画素電極(2
1)を有し, 該薄膜トランジスタは透明絶縁性基板(1) 上
にゲート電極(2) ，ゲート絶縁膜(5), 動作半導体膜
(6), ソース・ドレイン電極(18a, 18b)が順に積層さ
れ，該ゲートバスライン(3) と該ドレインバスライン(1
9)は絶縁膜(5) を介して交差する薄膜トランジスタマト
リックスの製造において，透明絶縁性基板(1) 上にゲー
ト電極(2) とそれに接続するゲートバスライン(3) を形
成する工程と,該ゲートバスライン(3) 端部を覆う樹脂
膜(20)を形成した後, 全面にゲート絶縁膜(5) を形成す
る工程と，薄膜トランジスタのソース電極(18a) ，ドレ
イン電極(18b) ，及び該ソース電極(18a) に接続する画
素電極(21)を形成した後, 全面に保護膜(12)を形成する
工程と,該ゲートバスライン(3) 端部に開孔を有するマ
スク(22)を形成する工程と,該開孔から該保護膜(12)及
び該ゲート絶縁膜(5) をエッチング除去し，つづいて該
樹脂膜(20)をエッチング除去することによりゲートバス
ライン(3) 端部を露出する工程とを有することを特徴と
する薄膜トランジスタマトリックスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24845492A JPH06102528A (ja) | 1992-09-18 | 1992-09-18 | 薄膜トランジスタマトリックスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24845492A JPH06102528A (ja) | 1992-09-18 | 1992-09-18 | 薄膜トランジスタマトリックスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06102528A true JPH06102528A (ja) | 1994-04-15 |
Family
ID=17178378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24845492A Withdrawn JPH06102528A (ja) | 1992-09-18 | 1992-09-18 | 薄膜トランジスタマトリックスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06102528A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966589A (en) * | 1996-12-18 | 1999-10-12 | Nec Corporation | Method of fabricating thin film transistor array |
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