JPH06130415A - Ｔｆｔマトリクスの製造方法 - Google Patents
Ｔｆｔマトリクスの製造方法Info
- Publication number
- JPH06130415A JPH06130415A JP27641292A JP27641292A JPH06130415A JP H06130415 A JPH06130415 A JP H06130415A JP 27641292 A JP27641292 A JP 27641292A JP 27641292 A JP27641292 A JP 27641292A JP H06130415 A JPH06130415 A JP H06130415A
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- JP
- Japan
- Prior art keywords
- electrode
- gate
- film
- drain
- tft matrix
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- Pending
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- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は，ラップトップパソコンや壁掛けＴ
Ｖとして用いられるＴＦＴマトリクス型カラー液晶パネ
ルのＴＦＴマトリクスの製造方法に関し，窓開きのオー
バーエッチング工程をなくし，開口率を増加することを
目的とする。 【構成】 透明絶縁基板１上に，少なくとも, ゲート電
極２，及び該複数個のゲート電極２を接続するゲートバ
スライン３, 蓄積電極４，ゲート絶縁膜５，半導体活性
層６，ソース電極７，ドレイン電極８，及び該複数個の
ドレイン電極８を接続するドレインバスライン９, 画素
電極10の順に成膜される下ゲートスタガー型薄膜トラン
ジスタをスイッチング素子とするＴＦＴマトリクス半導
体装置の製造方法において，画素電極10と, 画素電極10
領域の内側に開口されるカラーフィルタ窓11との間隙12
を利用して，間隙12上にソース電極７と対向電極13とを
繋ぐ電極配線14を形成するように構成する。
Ｖとして用いられるＴＦＴマトリクス型カラー液晶パネ
ルのＴＦＴマトリクスの製造方法に関し，窓開きのオー
バーエッチング工程をなくし，開口率を増加することを
目的とする。 【構成】 透明絶縁基板１上に，少なくとも, ゲート電
極２，及び該複数個のゲート電極２を接続するゲートバ
スライン３, 蓄積電極４，ゲート絶縁膜５，半導体活性
層６，ソース電極７，ドレイン電極８，及び該複数個の
ドレイン電極８を接続するドレインバスライン９, 画素
電極10の順に成膜される下ゲートスタガー型薄膜トラン
ジスタをスイッチング素子とするＴＦＴマトリクス半導
体装置の製造方法において，画素電極10と, 画素電極10
領域の内側に開口されるカラーフィルタ窓11との間隙12
を利用して，間隙12上にソース電極７と対向電極13とを
繋ぐ電極配線14を形成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は，ラップトップパソコン
や壁掛けＴＶとして用いられるＴＦＴマトリクス型カラ
ー液晶パネルのＴＦＴマトリクスの製造方法に関する。
や壁掛けＴＶとして用いられるＴＦＴマトリクス型カラ
ー液晶パネルのＴＦＴマトリクスの製造方法に関する。
【０００２】ＴＦＴマトリクスはその表示品質はＣＲＴ
代替としての性能を確保できそうなことが認知されつつ
あるが，ワークステーション用など大画面，高精彩なパ
ネルを形成する上では，画素の開口率が画質を向上させ
るために重要な問題となる。
代替としての性能を確保できそうなことが認知されつつ
あるが，ワークステーション用など大画面，高精彩なパ
ネルを形成する上では，画素の開口率が画質を向上させ
るために重要な問題となる。
【０００３】また，これらのパネルを安価に製造するた
めには，高速性や操作性に優れたフォトリソグラフィ技
術で形成可能なデバイス構造であることが重要である。
めには，高速性や操作性に優れたフォトリソグラフィ技
術で形成可能なデバイス構造であることが重要である。
【０００４】
【従来の技術】図５は従来例の説明図であり，ＴＦＴマ
トリクス製造の工程順模式断面図である。
トリクス製造の工程順模式断面図である。
【０００５】図において，32は透明絶縁基板，33はゲー
トバスライン，34は蓄積電極，35はゲート端子，36は第
一の絶縁膜，37は半導体活性層，38は電極用金属膜, 39
はソース電極，40は対向電極, 41は第二の絶縁膜, 42は
ソース電極用コンタクトホール, 43は対向電極用コンタ
クトホール, 44はゲート端子用コンタクトホール, 45は
ＩＴＯ電極膜，46は画素電極，47はゲート端子電極であ
る。
トバスライン，34は蓄積電極，35はゲート端子，36は第
一の絶縁膜，37は半導体活性層，38は電極用金属膜, 39
はソース電極，40は対向電極, 41は第二の絶縁膜, 42は
ソース電極用コンタクトホール, 43は対向電極用コンタ
クトホール, 44はゲート端子用コンタクトホール, 45は
ＩＴＯ電極膜，46は画素電極，47はゲート端子電極であ
る。
【０００６】従来のＴＦＴマトリクスの製造方法を図５
の工程順模式断面図により説明する。図５の左側はＴＦ
Ｔマトリックス部分，右側にゲート端子部分を示す。先
ず，図５（ａ）に示すように，透明絶縁基板32上にゲー
トバスライン33，蓄積電極34，ゲート端子35を形成後，
図５（ｂ）に示すように，第一の絶縁膜36，半導体活性
層37を積層する。
の工程順模式断面図により説明する。図５の左側はＴＦ
Ｔマトリックス部分，右側にゲート端子部分を示す。先
ず，図５（ａ）に示すように，透明絶縁基板32上にゲー
トバスライン33，蓄積電極34，ゲート端子35を形成後，
図５（ｂ）に示すように，第一の絶縁膜36，半導体活性
層37を積層する。
【０００７】次に, 図５（ｃ）に示すように，電極用金
属膜38を全面に被覆した後，図５（ｄ）に示すようにソ
ース電極39, 図示しないドレイン電極, 蓄積電極34に絶
縁膜（誘電体膜) を挟んで対向する対向電極40をフォト
リソグラフィによりパターニングして形成した後，図５
（ｅ）に示すように表面保護膜として第二の絶縁膜40を
全面に被覆形成する。
属膜38を全面に被覆した後，図５（ｄ）に示すようにソ
ース電極39, 図示しないドレイン電極, 蓄積電極34に絶
縁膜（誘電体膜) を挟んで対向する対向電極40をフォト
リソグラフィによりパターニングして形成した後，図５
（ｅ）に示すように表面保護膜として第二の絶縁膜40を
全面に被覆形成する。
【０００８】続いて, 図５（ｆ）に示すように，ソース
電極用コンタクトホール42, 対向電極用コンタクトホー
ル43を第二の絶縁膜41に開口すると同時に, 第二の絶縁
膜41及び第一の絶縁膜36を同時に開口してゲート端子用
コンタクトホール44を開口する。その後, 図５（ｇ）に
示すように，透明絶縁基板32上全面にＩＴＯ電極膜45を
被覆し, 図５（ｈ）に示すように，フォトリソグラフィ
によりパターニングして, ＩＴＯからなる画素電極46並
びにゲート端子電極47を形成する。
電極用コンタクトホール42, 対向電極用コンタクトホー
ル43を第二の絶縁膜41に開口すると同時に, 第二の絶縁
膜41及び第一の絶縁膜36を同時に開口してゲート端子用
コンタクトホール44を開口する。その後, 図５（ｇ）に
示すように，透明絶縁基板32上全面にＩＴＯ電極膜45を
被覆し, 図５（ｈ）に示すように，フォトリソグラフィ
によりパターニングして, ＩＴＯからなる画素電極46並
びにゲート端子電極47を形成する。
【０００９】
【発明が解決しようとする課題】従来の製造方法では，
ソース電極39とＩＴＯ画素電極46とを接続するためのコ
ンタクトホール42,43 のエッチングプロセスは，図５
（ｆ）に示すように，ゲートの端子電極を接続するため
のコンタクトホール44のエッチングプロセスと同時に行
っていた。
ソース電極39とＩＴＯ画素電極46とを接続するためのコ
ンタクトホール42,43 のエッチングプロセスは，図５
（ｆ）に示すように，ゲートの端子電極を接続するため
のコンタクトホール44のエッチングプロセスと同時に行
っていた。
【００１０】ソース電極39，及び対向電極40は第二の絶
縁膜41のみに被覆されているが，第一の絶縁膜36と第二
の絶縁膜41の二層に被われたゲート端子35を露出させる
ために必要なエッチング時間の間，ソース電極39とＩＴ
Ｏ画素電極46とを接続するためのコンタクトホール42,4
3 のエッチングはオーバーエッチングとなり，寸法シフ
トが大きい。そのため, オーバーエッチングによるコン
タクトホール径の拡大マージンを見込んだソース電極の
面積も大きくなり，画素電極の開口率低下の原因となっ
ていた。
縁膜41のみに被覆されているが，第一の絶縁膜36と第二
の絶縁膜41の二層に被われたゲート端子35を露出させる
ために必要なエッチング時間の間，ソース電極39とＩＴ
Ｏ画素電極46とを接続するためのコンタクトホール42,4
3 のエッチングはオーバーエッチングとなり，寸法シフ
トが大きい。そのため, オーバーエッチングによるコン
タクトホール径の拡大マージンを見込んだソース電極の
面積も大きくなり，画素電極の開口率低下の原因となっ
ていた。
【００１１】本発明は，以上の点を鑑み，ソース電極コ
ンタクトホール形成のための窓開きのオーバーエッチン
グ工程をなくし，開口率を増加することを目的として提
供されるものである。
ンタクトホール形成のための窓開きのオーバーエッチン
グ工程をなくし，開口率を増加することを目的として提
供されるものである。
【００１２】
【課題を解決するための手段】図１〜図３は本発明の原
理説明図であり，図１〜図２は本発明の電極配線部分の
平面図，図３は図１のＡ−Ａ’ラインでカットした部分
の断面図を示す。
理説明図であり，図１〜図２は本発明の電極配線部分の
平面図，図３は図１のＡ−Ａ’ラインでカットした部分
の断面図を示す。
【００１３】図において, １は透明絶縁基板，２はゲー
ト電極，３はゲートバスライン，４は蓄積電極，５はゲ
ート絶縁膜，６は半導体活性層，７はソース電極，８は
ドレイン電極，９はドレインバスライン，10は画素電
極, 11はカラーフィルタ窓, 12は間隙, 13は対向電極,
14は電極配線, 15はコンタクトホール, 16はソース・ド
レイン及び対向電極用金属膜, 17はカバー絶縁膜, 18は
画素電極用ＩＴＯ膜である。
ト電極，３はゲートバスライン，４は蓄積電極，５はゲ
ート絶縁膜，６は半導体活性層，７はソース電極，８は
ドレイン電極，９はドレインバスライン，10は画素電
極, 11はカラーフィルタ窓, 12は間隙, 13は対向電極,
14は電極配線, 15はコンタクトホール, 16はソース・ド
レイン及び対向電極用金属膜, 17はカバー絶縁膜, 18は
画素電極用ＩＴＯ膜である。
【００１４】問題解決の手段として，本発明では，ソー
ス電極と蓄積電極上のパターンをカラーフィルタで遮蔽
される領域を用いて細長く接続する。保護膜のコンタク
トホールは面積の広い蓄積電極パターン上のみに形成す
る。ドレイン電流はソース電極から蓄積電極上のパター
ンを経由して，ＩＴＯ画素電極に供給される。
ス電極と蓄積電極上のパターンをカラーフィルタで遮蔽
される領域を用いて細長く接続する。保護膜のコンタク
トホールは面積の広い蓄積電極パターン上のみに形成す
る。ドレイン電流はソース電極から蓄積電極上のパター
ンを経由して，ＩＴＯ画素電極に供給される。
【００１５】即ち，本発明の目的は，図１〜図３に示す
ような，透明絶縁基板１上に，少なくとも, ゲート電極
２，及び複数個の該ゲート電極２を接続するゲートバス
ライン３，蓄積電極４，ゲート絶縁膜５，半導体活性層
６，ソース電極７，ドレイン電極８，及び複数個の該ド
レイン電極８を接続するドレインバスライン９，画素電
極10の順に成膜される下ゲートスタガー型薄膜トランジ
スタをスイッチング素子とするＴＦＴマトリクスの製造
方法において，画素電極10と, 該画素電極10領域の内側
に開口されるカラーフィルタ窓11との間隙12を利用し
て，該間隙12上に該ソース電極７と該対向電極13とを繋
ぐ電極配線14を形成することにより達成される。
ような，透明絶縁基板１上に，少なくとも, ゲート電極
２，及び複数個の該ゲート電極２を接続するゲートバス
ライン３，蓄積電極４，ゲート絶縁膜５，半導体活性層
６，ソース電極７，ドレイン電極８，及び複数個の該ド
レイン電極８を接続するドレインバスライン９，画素電
極10の順に成膜される下ゲートスタガー型薄膜トランジ
スタをスイッチング素子とするＴＦＴマトリクスの製造
方法において，画素電極10と, 該画素電極10領域の内側
に開口されるカラーフィルタ窓11との間隙12を利用し
て，該間隙12上に該ソース電極７と該対向電極13とを繋
ぐ電極配線14を形成することにより達成される。
【００１６】
【作用】本発明によれば, 上記の手段をとることによ
り，ソース電極上にコンタクトホール用の窓を形成しな
いので，エッチングストッパとしてのソース電極の面積
を大きくしなくても済むので，画素電極の開口率を大き
く取ることができる。
り，ソース電極上にコンタクトホール用の窓を形成しな
いので，エッチングストッパとしてのソース電極の面積
を大きくしなくても済むので，画素電極の開口率を大き
く取ることができる。
【００１７】
【実施例】図４は本発明の一実施例の工程順模式断面図
である。図において, 19は透明ガラス基板，20は第１の
Ti膜, 21はゲートバスライン，22は蓄積電極，23は第１
の Si3N4膜，24はα-Si 膜, 25は第２のTi膜, 26はソー
ス電極, 27は対向電極, 28は第２の Si3N4膜，29はコン
タクトホール, 30はＩＴＯ膜，31は画素電極である。
である。図において, 19は透明ガラス基板，20は第１の
Ti膜, 21はゲートバスライン，22は蓄積電極，23は第１
の Si3N4膜，24はα-Si 膜, 25は第２のTi膜, 26はソー
ス電極, 27は対向電極, 28は第２の Si3N4膜，29はコン
タクトホール, 30はＩＴＯ膜，31は画素電極である。
【００１８】図４により，本発明の第１，第２の実施例
について工程順模式断面図により説明する。第１，第２
の実施例とも工程順模式断面図は同じであり，平面上の
電極配線パターンが異なるものである。
について工程順模式断面図により説明する。第１，第２
の実施例とも工程順模式断面図は同じであり，平面上の
電極配線パターンが異なるものである。
【００１９】図４（ａ）に示すように，透明ガラス基板
19上全面に，各電極形成用の金属膜として第１のチタン
(Ti)膜20を 800Åの厚さにスパッタ法により被覆する。
図４（ｂ）に示すように，図示しないレジスト膜をマス
クとして，フォトリソグラフィによりゲートバスライン
21, 図示しないゲート電極, ソース電極, 並びに蓄積電
極22とをパターニングして形成する。
19上全面に，各電極形成用の金属膜として第１のチタン
(Ti)膜20を 800Åの厚さにスパッタ法により被覆する。
図４（ｂ）に示すように，図示しないレジスト膜をマス
クとして，フォトリソグラフィによりゲートバスライン
21, 図示しないゲート電極, ソース電極, 並びに蓄積電
極22とをパターニングして形成する。
【００２０】図４（ｃ）に示すように，透明ガラス基板
19上全面に, ゲート絶縁膜として第１の窒化シリコン(S
i3N4) 膜23をＣＶＤ法により 3,000Åの厚さに形成し，
続いて，半導体活性層としてアモルファスシリコン (α
- Si) 膜24をＣＶＤ法により150 Åの厚さに積層して形
成する。この後，実際にはチャネル保護膜としての二酸
化シリコン(SiO2)膜や半導体接合層としての燐(P) をド
ープしたα- Si膜を積層して形成するが, 本発明には直
接関与しないので省略する。
19上全面に, ゲート絶縁膜として第１の窒化シリコン(S
i3N4) 膜23をＣＶＤ法により 3,000Åの厚さに形成し，
続いて，半導体活性層としてアモルファスシリコン (α
- Si) 膜24をＣＶＤ法により150 Åの厚さに積層して形
成する。この後，実際にはチャネル保護膜としての二酸
化シリコン(SiO2)膜や半導体接合層としての燐(P) をド
ープしたα- Si膜を積層して形成するが, 本発明には直
接関与しないので省略する。
【００２１】図４（ｄ）に示すように，ソース・ドレイ
ン及び対向電極用金属膜として第２のTi膜25をスパッタ
法により 500Åの厚さに積層する。図４（ｅ）に示すよ
うに，フォトトリソグラフィにより第２のTi膜25をパタ
ーニングして, ソース電極26, 図示しないドレイン電
極, 対向電極27を形成するが, 第１の実施例として前述
の図２に，第２の実施例として図３に平面図に示すよう
に，ソース電極26と対向電極27は画素電極とカラーフィ
ルタ窓の間隙上に形成された電極配線で連結されてい
る。
ン及び対向電極用金属膜として第２のTi膜25をスパッタ
法により 500Åの厚さに積層する。図４（ｅ）に示すよ
うに，フォトトリソグラフィにより第２のTi膜25をパタ
ーニングして, ソース電極26, 図示しないドレイン電
極, 対向電極27を形成するが, 第１の実施例として前述
の図２に，第２の実施例として図３に平面図に示すよう
に，ソース電極26と対向電極27は画素電極とカラーフィ
ルタ窓の間隙上に形成された電極配線で連結されてい
る。
【００２２】図４（ｆ）に示すように，表面保護の絶縁
膜として第２の Si3N4膜28をＣＶＤ法により 4,000Åの
厚さに全面に被覆する。図４（ｇ）に示すように，対向
電極28上の第２の Si3N4膜28に画素電極接続用のコンタ
クトホール29を開口する。同時に図示しないゲート端子
電極上にもコンタクトホールを開口するが, Si3N4膜が
二層となっているため, 画素電極接続用のコンタクトホ
ール29内はオーバーエッチングされる。
膜として第２の Si3N4膜28をＣＶＤ法により 4,000Åの
厚さに全面に被覆する。図４（ｇ）に示すように，対向
電極28上の第２の Si3N4膜28に画素電極接続用のコンタ
クトホール29を開口する。同時に図示しないゲート端子
電極上にもコンタクトホールを開口するが, Si3N4膜が
二層となっているため, 画素電極接続用のコンタクトホ
ール29内はオーバーエッチングされる。
【００２３】図４（ｈ）に示すように，画素電極材とし
てのＩＴＯ（酸化インジウム−酸化錫）膜30をスパッタ
法により 700Åの厚さに全面に被覆する。図４（ｉ）に
示すように，ＩＴＯ膜30をパターニングして, 画素電極
31を形成する。この時, 従来例の図５（ｈ）に示したよ
うに，ゲート端子上にはゲート端子電極が同時にパター
ニングされる。
てのＩＴＯ（酸化インジウム−酸化錫）膜30をスパッタ
法により 700Åの厚さに全面に被覆する。図４（ｉ）に
示すように，ＩＴＯ膜30をパターニングして, 画素電極
31を形成する。この時, 従来例の図５（ｈ）に示したよ
うに，ゲート端子上にはゲート端子電極が同時にパター
ニングされる。
【００２４】一般にＴＦＴパネルとカラーフィルタの貼
り合わせ精度は数ミクロンであるので，設計マージンと
しては５〜10ミクロンを考慮している。このマージンを
取った間隙に沿って, 図２，図３に示すように，ソース
電極と対向電極の配線接続ラインとしての電極配線を形
成すれば, 高開口率の画素を形成することができる。
り合わせ精度は数ミクロンであるので，設計マージンと
しては５〜10ミクロンを考慮している。このマージンを
取った間隙に沿って, 図２，図３に示すように，ソース
電極と対向電極の配線接続ラインとしての電極配線を形
成すれば, 高開口率の画素を形成することができる。
【００２５】
【発明の効果】以上説明したように，ＬＣＤパネルを安
価に製造するためには，製造工程の短縮が望まれるが，
本発明の製造工程を用いれば，従来と同等の蓄積容量が
得られ，表示品質を損なうことなく安価なパネルを提供
できる。
価に製造するためには，製造工程の短縮が望まれるが，
本発明の製造工程を用いれば，従来と同等の蓄積容量が
得られ，表示品質を損なうことなく安価なパネルを提供
できる。
【図１】 本発明の原理説明図（その１）
【図２】 本発明の原理説明図（その２）
【図３】 本発明の原理説明図（その３）
【図４】 本発明の実施例の工程順模式断面図
【図５】 従来例の説明図
１ 透明絶縁基板 ２ ゲート電極 ３ ゲートバスライン ４ 蓄積電極 ５ ゲート絶縁膜 ６ 半導体活性層 ７ ソース電極 ８ ドレイン電極 ９ ドレインバスライン 10 画素電極 11 カラーフィルタ窓 12 間隙 13 対向電極 14 電極配線 15 コンタクトホール 16 ソース・ドレイン及び対向電極用金属膜 17 カバー絶縁膜 18 画素電極用ＩＴＯ膜 19 透明ガラス基板 20 第１のTi膜 21 ゲートバスライン 22 蓄積電極 23 第１の Si3N4膜 24 α-Si 膜 25 第２のTi膜 26 ソース電極 27 対向電極 28 第２の Si3N4膜 29 コンタクトホール 30 ＩＴＯ膜 31 画素電極
Claims (1)
- 【請求項１】 透明絶縁基板(1) 上に，少なくとも, ゲ
ート電極(2) ，及び複数個の該ゲート電極(2) を接続す
るゲートバスライン(3), 蓄積電極(4), ゲート絶縁膜
(5), 半導体活性層(6), ソース電極(7), ドレイン電
極(8), 及び複数個の該ドレイン電極(8) を接続するド
レインバスライン(9) , 画素電極(10)の順に成膜される
下ゲートスタガー型薄膜トランジスタをスイッチング素
子とするＴＦＴマトリクスの製造方法において，画素電
極(10)と, 該画素電極(10)領域の内側に開口されるカラ
ーフィルタ窓(11)との間隙(12)を利用して，該間隙(12)
上に該ソース電極(7) と対向電極(13)とを繋ぐ電極配線
(14)を形成することを特徴とするＴＦＴマトリクスの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27641292A JPH06130415A (ja) | 1992-10-15 | 1992-10-15 | Ｔｆｔマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27641292A JPH06130415A (ja) | 1992-10-15 | 1992-10-15 | Ｔｆｔマトリクスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06130415A true JPH06130415A (ja) | 1994-05-13 |
Family
ID=17569050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27641292A Pending JPH06130415A (ja) | 1992-10-15 | 1992-10-15 | Ｔｆｔマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06130415A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311212B1 (ko) * | 1999-06-29 | 2001-11-02 | 박종섭 | 고개구율 및 고투과율 액정 표시 장치 |
| US6603524B1 (en) | 1996-08-05 | 2003-08-05 | Sharp Kabushiki Kaisha | LCD device having pixel electrodes asymmetrically overlapping gate and/or source signal lines |
| US6878968B1 (en) * | 1999-05-10 | 2005-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2006047957A (ja) * | 2004-08-05 | 2006-02-16 | Au Optronics Corp | 薄膜トランジスタアレイ基板とその修復方法 |
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