JPH10270710A - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法Info
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- JPH10270710A JPH10270710A JP10050332A JP5033298A JPH10270710A JP H10270710 A JPH10270710 A JP H10270710A JP 10050332 A JP10050332 A JP 10050332A JP 5033298 A JP5033298 A JP 5033298A JP H10270710 A JPH10270710 A JP H10270710A
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/1333—Constructional arrangements; Manufacturing methods
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- G02F1/13458—Terminal pads
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- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 液晶表示装置のアクティブパネルの製造にお
いて、画素電極を形成する導電物質のエッチング工程で
発生するアンダーカットによる断線及び段差を防ぐ製造
方法を提供する。 【解決手段】 ゲート絶縁層、半導体層、不純物半導体
層及びソースドレイン電極を形成する物質を基板の上に
連続に蒸着する。前記ソース及びドレイン電極が形成さ
れる。そして、前記半導体層及び前記ゲート絶縁層が同
時に形成される。従来の製造方法では、前記ソース及び
前記ドレイン電極を形成する時に、その下の物質を同時
にエッチングすることによって段差が発生し、画素電極
を形成する時に前記段差によって断線不良が発生する。
前記断線不良は、前記画素電極を形成する前に、有機物
質から成る保護層を形成して表面を平坦にすることによ
って解決する。
いて、画素電極を形成する導電物質のエッチング工程で
発生するアンダーカットによる断線及び段差を防ぐ製造
方法を提供する。 【解決手段】 ゲート絶縁層、半導体層、不純物半導体
層及びソースドレイン電極を形成する物質を基板の上に
連続に蒸着する。前記ソース及びドレイン電極が形成さ
れる。そして、前記半導体層及び前記ゲート絶縁層が同
時に形成される。従来の製造方法では、前記ソース及び
前記ドレイン電極を形成する時に、その下の物質を同時
にエッチングすることによって段差が発生し、画素電極
を形成する時に前記段差によって断線不良が発生する。
前記断線不良は、前記画素電極を形成する前に、有機物
質から成る保護層を形成して表面を平坦にすることによ
って解決する。
Description
【０００１】
【発明が属する技術分野】本発明は、基板上に行列方式
で配列された薄膜トランジスタ（Thin Film Transist
or；ＴＦＴ）と、該薄膜トランジスタに連結された画素
電極を有するアクティブパネルを含む液晶表示装置（Ac
tive Matrix Liquid Crystal Display；AMLCD）及
びその製造方法に関する。特に、本発明は、液晶表示装
置の製造において、製造工程を単純化させ、ＬＣＤパネ
ルの問題点を減らす方法に関する。
で配列された薄膜トランジスタ（Thin Film Transist
or；ＴＦＴ）と、該薄膜トランジスタに連結された画素
電極を有するアクティブパネルを含む液晶表示装置（Ac
tive Matrix Liquid Crystal Display；AMLCD）及
びその製造方法に関する。特に、本発明は、液晶表示装
置の製造において、製造工程を単純化させ、ＬＣＤパネ
ルの問題点を減らす方法に関する。
【０００２】
【従来の技術】画像情報を画面に示す画面表示装置の中
で今まで多く用いられているブラウン管表示装置（又
は、Cathode Ray Tube（ＣＲＴ））は、薄型及び軽量
のためにどの場所でも容易に使用が出来る薄膜型の平板
表示装置で代替されつつある。特に、液晶表示装置は、
表示解像度が他の平板装置より優れており、動画像を表
現する際に、その品質はブラウン管に比肩する程に反応
速度が早いため、最も活発な開発研究が行われている。
で今まで多く用いられているブラウン管表示装置（又
は、Cathode Ray Tube（ＣＲＴ））は、薄型及び軽量
のためにどの場所でも容易に使用が出来る薄膜型の平板
表示装置で代替されつつある。特に、液晶表示装置は、
表示解像度が他の平板装置より優れており、動画像を表
現する際に、その品質はブラウン管に比肩する程に反応
速度が早いため、最も活発な開発研究が行われている。
【０００３】液晶表示装置の駆動原理は、液晶の光学的
異方性と分極性質を利用したことである。液晶の構造が
細長いためにその分子配列は方向性と分極性を有してお
り、その液晶分子に人為的に電場を印加して分子配列の
方向を調節することが出来る。従って、配向方向を任意
に調節すると、液晶の光学的異方性による液晶分子の配
列方向に沿って光を透過、又は遮断させることが出来、
画面表示装置に応用できる。現在には、薄膜トランジス
タとそれに連結されている画素電極とが行列方式で配列
された能動マトリクス液晶表示装置は、優れた画質と自
然色を提供するので、最も注目されている製品である。
一般的な液晶表示装置の構造を詳しく調べて見れば、次
の如くである。
異方性と分極性質を利用したことである。液晶の構造が
細長いためにその分子配列は方向性と分極性を有してお
り、その液晶分子に人為的に電場を印加して分子配列の
方向を調節することが出来る。従って、配向方向を任意
に調節すると、液晶の光学的異方性による液晶分子の配
列方向に沿って光を透過、又は遮断させることが出来、
画面表示装置に応用できる。現在には、薄膜トランジス
タとそれに連結されている画素電極とが行列方式で配列
された能動マトリクス液晶表示装置は、優れた画質と自
然色を提供するので、最も注目されている製品である。
一般的な液晶表示装置の構造を詳しく調べて見れば、次
の如くである。
【０００４】液晶表示装置は、いろいろな素子が設けら
れた二つのパネルが対向し、その間に液晶層が介されて
いる形状である。液晶表示装置の一方のパネルには、色
を現す複数個の素子が構成されており、これを一般的に
カラーフィルターパネルと称する。カラーフィルターパ
ネルには、透明基板上に行列方式で設けられた画素の位
置に沿って赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィ
ルターが順次に配列されている。前記カラーフィルター
の間には、非常に細い網模様のブラックマトリクスが形
成されている。それは、各々色の間で混合色が現れるこ
とを防止するためである。又、カラーフィルター全面に
共通電極が形成されている。共通電極は、液晶に印加す
る電気場を形成する一方の電極としての役割をする。
れた二つのパネルが対向し、その間に液晶層が介されて
いる形状である。液晶表示装置の一方のパネルには、色
を現す複数個の素子が構成されており、これを一般的に
カラーフィルターパネルと称する。カラーフィルターパ
ネルには、透明基板上に行列方式で設けられた画素の位
置に沿って赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィ
ルターが順次に配列されている。前記カラーフィルター
の間には、非常に細い網模様のブラックマトリクスが形
成されている。それは、各々色の間で混合色が現れるこ
とを防止するためである。又、カラーフィルター全面に
共通電極が形成されている。共通電極は、液晶に印加す
る電気場を形成する一方の電極としての役割をする。
【０００５】液晶表示装置の他方のパネルには、液晶を
駆動するために電気場を発生させるスイッチ素子及び、
複数個の配線が形成されており、これを一般的にアクテ
ィブパネルと称する。アクティブパネルには、透明基板
上に行列方式で設けられた画素の位置に合わせて画素電
極が形成されている。前記画素電極は、カラーフィルタ
ーパネルに形成されている共通電極と対向して液晶に印
加される電気場を形成する他方の電極としての役割をす
る。複数個の前記画素電極の水平配列方向に沿って信号
配線が形成されており、垂直配列方向に沿っては、デー
タ配線が形成されている。そして、前記画素電極の一部
には、前記画素電極に電気場信号を印加する前記薄膜ト
ランジスタが形成されている。前記薄膜トランジスタの
ゲート電極は、信号配線（ゲート配線）に連結されてお
り、ソース電極はデータ配線（ソース配線）に連結され
ている。そして、前記薄膜トランジスタのドレイン電極
は、前記画素電極に連結されている。又、前記ゲート配
線と前記ソース配線の端には、外部から印加される信号
を受け取る終端端子（Terminal）であるパットが形成さ
れている。
駆動するために電気場を発生させるスイッチ素子及び、
複数個の配線が形成されており、これを一般的にアクテ
ィブパネルと称する。アクティブパネルには、透明基板
上に行列方式で設けられた画素の位置に合わせて画素電
極が形成されている。前記画素電極は、カラーフィルタ
ーパネルに形成されている共通電極と対向して液晶に印
加される電気場を形成する他方の電極としての役割をす
る。複数個の前記画素電極の水平配列方向に沿って信号
配線が形成されており、垂直配列方向に沿っては、デー
タ配線が形成されている。そして、前記画素電極の一部
には、前記画素電極に電気場信号を印加する前記薄膜ト
ランジスタが形成されている。前記薄膜トランジスタの
ゲート電極は、信号配線（ゲート配線）に連結されてお
り、ソース電極はデータ配線（ソース配線）に連結され
ている。そして、前記薄膜トランジスタのドレイン電極
は、前記画素電極に連結されている。又、前記ゲート配
線と前記ソース配線の端には、外部から印加される信号
を受け取る終端端子（Terminal）であるパットが形成さ
れている。
【０００６】ゲートパットに電気的信号を印加すると、
ゲート配線に沿ってゲート電極に印加され、前記ゲート
電極に印加された信号に沿ってソース電極に印加された
データ信号がドレイン電極を通して画素電極に表示する
か、しないかが決められる。従って、前記ゲート電極の
信号を調節することによって、前記データ信号印加を調
節することが出来る。従って、前記ドレイン電極に連結
されている前記画素電極にデータ信号を人為的に伝達す
ることが出来るようになる。即ち、前記薄膜トランジス
タは、画素電極を駆動するスイッチとしての役割をす
る。
ゲート配線に沿ってゲート電極に印加され、前記ゲート
電極に印加された信号に沿ってソース電極に印加された
データ信号がドレイン電極を通して画素電極に表示する
か、しないかが決められる。従って、前記ゲート電極の
信号を調節することによって、前記データ信号印加を調
節することが出来る。従って、前記ドレイン電極に連結
されている前記画素電極にデータ信号を人為的に伝達す
ることが出来るようになる。即ち、前記薄膜トランジス
タは、画素電極を駆動するスイッチとしての役割をす
る。
【０００７】このように作られた二つのパネルが一定間
隔（“セルギャップ（Cell Gap）”と称する）を隔て
て対向して貼り合わせられ、その間に液晶物質が注入さ
れる。又、貼り合わせられた前記パネルの両方面に偏光
板を付着させ、液晶表示装置の一部分である液晶パネル
が完成される。
隔（“セルギャップ（Cell Gap）”と称する）を隔て
て対向して貼り合わせられ、その間に液晶物質が注入さ
れる。又、貼り合わせられた前記パネルの両方面に偏光
板を付着させ、液晶表示装置の一部分である液晶パネル
が完成される。
【０００８】液晶表示装置を構成する液晶パネルを製造
する工程は、非常に複雑な工程から構成されている。特
に、薄膜トランジスタが形成されているアクティブパネ
ルを製造するには、多くの工程が要求される。完成され
た製品の性能は、このように複雑な製造工程で決定され
るが、可能な限り工程が簡単であれば、不良の発生確率
が少なくなる。前記アクティブパネルには、液晶表示装
置の性能を決定する重要な素子が多く形成されているた
め、製造工程を単純化することによって良い製品を生産
することができる。先ず、アクティブパネルの平面図を
示す図１と、図１のII−IIに沿った製造工程を示す図２
（ａ）〜図３（ｃ）を参照して、従来のアクティブパネ
ルの製造方法について説明する。
する工程は、非常に複雑な工程から構成されている。特
に、薄膜トランジスタが形成されているアクティブパネ
ルを製造するには、多くの工程が要求される。完成され
た製品の性能は、このように複雑な製造工程で決定され
るが、可能な限り工程が簡単であれば、不良の発生確率
が少なくなる。前記アクティブパネルには、液晶表示装
置の性能を決定する重要な素子が多く形成されているた
め、製造工程を単純化することによって良い製品を生産
することができる。先ず、アクティブパネルの平面図を
示す図１と、図１のII−IIに沿った製造工程を示す図２
（ａ）〜図３（ｃ）を参照して、従来のアクティブパネ
ルの製造方法について説明する。
【０００９】透明ガラス基板11上に第１金属を蒸着し、
第１マスク工程でパターンしてゲート電極13、ゲート配
線15及びゲートパッド17を形成する（図２（ａ））。
第１マスク工程でパターンしてゲート電極13、ゲート配
線15及びゲートパッド17を形成する（図２（ａ））。
【００１０】前記第１金属を含む基板の全面に窒化シリ
コン、又は酸化シリコンのような絶縁物質19ａ、真性半
導体物質21a、不純物が添加された半導体物質23a及び第
２金属を連続に蒸着する。そして、第２マスク工程で前
記第２金属をパターンしてソース電極33、ドレイン電極
43、ソースバス配線35及びソースパッド37を形成する
（図２（ｂ））。
コン、又は酸化シリコンのような絶縁物質19ａ、真性半
導体物質21a、不純物が添加された半導体物質23a及び第
２金属を連続に蒸着する。そして、第２マスク工程で前
記第２金属をパターンしてソース電極33、ドレイン電極
43、ソースバス配線35及びソースパッド37を形成する
（図２（ｂ））。
【００１１】前記ソース電極33、ドレイン電極43、ソー
スバス配線35及びソースパッド37をマスクとして、前記
不純物半導体物質23ａの露出された部分を除去して不純
物半導体層23を形成する。この工程には、マスクの追加
なしに、前記ソース電極33と前記ドレイン電極43との間
に位置されている前記不純物半導体物質を完全に除去す
る（図２（ｃ））。
スバス配線35及びソースパッド37をマスクとして、前記
不純物半導体物質23ａの露出された部分を除去して不純
物半導体層23を形成する。この工程には、マスクの追加
なしに、前記ソース電極33と前記ドレイン電極43との間
に位置されている前記不純物半導体物質を完全に除去す
る（図２（ｃ））。
【００１２】次に、第３マスク工程で前記絶縁物質19ａ
及び前記不純物半導体物質21ａを同時に除去して前記ゲ
ート電極13上の活動領域として役割をする半導体層21及
び絶縁層19を形成する。即ち、前記ソースバス配線35及
び前記ソースパッド37の下の前記絶縁物質19ａ及び前記
半導体物質21ａは残され、前記ゲートバス配線15及び前
記ゲートパッド17を覆う前記絶縁物質19ａ及び前記半導
体物質21ａは完全に除去される（図３（ａ））。
及び前記不純物半導体物質21ａを同時に除去して前記ゲ
ート電極13上の活動領域として役割をする半導体層21及
び絶縁層19を形成する。即ち、前記ソースバス配線35及
び前記ソースパッド37の下の前記絶縁物質19ａ及び前記
半導体物質21ａは残され、前記ゲートバス配線15及び前
記ゲートパッド17を覆う前記絶縁物質19ａ及び前記半導
体物質21ａは完全に除去される（図３（ａ））。
【００１３】前記ソース電極33、前記ドレイン電極43、
前記ゲートパッド37を含む前記基板の全面に窒化シリコ
ン、又は酸化シリコンのような絶縁物質を蒸着して無機
保護層39を形成する。前記保護層39を、第４マスク工程
でパターンして前記ドレイン電極43、前記ゲートパッド
17及び前記ソースパッド37を露出させてドレインコンタ
クトホール61、ゲートパッドコンタクトホール63及びソ
ースパッドコンタクトホール65を形成する（図３
（ｂ））。
前記ゲートパッド37を含む前記基板の全面に窒化シリコ
ン、又は酸化シリコンのような絶縁物質を蒸着して無機
保護層39を形成する。前記保護層39を、第４マスク工程
でパターンして前記ドレイン電極43、前記ゲートパッド
17及び前記ソースパッド37を露出させてドレインコンタ
クトホール61、ゲートパッドコンタクトホール63及びソ
ースパッドコンタクトホール65を形成する（図３
（ｂ））。
【００１４】前記保護層39上にＩＴＯ(Induim Tin Oxid
e)を蒸着し、パターニングして画素電極53、ゲートパッ
ド連結端子57及びソースパッド連結端子77を形成する。
前記画素電極53は、前記ドレイン電極43に連結されてお
り、前記ゲートパッド連結端子57は、前記ゲートパッド
コンタクトホール63を通して前記ゲートパッド17に連結
されている。又、前記ソースパッド連結端子77は、前記
ソースパッドコンタクトホール65を通して前記ソースパ
ッド37に連結されている（図３（ｃ））。
e)を蒸着し、パターニングして画素電極53、ゲートパッ
ド連結端子57及びソースパッド連結端子77を形成する。
前記画素電極53は、前記ドレイン電極43に連結されてお
り、前記ゲートパッド連結端子57は、前記ゲートパッド
コンタクトホール63を通して前記ゲートパッド17に連結
されている。又、前記ソースパッド連結端子77は、前記
ソースパッドコンタクトホール65を通して前記ソースパ
ッド37に連結されている（図３（ｃ））。
【００１５】又、前記ゲートパッド17が他の方法で形成
され、又他の構成要素が前記構造に追加形成される場合
には、マスク工程の追加が要求されることもある。
され、又他の構成要素が前記構造に追加形成される場合
には、マスク工程の追加が要求されることもある。
【００１６】従来のアクティブパネルの製造方法におい
て、前記画素電極53と前記ドレイン電極43が連結される
位置に段差が形成されているので、前記画素電極53を形
成するために酸化インジウム膜を蒸着する時、酸化イン
ジウム膜に断線が発生する。前記段差は前記半導体層2
1、前記不純物半導体層23及び前記ゲート絶縁層19のエ
ッジを超えて突出する前記ドレイン電極43によって形成
されたものである（図４（ａ）及び（ｂ））。前記半導
体物質21a、前記不純物半導体物質23a及び前記ゲート絶
縁層19を連続的にエッチングする（図３（ａ））間に、
アンダーカッティングが発生し、段差が形成される。そ
の結果、ＬＤで表示された位置で前記画素電極の断線が
生じる（図４（ｂ））。前記画素電極53の断線は、アク
ティブパネルの歩留まりを低下させる。
て、前記画素電極53と前記ドレイン電極43が連結される
位置に段差が形成されているので、前記画素電極53を形
成するために酸化インジウム膜を蒸着する時、酸化イン
ジウム膜に断線が発生する。前記段差は前記半導体層2
1、前記不純物半導体層23及び前記ゲート絶縁層19のエ
ッジを超えて突出する前記ドレイン電極43によって形成
されたものである（図４（ａ）及び（ｂ））。前記半導
体物質21a、前記不純物半導体物質23a及び前記ゲート絶
縁層19を連続的にエッチングする（図３（ａ））間に、
アンダーカッティングが発生し、段差が形成される。そ
の結果、ＬＤで表示された位置で前記画素電極の断線が
生じる（図４（ｂ））。前記画素電極53の断線は、アク
ティブパネルの歩留まりを低下させる。
【００１７】
【発明が解決しようとする問題】従って、前述した問題
点を解決するために、本発明は、液晶表示装置の製造工
程を単純化させることを目的とする。
点を解決するために、本発明は、液晶表示装置の製造工
程を単純化させることを目的とする。
【００１８】又、本発明は、液晶表示装置の製造におい
て、Ｎ2ガスを使用するプラズマ処理、又は無機保護層
を追加することによって不良を減少させることを目的と
する。
て、Ｎ2ガスを使用するプラズマ処理、又は無機保護層
を追加することによって不良を減少させることを目的と
する。
【００１９】又、画素電極を形成するとき、断線のよう
な不良が発生しないアクティブパネルを提供することを
目的とする。
な不良が発生しないアクティブパネルを提供することを
目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る液晶表示装置の製造方法は、基板上に
第１導電層を形成する段階と、前記第１導電層上に絶縁
層、真性半導体層、不純物半導体層及び第２導電層を連
続的に形成する段階と、前記絶縁層及び前記真性半導体
層をパターニングして前記第１導電層の一部を露出させ
る段階と、段差を解消するように前記第２導電層上に有
機保護層を形成する段階と、前記第１導電層の一部及び
前記第２導電層の一部に連結される第３導電層を形成す
る段階とを含む。
に、本発明に係る液晶表示装置の製造方法は、基板上に
第１導電層を形成する段階と、前記第１導電層上に絶縁
層、真性半導体層、不純物半導体層及び第２導電層を連
続的に形成する段階と、前記絶縁層及び前記真性半導体
層をパターニングして前記第１導電層の一部を露出させ
る段階と、段差を解消するように前記第２導電層上に有
機保護層を形成する段階と、前記第１導電層の一部及び
前記第２導電層の一部に連結される第３導電層を形成す
る段階とを含む。
【００２１】好ましくは、前記有機保護層の形成段階に
おいて、前記有機保護層は、ベンゾシクロブテン(BCB:b
enzocyclobutene）、PFCB（perfluorocyclobutane）及
びフッ素が添加されたパラキシレン（para-xylene）の
うちの少なくとも一つを含む。
おいて、前記有機保護層は、ベンゾシクロブテン(BCB:b
enzocyclobutene）、PFCB（perfluorocyclobutane）及
びフッ素が添加されたパラキシレン（para-xylene）の
うちの少なくとも一つを含む。
【００２２】好ましくは、前記有機保護層の形成段階に
おいて、前記有機保護層に前記第１導電層の一部及び第
２導電層の一部を露出させる複数のコンタクトホールを
形成する段階を含む。
おいて、前記有機保護層に前記第１導電層の一部及び第
２導電層の一部を露出させる複数のコンタクトホールを
形成する段階を含む。
【００２３】好ましくは、前記有機保護層に形成された
前記コンタクトホールを通して前記第１導電層の一部及
び前記第２導電層の一部に前記第３導電層が連結され
る。
前記コンタクトホールを通して前記第１導電層の一部及
び前記第２導電層の一部に前記第３導電層が連結され
る。
【００２４】好ましくは、前記不純物半導体層及び前記
第２導電層の形成段階の後に、無機保護層を形成する段
階を加える。
第２導電層の形成段階の後に、無機保護層を形成する段
階を加える。
【００２５】好ましくは、前記有機保護層の形成段階の
前に、前記真性半導体物質上に窒素（Ｎ2）ガスでプラ
ズマ処理を行う段階を加える。
前に、前記真性半導体物質上に窒素（Ｎ2）ガスでプラ
ズマ処理を行う段階を加える。
【００２６】この発明に係る液晶表示装置の製造方法
は、基板の上に第１金属でゲート電極、ゲートバス配線
及びゲートパッドを形成する段階と、前記ゲート電極、
前記ゲートバス配線及び前記ゲートパッドの上に絶縁
層、真性半導体層、不純物半導体層及び第２導電層を連
続的に形成する段階と、前記第２導電層及び前記不純物
半導体層をパターニングしてソース電極、ドレイン電
極、ソースバス配線、ソースパッド及び不純物半導体層
を形成する段階と、前記絶縁層及び前記真性半導体層を
パターニングしてチャネル層として機能する半導体層、
ゲート絶縁層及びゲートパッドを形成する段階と、少な
くとも前記ソース電極上の段差を解消するように有機保
護層を形成する段階とを含む。
は、基板の上に第１金属でゲート電極、ゲートバス配線
及びゲートパッドを形成する段階と、前記ゲート電極、
前記ゲートバス配線及び前記ゲートパッドの上に絶縁
層、真性半導体層、不純物半導体層及び第２導電層を連
続的に形成する段階と、前記第２導電層及び前記不純物
半導体層をパターニングしてソース電極、ドレイン電
極、ソースバス配線、ソースパッド及び不純物半導体層
を形成する段階と、前記絶縁層及び前記真性半導体層を
パターニングしてチャネル層として機能する半導体層、
ゲート絶縁層及びゲートパッドを形成する段階と、少な
くとも前記ソース電極上の段差を解消するように有機保
護層を形成する段階とを含む。
【００２７】好ましくは、前記有機保護層をパターニン
グして前記ドレイン電極の一部、前記ゲートパッドの一
部及び前記ソースパッドの一部を露出させる段階と、前
記有機保護層の上に第３導電物質から成る画素電極、ゲ
ートパッド連結端子及びソースパッド連結端子を形成す
る段階とを加える。
グして前記ドレイン電極の一部、前記ゲートパッドの一
部及び前記ソースパッドの一部を露出させる段階と、前
記有機保護層の上に第３導電物質から成る画素電極、ゲ
ートパッド連結端子及びソースパッド連結端子を形成す
る段階とを加える。
【００２８】好ましくは、前記有機保護層をパターニン
グする段階において、前記ゲートパッドを完全に露出さ
せる。
グする段階において、前記ゲートパッドを完全に露出さ
せる。
【００２９】好ましくは、前記真性半導体層及び前記絶
縁層の除去によって前記ゲートパッドを完全に露出させ
る。
縁層の除去によって前記ゲートパッドを完全に露出させ
る。
【００３０】好ましくは、チャネル層として機能する半
導体層、ゲート絶縁層及びゲートパッドを形成した後
に、チャネル層として機能する前記半導体層を保護する
無機保護層を形成する段階を加える。
導体層、ゲート絶縁層及びゲートパッドを形成した後
に、チャネル層として機能する前記半導体層を保護する
無機保護層を形成する段階を加える。
【００３１】好ましくは、前記ソース電極と前記ドレイ
ン電極との間が露出された前記半導体層の部分を覆うよ
うに前記無機保護層を形成する。
ン電極との間が露出された前記半導体層の部分を覆うよ
うに前記無機保護層を形成する。
【００３２】好ましくは、前記有機保護層の形成段階の
前に、窒素（Ｎ2）ガスを使用してプラズマ処理を行
い、チャネル層として機能する前記半導体層を保護する
保護層を形成する段階を加える。
前に、窒素（Ｎ2）ガスを使用してプラズマ処理を行
い、チャネル層として機能する前記半導体層を保護する
保護層を形成する段階を加える。
【００３３】この発明に係る液晶表示装置は、基板と、
前記基板上に形成された第１導電層と、前記第１導電層
上に形成された絶縁層と、前記絶縁層上に形成された半
導体層と、前記半導体層上に形成された不純物半導体層
と、前記不純物半導体層上に形成された第２導電層と、
前記第２導電層上に段差を解消するように形成された有
機保護層と、前記第１導電層及び前記第２導電層に接触
する第３導電層とを備える。
前記基板上に形成された第１導電層と、前記第１導電層
上に形成された絶縁層と、前記絶縁層上に形成された半
導体層と、前記半導体層上に形成された不純物半導体層
と、前記不純物半導体層上に形成された第２導電層と、
前記第２導電層上に段差を解消するように形成された有
機保護層と、前記第１導電層及び前記第２導電層に接触
する第３導電層とを備える。
【００３４】好ましくは、前記有機保護層は、前記第２
導電層の一部及び前記第１導電層の一部だけ露出させる
複数のコンタクトホールを含む。
導電層の一部及び前記第１導電層の一部だけ露出させる
複数のコンタクトホールを含む。
【００３５】好ましくは、前記第３導電層は、前記有機
保護層のコンタクトホールを通して前記第１導電層及び
前記第２導電層に接触する。
保護層のコンタクトホールを通して前記第１導電層及び
前記第２導電層に接触する。
【００３６】好ましくは、前記半導体層と前記有機保護
層との間に無機保護層を備える。
層との間に無機保護層を備える。
【００３７】好ましくは、前記半導体層と前記有機保護
層との間の界面に窒化シリコンの薄膜層を備える。
層との間の界面に窒化シリコンの薄膜層を備える。
【００３８】好ましくは、前記有機保護層は、前記有機
保護層は、ベンゾシクロブテン(BCB:benzocyclobuten
e）、PFCB（perfluorocyclobutane）及びフッ素が添加
されたパラキシレン（para-xylene）のうちの少なくと
も一つを含む。
保護層は、ベンゾシクロブテン(BCB:benzocyclobuten
e）、PFCB（perfluorocyclobutane）及びフッ素が添加
されたパラキシレン（para-xylene）のうちの少なくと
も一つを含む。
【００３９】この発明に係る液晶表示装置は、基板と、
前記基板上に形成されたゲート電極、ゲートバス配線及
びゲートパッドと、前記ゲート電極、前記ゲートバス配
線及び前記ゲートパッドの上に形成されたゲート絶縁層
と、前記ゲート絶縁層上に形成された半導体層と、前記
半導体層上に形成された不純物半導体層と、前記不純物
半導体層上に形成されたソース電極、ドレイン電極、ソ
ースバス配線配線及びソースパッドと、前記ソース電
極、前記ドレイン電極、前記ソースバス配線及び前記ソ
ースパッドの上に段差を解消するように形成されるとと
もに、前記ドレイン電極の一部分、前記ゲートパッドの
一部分及び前記ソースパッドの一部分を露出させるコン
タクトホールを有する有機保護層と、前記有機保護層上
に形成され、前記コンタクトホールを通して前記ドレイ
ン電極に連結された画素電極、前記ゲートパッドに連結
されたゲートパッド連結端子及び前記ソースパッドに連
結されたソースパッド連結端子とを備える。
前記基板上に形成されたゲート電極、ゲートバス配線及
びゲートパッドと、前記ゲート電極、前記ゲートバス配
線及び前記ゲートパッドの上に形成されたゲート絶縁層
と、前記ゲート絶縁層上に形成された半導体層と、前記
半導体層上に形成された不純物半導体層と、前記不純物
半導体層上に形成されたソース電極、ドレイン電極、ソ
ースバス配線配線及びソースパッドと、前記ソース電
極、前記ドレイン電極、前記ソースバス配線及び前記ソ
ースパッドの上に段差を解消するように形成されるとと
もに、前記ドレイン電極の一部分、前記ゲートパッドの
一部分及び前記ソースパッドの一部分を露出させるコン
タクトホールを有する有機保護層と、前記有機保護層上
に形成され、前記コンタクトホールを通して前記ドレイ
ン電極に連結された画素電極、前記ゲートパッドに連結
されたゲートパッド連結端子及び前記ソースパッドに連
結されたソースパッド連結端子とを備える。
【００４０】好ましくは、前記ゲート絶縁層は、前記ゲ
ート電極及び前記ゲートバス配線を覆っており、前記ゲ
ートパッドは、露出されている。
ート電極及び前記ゲートバス配線を覆っており、前記ゲ
ートパッドは、露出されている。
【００４１】好ましくは、前記半導体層と前記有機保護
層との間に無機保護層を備える。
層との間に無機保護層を備える。
【００４２】好ましくは、前記無機保護層は、前記半導
体層のうちの前記ソース電極と前記ドレイン電極との間
で露出された部分を覆う。
体層のうちの前記ソース電極と前記ドレイン電極との間
で露出された部分を覆う。
【００４３】好ましくは、前記半導体層と前記有機保護
層との界面に窒化シリコンから成る薄膜層を備える。
層との界面に窒化シリコンから成る薄膜層を備える。
【００４４】好ましくは、前記有機保護層は、前記有機
保護層は、ベンゾシクロブテン(BCB:benzocyclobuten
e）、PFCB（perfluorocyclobutane）及びフッ素が添加
されたパラキシレン（para-xylene）のうちの少なくと
も一つを含む。
保護層は、ベンゾシクロブテン(BCB:benzocyclobuten
e）、PFCB（perfluorocyclobutane）及びフッ素が添加
されたパラキシレン（para-xylene）のうちの少なくと
も一つを含む。
【００４５】
【発明の実施の形態】本発明の実施の形態によるアクテ
ィブパネルの製造方法は、次の如くである。
ィブパネルの製造方法は、次の如くである。
【００４６】基板上に第１金属を蒸着し、パターニング
してゲート電極、ゲートバス配線及びゲートパッドを形
成する。前記ゲート電極、前記ゲートバス配線及び前記
ゲートパッドを含む前記基板上に第１絶縁物質、半導体
物質、不純物が添加された半導体物質及び第２金属を連
続に蒸着する。そして、前記第２金属をパターニングし
てソース電極、ドレイン電極、ソースバス配線及びソー
スパッドを形成する。前記ソース電極、前記ドレイン電
極、前記ソースバス配線及び前記ソースパッドをマスク
として、前記不純物半導体層の露出された部分を除去す
る。前記半導体物質及び前記第１絶縁物質をパターニン
グして半導体層及びゲート絶縁層を形成する。前記ソー
ス電極、前記ドレイン電極、前記ソースバス配線及び前
記ソースパッドを含む前記基板の一部分上に有機物質を
コーティングして保護層を形成する。前記保護層をパタ
ーニングして前記ドレイン電極、前記ゲートパッド及び
前記ソースパッド上に各々のコンタクトホールを形成す
る。前記保護層を含む前記基板上に透明導電物質を蒸着
し、パターニングして画素電極、ゲートパッド連結端子
及びソースパッド連結端子を形成する。
してゲート電極、ゲートバス配線及びゲートパッドを形
成する。前記ゲート電極、前記ゲートバス配線及び前記
ゲートパッドを含む前記基板上に第１絶縁物質、半導体
物質、不純物が添加された半導体物質及び第２金属を連
続に蒸着する。そして、前記第２金属をパターニングし
てソース電極、ドレイン電極、ソースバス配線及びソー
スパッドを形成する。前記ソース電極、前記ドレイン電
極、前記ソースバス配線及び前記ソースパッドをマスク
として、前記不純物半導体層の露出された部分を除去す
る。前記半導体物質及び前記第１絶縁物質をパターニン
グして半導体層及びゲート絶縁層を形成する。前記ソー
ス電極、前記ドレイン電極、前記ソースバス配線及び前
記ソースパッドを含む前記基板の一部分上に有機物質を
コーティングして保護層を形成する。前記保護層をパタ
ーニングして前記ドレイン電極、前記ゲートパッド及び
前記ソースパッド上に各々のコンタクトホールを形成す
る。前記保護層を含む前記基板上に透明導電物質を蒸着
し、パターニングして画素電極、ゲートパッド連結端子
及びソースパッド連結端子を形成する。
【００４７】本発明によるアクティブパネルの製造方法
について、一層詳細に図を参照して以下に説明する。図
５は、本発明の実施の形態によるアクティブパネルの構
造を示す拡大平面図である。図６（ａ）〜図７（ｃ）
は、図５のＶ−Ｖ線に沿ったアクティブパネルの製造工
程を示す断面図である。
について、一層詳細に図を参照して以下に説明する。図
５は、本発明の実施の形態によるアクティブパネルの構
造を示す拡大平面図である。図６（ａ）〜図７（ｃ）
は、図５のＶ−Ｖ線に沿ったアクティブパネルの製造工
程を示す断面図である。
【００４８】実施の形態１ 基板111上にアルミニウムを含む第１金属を蒸着し、第
１マスク工程でパターニングしてゲート電極113、ゲー
トバス配線115及びゲートパッド117を形成する。前記ゲ
ート電極113は、マトリクス状で配列された画素のコー
ナーに形成される。前記ゲートバス配線115は、列方向
で前記ゲート電極113に連結される。前記ゲートパッド1
17は、前記ゲート配線115の終端に形成され、外部の駆
動回路の端子に連結される（図６（ａ））。
１マスク工程でパターニングしてゲート電極113、ゲー
トバス配線115及びゲートパッド117を形成する。前記ゲ
ート電極113は、マトリクス状で配列された画素のコー
ナーに形成される。前記ゲートバス配線115は、列方向
で前記ゲート電極113に連結される。前記ゲートパッド1
17は、前記ゲート配線115の終端に形成され、外部の駆
動回路の端子に連結される（図６（ａ））。
【００４９】前記ゲート電極113、前記ゲートバス配線1
15及び前記ゲートパッド117を含む前記基板上に窒化シ
リコン及び酸化シリコンのような無機絶縁物質119a、純
粋アモルファスシリコンのような真性半導体物質121a、
不純物が添加されたシリコンのような不純物半導体物質
123a及びクロムを含む第２金属を連続に蒸着する。第２
マスク工程で、前記第２金属をパターニングしてソース
電極133、ドレイン電極143、ソースバス配線135及びソ
ースパッド137を形成する。前記ソース電極133は、前記
ゲート電極113の一部に重畳され、その間に前記半導体
物質121a、前記不純物半導体物質123a及び前記無機絶縁
物質119aが構成される。前記ドレイン電極143は、前記
ソース電極133と隔てて対向し、前記ゲート電極113の一
部に重畳され、その間に前記半導体物質121a、前記不純
物半導体物質123a及び前記無機絶縁物質119aが構成され
る。前記ソースバス配線135は、行方向で前記ソース電
極133に連結される。前記ソースパッド137は、前記ソー
スバス配線135の終端に形成されている（図６
（ｂ））。
15及び前記ゲートパッド117を含む前記基板上に窒化シ
リコン及び酸化シリコンのような無機絶縁物質119a、純
粋アモルファスシリコンのような真性半導体物質121a、
不純物が添加されたシリコンのような不純物半導体物質
123a及びクロムを含む第２金属を連続に蒸着する。第２
マスク工程で、前記第２金属をパターニングしてソース
電極133、ドレイン電極143、ソースバス配線135及びソ
ースパッド137を形成する。前記ソース電極133は、前記
ゲート電極113の一部に重畳され、その間に前記半導体
物質121a、前記不純物半導体物質123a及び前記無機絶縁
物質119aが構成される。前記ドレイン電極143は、前記
ソース電極133と隔てて対向し、前記ゲート電極113の一
部に重畳され、その間に前記半導体物質121a、前記不純
物半導体物質123a及び前記無機絶縁物質119aが構成され
る。前記ソースバス配線135は、行方向で前記ソース電
極133に連結される。前記ソースパッド137は、前記ソー
スバス配線135の終端に形成されている（図６
（ｂ））。
【００５０】前記不純物半導体物質123aの露出された部
分をドライエッチングによって除去して不純物半導体層
123を形成する（図６（ｃ））。
分をドライエッチングによって除去して不純物半導体層
123を形成する（図６（ｃ））。
【００５１】第３マスク工程で、前記真性半導体物質12
1a及び前記無機絶縁物質119aをパターニングして前記ゲ
ート電極113上でチャンネル層として役割をする半導体
層１２１を形成する。そして、同時に前記ゲートパッド
１１７を完全に露出させる。前記ソースパッド137も完
全に露出され、その下に前記不純物半導体物質123a及び
前記半導体物質121aのダミー薄膜層は残る（図７
（ａ））。
1a及び前記無機絶縁物質119aをパターニングして前記ゲ
ート電極113上でチャンネル層として役割をする半導体
層１２１を形成する。そして、同時に前記ゲートパッド
１１７を完全に露出させる。前記ソースパッド137も完
全に露出され、その下に前記不純物半導体物質123a及び
前記半導体物質121aのダミー薄膜層は残る（図７
（ａ））。
【００５２】BCB（ベンゾシクロブテンbenzocyclobuten
e）、PFCB（perfluorocyclobutane）及びフッ素が添加
されたパラキシレン（para-xylene）のような有機物質
を前記ソース電極133、前記ソースバス配線135及び前記
ソースパッド137を含む前記基板111の上に塗布して有機
保護層139を形成する。第４マスク工程で、前記有機保
護層139をパターンしてドレインコンタクトホール161、
ゲートパッドコンタクトホール163及びソースパッドコ
ンタクトホール165を形成する。前記ドレインコンタク
トホール161は、前記ドレイン電極143を覆っている前記
有機保護層139の一部の除去によって前記ドレイン電極1
43の一部を露出させて形成する。前記ゲートパッドコン
タクトホール163は、前記ゲートパッド117を覆っている
前記有機保護層139の一部の除去によって前記ゲートパ
ッド117を露出させて形成する。前記ソースパッドコン
タクトホール165は、前記ソースパッド137を覆っている
前記有機保護層139の一部の除去によって前記ソースパ
ッド137を露出させて形成する（図７（ｂ））。
e）、PFCB（perfluorocyclobutane）及びフッ素が添加
されたパラキシレン（para-xylene）のような有機物質
を前記ソース電極133、前記ソースバス配線135及び前記
ソースパッド137を含む前記基板111の上に塗布して有機
保護層139を形成する。第４マスク工程で、前記有機保
護層139をパターンしてドレインコンタクトホール161、
ゲートパッドコンタクトホール163及びソースパッドコ
ンタクトホール165を形成する。前記ドレインコンタク
トホール161は、前記ドレイン電極143を覆っている前記
有機保護層139の一部の除去によって前記ドレイン電極1
43の一部を露出させて形成する。前記ゲートパッドコン
タクトホール163は、前記ゲートパッド117を覆っている
前記有機保護層139の一部の除去によって前記ゲートパ
ッド117を露出させて形成する。前記ソースパッドコン
タクトホール165は、前記ソースパッド137を覆っている
前記有機保護層139の一部の除去によって前記ソースパ
ッド137を露出させて形成する（図７（ｂ））。
【００５３】前記保護層139を含む前記基板上にITO（In
dium Tin Oxide）を蒸着し、第５マスク工程で、パター
ンして画素電極153、ゲートパッド連結端子157及びソー
スパッド連結端子177を形成する。前記画素電極153は、
前記ドレインコンタクトホール161を通して前記ドレイ
ン電極143に連結される。前記ゲートパッド連結端子157
は、前記ゲートパッドコンタクトホール163を通して前
記ゲートパッド117に連結されている。前記ソースパッ
ド連結端子177は、前記ソースパッドコンタクトホール1
65を通して前記ソースパッド137に連結されている（図
７（ｃ））。
dium Tin Oxide）を蒸着し、第５マスク工程で、パター
ンして画素電極153、ゲートパッド連結端子157及びソー
スパッド連結端子177を形成する。前記画素電極153は、
前記ドレインコンタクトホール161を通して前記ドレイ
ン電極143に連結される。前記ゲートパッド連結端子157
は、前記ゲートパッドコンタクトホール163を通して前
記ゲートパッド117に連結されている。前記ソースパッ
ド連結端子177は、前記ソースパッドコンタクトホール1
65を通して前記ソースパッド137に連結されている（図
７（ｃ））。
【００５４】本実施の形態の第３マスク工程の前記半導
体層121及び前記ゲート絶縁層119aをエッチングして除
去する際に、ウエットエッチングを行うと、前記ソース
電極133、前記ドレイン電極143及び前記ソースパッド13
7等が位置する前記金属層の下にアンダーカッティング
層が発生する。従って、段差が発生した表面に蒸着を行
うと、前記アンダーカット部で断線が発生する。
体層121及び前記ゲート絶縁層119aをエッチングして除
去する際に、ウエットエッチングを行うと、前記ソース
電極133、前記ドレイン電極143及び前記ソースパッド13
7等が位置する前記金属層の下にアンダーカッティング
層が発生する。従って、段差が発生した表面に蒸着を行
うと、前記アンダーカット部で断線が発生する。
【００５５】しかし、本発明の実施の形態によりBCB、P
FCB及びフッ素が添加されたパラキシレン（para-xylen
e）のような有機絶縁物質を蒸着して有機絶縁層139を形
成すると、段差が解消されて基板全面に平坦な表面が形
成される。前記有機絶縁層139のため、その後に形成さ
れる前記画素電極153及び前記パッド連結端子157、177
は、断線のような不良は発生しない（図８（ａ）及び図
８（ｂ））。
FCB及びフッ素が添加されたパラキシレン（para-xylen
e）のような有機絶縁物質を蒸着して有機絶縁層139を形
成すると、段差が解消されて基板全面に平坦な表面が形
成される。前記有機絶縁層139のため、その後に形成さ
れる前記画素電極153及び前記パッド連結端子157、177
は、断線のような不良は発生しない（図８（ａ）及び図
８（ｂ））。
【００５６】実施の形態２ 実施の形態１により、前記半導体層121の表面の一部
は、BCB、PFCB及びフッ素が添加されたパラキシレン（p
ara-xylene）から成る前記有機保護層139にコンタクト
されている（図７（ｃ））。この場合は、前記有機物質
139と前記半導体層121との界面が不安定であるため、前
記半導体層を含む前記TFTの作用に影響を及ぼす。
は、BCB、PFCB及びフッ素が添加されたパラキシレン（p
ara-xylene）から成る前記有機保護層139にコンタクト
されている（図７（ｃ））。この場合は、前記有機物質
139と前記半導体層121との界面が不安定であるため、前
記半導体層を含む前記TFTの作用に影響を及ぼす。
【００５７】前述した問題を解決するための本実施の形
態の方法は、次の如くである。本実施の形態は、実施の
形態１の図７（ａ）までは同一であるので省略し、その
次の製造方法を図９（ａ）〜図９（ｃ）を参照して説明
する。
態の方法は、次の如くである。本実施の形態は、実施の
形態１の図７（ａ）までは同一であるので省略し、その
次の製造方法を図９（ａ）〜図９（ｃ）を参照して説明
する。
【００５８】前記実施の形態１の第２マスク工程で、前
記ソース電極133、前記ドレイン電極143及び前記ソース
パッド137の形成の後（図６（ａ））、窒化シリコン及
び酸化シリコン等から成る無機絶縁物質119a及び真性半
導体物質121aを第３マスク工程でパターニングして前記
ゲート電極113上にチャンネル層として役割する半導体
層121を形成する。同時に、前記ゲートパッド117を完全
に露出させる。前記ソースパッド137も完全に露出さ
せ、その下にはダミー薄膜層の不純物半導体物質123a及
び真性半導体物質121aが残る（図９（ａ））。
記ソース電極133、前記ドレイン電極143及び前記ソース
パッド137の形成の後（図６（ａ））、窒化シリコン及
び酸化シリコン等から成る無機絶縁物質119a及び真性半
導体物質121aを第３マスク工程でパターニングして前記
ゲート電極113上にチャンネル層として役割する半導体
層121を形成する。同時に、前記ゲートパッド117を完全
に露出させる。前記ソースパッド137も完全に露出さ
せ、その下にはダミー薄膜層の不純物半導体物質123a及
び真性半導体物質121aが残る（図９（ａ））。
【００５９】そして、窒化シリコン及び酸化シリコンの
ような無機絶縁物質を前記基板上に蒸着して無機保護層
239を形成する。さらに、前記無機保護層239を含む前記
基板上にBCB、PFCB及びフッ素が添加されたパラキシレ
ン（para-xylene）のような有機物質を蒸着して有機保
護層139を形成する。続いて、第４マスク工程で、前記
有機保護層139をパターンしてドレインコンタクトホー
ル161、ゲートパッドコンタクトホール163及びソースパ
ッドコンタクトホール165を形成する。前記ドレインコ
ンタクトホール161は、前記ドレイン電極143を覆ってい
る前記有機保護層139及び前記無機保護層239の一部の除
去によって前記ドレイン電極143の一部を露出させて形
成する。前記ゲートパッドコンタクトホール163は、前
記ゲートパッド117を覆っている前記有機保護層139及び
前記無機保護層239の一部の除去によって前記ゲートパ
ッド117の一部を露出させて形成する。前記ソースパッ
ドコンタクトホール165は、前記ソースパッド137を覆っ
ている前記有機保護層139及び前記無機保層239の一部の
除去によって前記ソースパッド137の一部を露出させて
形成する（図９（ｂ））。
ような無機絶縁物質を前記基板上に蒸着して無機保護層
239を形成する。さらに、前記無機保護層239を含む前記
基板上にBCB、PFCB及びフッ素が添加されたパラキシレ
ン（para-xylene）のような有機物質を蒸着して有機保
護層139を形成する。続いて、第４マスク工程で、前記
有機保護層139をパターンしてドレインコンタクトホー
ル161、ゲートパッドコンタクトホール163及びソースパ
ッドコンタクトホール165を形成する。前記ドレインコ
ンタクトホール161は、前記ドレイン電極143を覆ってい
る前記有機保護層139及び前記無機保護層239の一部の除
去によって前記ドレイン電極143の一部を露出させて形
成する。前記ゲートパッドコンタクトホール163は、前
記ゲートパッド117を覆っている前記有機保護層139及び
前記無機保護層239の一部の除去によって前記ゲートパ
ッド117の一部を露出させて形成する。前記ソースパッ
ドコンタクトホール165は、前記ソースパッド137を覆っ
ている前記有機保護層139及び前記無機保層239の一部の
除去によって前記ソースパッド137の一部を露出させて
形成する（図９（ｂ））。
【００６０】次に、前記有機保護層139を含む前記基板
上にITO(Indium Tin Oxide)を蒸着し、第５マスク工程
でパターンして画素電極153、ゲートパッド連結端子157
及びソースパッド連結端子177を形成する。前記画素電
極153は、前記ドレインコンタクトホール161を通して前
記ドレイン電極143にコンタクトされている。前記ゲー
トパッド連結端子157は、前記ゲートパッドコンタクト
ホール163を通して前記ゲートパッド117にコンタクトさ
れている。前記ソースパッド連結端子177は、前記ソー
スパッドコンタクトホール165を通して前記ソースパッ
ド137にコンタクトされている（図９（ｃ））。
上にITO(Indium Tin Oxide)を蒸着し、第５マスク工程
でパターンして画素電極153、ゲートパッド連結端子157
及びソースパッド連結端子177を形成する。前記画素電
極153は、前記ドレインコンタクトホール161を通して前
記ドレイン電極143にコンタクトされている。前記ゲー
トパッド連結端子157は、前記ゲートパッドコンタクト
ホール163を通して前記ゲートパッド117にコンタクトさ
れている。前記ソースパッド連結端子177は、前記ソー
スパッドコンタクトホール165を通して前記ソースパッ
ド137にコンタクトされている（図９（ｃ））。
【００６１】実施の形態３ 前記実施の形態２のBCB、PFCB及びフッ素が添加された
パラキシレン（para-xylene）のような有機物質から成
る有機保護層139を形成する前に、窒化シリコン、又は
酸化シリコンから成る無機保護層239を前記半導体層121
が露出される部分だけを覆うように形成することが可能
である。本実施の形態は、実施の形態１の図７（ａ）の
以後の製造工程を、図１０（ａ）〜図１０（ｃ）を参照
して説明する。
パラキシレン（para-xylene）のような有機物質から成
る有機保護層139を形成する前に、窒化シリコン、又は
酸化シリコンから成る無機保護層239を前記半導体層121
が露出される部分だけを覆うように形成することが可能
である。本実施の形態は、実施の形態１の図７（ａ）の
以後の製造工程を、図１０（ａ）〜図１０（ｃ）を参照
して説明する。
【００６２】第３マスク工程で、窒化シリコン、又は酸
化シリコンを含む前記無機絶縁物質119a及び前記真性半
導体物質121aをパターンして前記ゲート電極113上にチ
ャンネル層として役割する半導体層121を形成する。そ
して、前記全基板上に窒化シリコン、又は酸化シリコン
を含む無機物質を蒸着する。第４マスク工程で、前記無
機膜をパターンして前記ソース電極133と前記ドレイン
電極143との間の前記半導体層121が露出された部分だけ
を覆う無機保護層239を形成する（図１０（ａ））。
化シリコンを含む前記無機絶縁物質119a及び前記真性半
導体物質121aをパターンして前記ゲート電極113上にチ
ャンネル層として役割する半導体層121を形成する。そ
して、前記全基板上に窒化シリコン、又は酸化シリコン
を含む無機物質を蒸着する。第４マスク工程で、前記無
機膜をパターンして前記ソース電極133と前記ドレイン
電極143との間の前記半導体層121が露出された部分だけ
を覆う無機保護層239を形成する（図１０（ａ））。
【００６３】前記ソース、ドレイン電極及び前記無機保
護層239を含む前記全基板の上にBCB、PFCB及びフッ素が
添加されたパラキシレン（para-xylene）のような有機
絶縁物質を塗布して有機保護層139を形成する。第５マ
スク工程で、前記有機保護層139をパターンしてドレイ
ンコンタクトホール161、ゲートパッドコンタクトホー
ル163及びソースパッドコンタクトホール165を形成する
（図１０（ｂ））。
護層239を含む前記全基板の上にBCB、PFCB及びフッ素が
添加されたパラキシレン（para-xylene）のような有機
絶縁物質を塗布して有機保護層139を形成する。第５マ
スク工程で、前記有機保護層139をパターンしてドレイ
ンコンタクトホール161、ゲートパッドコンタクトホー
ル163及びソースパッドコンタクトホール165を形成する
（図１０（ｂ））。
【００６４】前記有機保護層139を含む前記基板上にITO
を蒸着し、第６マスク工程で画素電極153、ゲートパッ
ド連結端子157及びソースパッド連結端子177を形成する
（図１０（ｃ））。
を蒸着し、第６マスク工程で画素電極153、ゲートパッ
ド連結端子157及びソースパッド連結端子177を形成する
（図１０（ｃ））。
【００６５】実施の形態４ 本実施の形態には、前記半導体層121とBCB、PFCB及びフ
ッ素が添加されたパラキシレン（para-xylene）から成
る前記有機保護層139とのコンタクトの不良を解決する
ために他の製造方法を提供する。以下に図１１（ａ）〜
図１１（ｃ）を参照して説明する。前記実施の形態１の
第３マスク工程のような方法で窒化シリコン、又は酸化
シリコンを含む前記無機絶縁物質119a、前記真性半導体
物質121aをパターンしてチャンネルとして役割する半導
体層121を形成する。この時、前記ゲートパッド117及び
前記ソースパッド137が完全に露出される（図７
（ａ））。続いて、前記ソース電極133と前記ドレイン
電極143との間に露出された前記半導体層121の表面に、
Ｎ2ガスを使用してプラズマ処理して窒化シリコン層339
を形成する。前記半導体層121上に形成される窒化シリ
コン層339は、以後に塗布される有機物質との良いコン
タクトを提供する（図１１（ａ））。
ッ素が添加されたパラキシレン（para-xylene）から成
る前記有機保護層139とのコンタクトの不良を解決する
ために他の製造方法を提供する。以下に図１１（ａ）〜
図１１（ｃ）を参照して説明する。前記実施の形態１の
第３マスク工程のような方法で窒化シリコン、又は酸化
シリコンを含む前記無機絶縁物質119a、前記真性半導体
物質121aをパターンしてチャンネルとして役割する半導
体層121を形成する。この時、前記ゲートパッド117及び
前記ソースパッド137が完全に露出される（図７
（ａ））。続いて、前記ソース電極133と前記ドレイン
電極143との間に露出された前記半導体層121の表面に、
Ｎ2ガスを使用してプラズマ処理して窒化シリコン層339
を形成する。前記半導体層121上に形成される窒化シリ
コン層339は、以後に塗布される有機物質との良いコン
タクトを提供する（図１１（ａ））。
【００６６】前記ソース電極133及び前記ドレイン電極1
43を含む前記基板上にBCB、PFCB及びフッ素が添加され
たパラキシレン（para-xylene）のような有機絶縁物質
を塗布して有機保護層139を形成する。そして、第４マ
スク工程で、前記有機保護層139をパターンしてドレイ
ンコンタクトホール161、ゲートパッドコンタクトホー
ル163及びソースパッドコンタクトホール165を形成す
る。前記ドレインコンタクトホール161は、前記ドレイ
ン電極143を覆う前記有機保護層139の除去によって前記
ドレイン電極143の一部を露出させて形成する。前記ゲ
ートパッドコンタクトホール163は、前記ゲートパッド1
17を覆う前記有機保護層139の除去によって前記ゲート
パッド117の一部を露出させて形成する。前記ソースパ
ッドコンタクトホール165は、前記ソースパッド137を覆
っている前記有機保護層139の除去によって前記ソース
パッド137の一部を露出させて形成する（図１１
（ｂ））。
43を含む前記基板上にBCB、PFCB及びフッ素が添加され
たパラキシレン（para-xylene）のような有機絶縁物質
を塗布して有機保護層139を形成する。そして、第４マ
スク工程で、前記有機保護層139をパターンしてドレイ
ンコンタクトホール161、ゲートパッドコンタクトホー
ル163及びソースパッドコンタクトホール165を形成す
る。前記ドレインコンタクトホール161は、前記ドレイ
ン電極143を覆う前記有機保護層139の除去によって前記
ドレイン電極143の一部を露出させて形成する。前記ゲ
ートパッドコンタクトホール163は、前記ゲートパッド1
17を覆う前記有機保護層139の除去によって前記ゲート
パッド117の一部を露出させて形成する。前記ソースパ
ッドコンタクトホール165は、前記ソースパッド137を覆
っている前記有機保護層139の除去によって前記ソース
パッド137の一部を露出させて形成する（図１１
（ｂ））。
【００６７】前記有機保層139を含む前記基板の上にITO
を蒸着し、第５マスク工程でパターニングして画素電極
153、ゲートパッド連結端子157及びソースパッド連結端
子177を形成する。前記画素電極153は、前記ドレインコ
ンタクトホール161を通して前記ドレイン電極143に連結
されている。前記ゲートパッド連結端子157は、前記ゲ
ートパッドコンタクトホール163を通して前記ゲートパ
ッド117に連結されている。前記ソースパッド連結端子1
77は、前記ソースパッドコンタクトホール165を通して
前記ソースパッド137に連結されている（図１１
（ｃ））。
を蒸着し、第５マスク工程でパターニングして画素電極
153、ゲートパッド連結端子157及びソースパッド連結端
子177を形成する。前記画素電極153は、前記ドレインコ
ンタクトホール161を通して前記ドレイン電極143に連結
されている。前記ゲートパッド連結端子157は、前記ゲ
ートパッドコンタクトホール163を通して前記ゲートパ
ッド117に連結されている。前記ソースパッド連結端子1
77は、前記ソースパッドコンタクトホール165を通して
前記ソースパッド137に連結されている（図１１
（ｃ））。
【００６８】実施の形態５ 前記実施の形態１に比べて本実施の形態には、ゲートパ
ッドを覆う前記有機保護層をパターニングする時、前記
ゲートパッドコンタクトホールを形成しなくてゲートパ
ッドを完全に露出させる。従って、前記ゲートコンタク
トホールの側壁部分からの蒸着不良によるゲートパッド
連結端子の断線を防ぐことができる。本実施の形態は、
図１０（ａ）〜図１２（ｃ）を参照して説明する。
ッドを覆う前記有機保護層をパターニングする時、前記
ゲートパッドコンタクトホールを形成しなくてゲートパ
ッドを完全に露出させる。従って、前記ゲートコンタク
トホールの側壁部分からの蒸着不良によるゲートパッド
連結端子の断線を防ぐことができる。本実施の形態は、
図１０（ａ）〜図１２（ｃ）を参照して説明する。
【００６９】前記実施の形態１の第２マスク工程のよう
な方法で、前記ソース電極133、前記ドレイン電極143及
び前記ソースパッド137を形成する（図６（ｃ））。次
に、第３マスク工程で窒化シリコン及び酸化シリコンか
ら成る前記無機絶縁層119a、前記真性半導体物質121aを
パターンして前記ゲート電極113の上にチャンネル層と
して役割する半導体層121を形成する。同時に、前記ゲ
ートパッド117を完全に露出させる。前記ソースパッド1
37も完全に露出され、その下にあるダーミ薄膜層の不純
物物質123a及び前記半導体層121aは残る（図１２
（ａ））。
な方法で、前記ソース電極133、前記ドレイン電極143及
び前記ソースパッド137を形成する（図６（ｃ））。次
に、第３マスク工程で窒化シリコン及び酸化シリコンか
ら成る前記無機絶縁層119a、前記真性半導体物質121aを
パターンして前記ゲート電極113の上にチャンネル層と
して役割する半導体層121を形成する。同時に、前記ゲ
ートパッド117を完全に露出させる。前記ソースパッド1
37も完全に露出され、その下にあるダーミ薄膜層の不純
物物質123a及び前記半導体層121aは残る（図１２
（ａ））。
【００７０】前記ソース及びドレイン電極を含む前記基
板上にBCB、PFCB及びフッ素が添加されたパラキシレン
（para-xylene）のような有機絶縁物質を塗布して有機
保護層139を形成する。そして、第４マスク工程で前記
有機保護層をパターニングしてドレインコンタクトホー
ル161及びソースパッドコンタクトホール165を形成す
る。前記ドレインコンタクトホール161は、前記ドレイ
ン電極143を覆う前記有機保護層139の除去によって前記
ドレイン電極143の一部を露出させて形成する。前記ソ
ースパッドコンタクトホール165は、前記ソースパッド1
37を覆う前記有機保護層139の除去によって前記ソース
パッド137の一部を露出させて形成する。同時に、前記
ゲートパッド117は、前記ゲートパッドを覆っている前
記有機保護層139を除去し、露出して形成する（図１２
（ｂ））。
板上にBCB、PFCB及びフッ素が添加されたパラキシレン
（para-xylene）のような有機絶縁物質を塗布して有機
保護層139を形成する。そして、第４マスク工程で前記
有機保護層をパターニングしてドレインコンタクトホー
ル161及びソースパッドコンタクトホール165を形成す
る。前記ドレインコンタクトホール161は、前記ドレイ
ン電極143を覆う前記有機保護層139の除去によって前記
ドレイン電極143の一部を露出させて形成する。前記ソ
ースパッドコンタクトホール165は、前記ソースパッド1
37を覆う前記有機保護層139の除去によって前記ソース
パッド137の一部を露出させて形成する。同時に、前記
ゲートパッド117は、前記ゲートパッドを覆っている前
記有機保護層139を除去し、露出して形成する（図１２
（ｂ））。
【００７１】前記有機保護層139を含む前記基板の上にI
TOを蒸着し、第５マスク工程でパターニングして画素電
極153、ゲートパッド連結端子157及びソースパッド連結
端子177を形成する。前記画素電極153は、前記ドレイン
コンタクトホール161を通して前記ドレイン電極143に連
結されている。前記ゲートパッド連結端子157は、前記
実施の形態１等のようにゲートパッドコンタクトホール
163の形成無しに前記ゲートパッド117に連結される。前
記ソースパッド連結端子177は、前記ソースパッドコン
タクトホール165を通して前記ソースパッド137に連結さ
れている（図１２（ｃ））。
TOを蒸着し、第５マスク工程でパターニングして画素電
極153、ゲートパッド連結端子157及びソースパッド連結
端子177を形成する。前記画素電極153は、前記ドレイン
コンタクトホール161を通して前記ドレイン電極143に連
結されている。前記ゲートパッド連結端子157は、前記
実施の形態１等のようにゲートパッドコンタクトホール
163の形成無しに前記ゲートパッド117に連結される。前
記ソースパッド連結端子177は、前記ソースパッドコン
タクトホール165を通して前記ソースパッド137に連結さ
れている（図１２（ｃ））。
【００７２】又、本実施の形態を、実施の形態２〜４の
アクティブパネルの製造方法に適用することも可能であ
る。
アクティブパネルの製造方法に適用することも可能であ
る。
【００７３】ゲートパッドは、有機保護層の除去によっ
て露出されているため、ゲートパッドコンタクトホール
を別に形成する必要がない。さらに、これをソースパッ
ドに、又はソースパッド及びゲートパッドにも適用させ
ることが可能である。
て露出されているため、ゲートパッドコンタクトホール
を別に形成する必要がない。さらに、これをソースパッ
ドに、又はソースパッド及びゲートパッドにも適用させ
ることが可能である。
【００７４】
【発明の効果】本発明は、液晶表示装置の製造方法を単
純化させることによって液晶表示装置の歩留まりを向上
させる。又、本発明は、有機膜を用いて液晶表示装置の
パターン膜の断線を防ぐ。また、本発明は、画素電極を
形成するとき、断線のような不良の発生を防止する。
純化させることによって液晶表示装置の歩留まりを向上
させる。又、本発明は、有機膜を用いて液晶表示装置の
パターン膜の断線を防ぐ。また、本発明は、画素電極を
形成するとき、断線のような不良の発生を防止する。
【図１】 従来のアクティブパネルの構造を示す拡大平
面図である。
面図である。
【図２】 従来のアクティブパネルの製造工程を示す断
面図である。
面図である。
【図３】 従来のアクティブパネルの製造工程を示す断
面図である（続き）。
面図である（続き）。
【図４】 従来のアクティブパネルにおいて、アンダー
カットによる断線を示す拡大断面図である。
カットによる断線を示す拡大断面図である。
【図５】 本発明の実施の形態によるアクティブパネル
の構造を示す拡大平面図である。
の構造を示す拡大平面図である。
【図６】 本発明の実施の形態によるアクティブパネル
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図７】 本発明の実施の形態によるアクティブパネル
の製造工程を示す断面図である（続き）。
の製造工程を示す断面図である（続き）。
【図８】 本発明によるアクティブパネルにおいて、ア
ンダーカットによる断線を解消した構造を示す断面図で
ある。
ンダーカットによる断線を解消した構造を示す断面図で
ある。
【図９】 本発明の他の実施の形態による無機保護層を
含むアクティブパネルの製造工程を示す断面図である。
含むアクティブパネルの製造工程を示す断面図である。
【図１０】 本発明の他の実施の形態による無機保護層
を含むアクティブパネルの製造工程を示す断面図であ
る。
を含むアクティブパネルの製造工程を示す断面図であ
る。
【図１１】 本発明の他の実施の形態によるＮ２プラズ
マ処理を含むアクティブパネルの製造工程を示す断面図
である。
マ処理を含むアクティブパネルの製造工程を示す断面図
である。
【図１２】 本発明の他の実施の形態により完全に露出
されたゲートパッドを含むアクティブパネルの製造工程
を示す断面図である。
されたゲートパッドを含むアクティブパネルの製造工程
を示す断面図である。
11、111 基板 13、113 ゲート電極 15、115 ゲート配線 17、117 ゲートパッド 19、119 ゲート絶縁膜 19a、119a 無機絶縁物質 21、121 半導体層 21a、121a 半導体物質 23、123 不純物半導体層 23a、123a 不純物半導体物質 33、133 ソース電極 43、143 ドレイン電極 35、135 ソース配線 37、137 ソースパッド 39、239 無機保護層 139 有機保護層 339 窒化シリコン膜 53、153 画素電極 57、157 ゲートパッド連結端子 77、177 ソースパッド連結端子 161 ドレインコンタクトホール 163 ゲートパッドコンタクトホール 165 ソースパッドコンタクトホール
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１６Ｋ ６１７Ｓ ６２７Ｃ (72)発明者 朴 宰容 大韓民国 京機道安養市 東安区 虎渓洞 533番地エルジー電子株式会社 第１研 究団地ＬＣＤ研究所内
Claims (25)
- 【請求項１】 基板上に第１導電層を形成する段階と、 前記第１導電層上に絶縁層、真性半導体層、不純物半導
体層及び第２導電層を連続的に形成する段階と、 前記絶縁層及び前記真性半導体層をパターニングして前
記第１導電層の一部を露出させる段階と、 段差を解消するように前記第２導電層上に有機保護層を
形成する段階と、 前記第１導電層の一部及び前記第２導電層の一部に連結
される第３導電層を形成する段階とを含む液晶表示装置
の製造方法。 - 【請求項２】 前記有機保護層の形成段階において、 前記有機保護層は、ベンゾシクロブテン(BCB:benzocycl
obutene）、PFCB（perfluorocyclobutane）及びフッ素
が添加されたパラキシレン（para-xylene）のうちの少
なくとも一つを含むことを特徴とする請求項１記載の液
晶表示装置の製造方法。 - 【請求項３】 前記有機保護層の形成段階において、 前記有機保護層に前記第１導電層の一部及び第２導電層
の一部を露出させる複数のコンタクトホールを形成する
段階を含むことを特徴とする、請求項１記載の液晶表示
装置の製造方法。 - 【請求項４】 前記有機保護層に形成された前記コンタ
クトホールを通して前記第１導電層の一部及び前記第２
導電層の一部に前記第３導電層が連結されることを特徴
とする請求項３記載の液晶表示装置の製造方法。 - 【請求項５】 前記不純物半導体層及び前記第２導電層
の形成段階の後に、無機保護層を形成する段階を加える
ことを特徴とする請求項１記載の液晶表示装置の製造方
法。 - 【請求項６】 前記有機保護層の形成段階の前に、前記
真性半導体物質上に窒素（Ｎ2）ガスでプラズマ処理を
行う段階を加えることを特徴とする請求項１記載の液晶
表示装置の製造方法。 - 【請求項７】 基板の上に第１金属でゲート電極、ゲー
トバス配線及びゲートパッドを形成する段階と、 前記ゲート電極、前記ゲートバス配線及び前記ゲートパ
ッドの上に絶縁層、真性半導体層、不純物半導体層及び
第２導電層を連続的に形成する段階と、 前記第２導電層及び前記不純物半導体層をパターニング
してソース電極、ドレイン電極、ソースバス配線、ソー
スパッド及び不純物半導体層を形成する段階と、 前記絶縁層及び前記真性半導体層をパターニングしてチ
ャネル層として機能する半導体層、ゲート絶縁層及びゲ
ートパッドを形成する段階と、 少なくとも前記ソース電極上の段差を解消するように有
機保護層を形成する段階とを含む液晶表示装置の製造方
法。 - 【請求項８】 前記有機保護層をパターニングして前記
ドレイン電極の一部、前記ゲートパッドの一部及び前記
ソースパッドの一部を露出させる段階と、 前記有機保護層の上に第３導電物質から成る画素電極、
ゲートパッド連結端子及びソースパッド連結端子を形成
する段階とを加えることを特徴とする、請求項７記載の
液晶表示装置の製造方法。 - 【請求項９】 前記有機保護層をパターニングする段階
において、前記ゲートパッドを完全に露出させることを
特徴とする、請求項８記載の液晶表示装置の製造方法。 - 【請求項１０】 前記真性半導体層及び前記絶縁層の除
去によって前記ゲートパッドを完全に露出させることを
特徴とする、請求項７記載の液晶表示装置の製造方法。 - 【請求項１１】 チャネル層として機能する半導体層、
ゲート絶縁層及びゲートパッドを形成した後に、チャネ
ル層として機能する前記半導体層を保護する無機保護層
を形成する段階を加えることを特徴とする、請求項７記
載の液晶表示装置の製造方法。 - 【請求項１２】 前記ソース電極と前記ドレイン電極と
の間が露出された前記半導体層の部分を覆うように前記
無機保護層を形成することを特徴とする、請求項１１記
載の液晶表示装置の製造方法。 - 【請求項１３】 前記有機保護層の形成段階の前に、窒
素（Ｎ2）ガスを使用してプラズマ処理を行い、チャネ
ル層として機能する前記半導体層を保護する保護層を形
成する段階を加えることを特徴とする、請求項７記載の
液晶表示装置の製造方法。 - 【請求項１４】 基板と、前記基板上に形成された第１
導電層と、前記第１導電層上に形成された絶縁層と、前
記絶縁層上に形成された半導体層と、前記半導体層上に
形成された不純物半導体層と、前記不純物半導体層上に
形成された第２導電層と、前記第２導電層上に段差を解
消するように形成された有機保護層と、前記第１導電層
及び前記第２導電層に接触する第３導電層とを備える液
晶表示装置。 - 【請求項１５】 前記有機保護層は、前記第２導電層の
一部及び前記第１導電層の一部だけ露出させる複数のコ
ンタクトホールを含むことを特徴とする、請求項１４記
載の液晶表示装置。 - 【請求項１６】 前記第３導電層は、前記有機保護層の
コンタクトホールを通して前記第１導電層及び前記第２
導電層に接触することを特徴とする、請求項１５記載の
液晶表示装置。 - 【請求項１７】 前記半導体層と前記有機保護層との間
に無機保護層を備えることを特徴とする、請求項１４記
載の液晶表示装置。 - 【請求項１８】 前記半導体層と前記有機保護層との間
の界面に窒化シリコンの薄膜層を備えることを特徴とす
る、請求項１４記載の液晶表示装置。 - 【請求項１９】 前記有機保護層は、前記有機保護層
は、ベンゾシクロブテン(BCB:benzocyclobutene）、PFC
B（perfluorocyclobutane）及びフッ素が添加されたパ
ラキシレン（para-xylene）のうちの少なくとも一つを
含むことを特徴とする、請求項１４記載の液晶表示装
置。 - 【請求項２０】 基板と、前記基板上に形成されたゲー
ト電極、ゲートバス配線及びゲートパッドと、前記ゲー
ト電極、前記ゲートバス配線及び前記ゲートパッドの上
に形成されたゲート絶縁層と、前記ゲート絶縁層上に形
成された半導体層と、前記半導体層上に形成された不純
物半導体層と、前記不純物半導体層上に形成されたソー
ス電極、ドレイン電極、ソースバス配線配線及びソース
パッドと、前記ソース電極、前記ドレイン電極、前記ソ
ースバス配線及び前記ソースパッドの上に段差を解消す
るように形成されるとともに、前記ドレイン電極の一部
分、前記ゲートパッドの一部分及び前記ソースパッドの
一部分を露出させるコンタクトホールを有する有機保護
層と、前記有機保護層上に形成され、前記コンタクトホ
ールを通して前記ドレイン電極に連結された画素電極、
前記ゲートパッドに連結されたゲートパッド連結端子及
び前記ソースパッドに連結されたソースパッド連結端子
とを備える液晶表示装置。 - 【請求項２１】 前記ゲート絶縁層は、前記ゲート電極
及び前記ゲートバス配線を覆っており、前記ゲートパッ
ドは、露出されていることを特徴とする、請求項２０記
載の液晶表示装置。 - 【請求項２２】 前記半導体層と前記有機保護層との間
に無機保護層を備えることを特徴とする、請求項２０記
載の液晶表示装置。 - 【請求項２３】 前記無機保護層は、前記半導体層のう
ちの前記ソース電極と前記ドレイン電極との間で露出さ
れた部分を覆うことを特徴とする請求項２２記載の液晶
表示装置。 - 【請求項２４】 前記半導体層と前記有機保護層との界
面に窒化シリコンから成る薄膜層を備えることを特徴と
する、請求項２０記載の液晶表示装置。 - 【請求項２５】 前記有機保護層は、前記有機保護層
は、ベンゾシクロブテン(BCB:benzocyclobutene）、PFC
B（perfluorocyclobutane）及びフッ素が添加されたパ
ラキシレン（para-xylene）のうちの少なくとも一つを
含むことを特徴とする、請求項２０記載の液晶表示装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970009367A KR100255592B1 (ko) | 1997-03-19 | 1997-03-19 | 액정 표시 장치 구조 및 그 제조 방법 |
| KR1997-09367 | 1997-03-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270710A true JPH10270710A (ja) | 1998-10-09 |
| JP4364952B2 JP4364952B2 (ja) | 2009-11-18 |
Family
ID=19500124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05033298A Expired - Lifetime JP4364952B2 (ja) | 1997-03-19 | 1998-03-03 | 液晶表示装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5883682A (ja) |
| JP (1) | JP4364952B2 (ja) |
| KR (1) | KR100255592B1 (ja) |
| DE (1) | DE19811624B4 (ja) |
| FR (1) | FR2761197B1 (ja) |
| GB (1) | GB2323472B (ja) |
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| GB2323472B (en) | 2000-03-22 |
| KR19980073827A (ko) | 1998-11-05 |
| FR2761197B1 (fr) | 2002-11-08 |
| GB9804168D0 (en) | 1998-04-22 |
| JP4364952B2 (ja) | 2009-11-18 |
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| US5883682A (en) | 1999-03-16 |
| DE19811624B4 (de) | 2004-07-29 |
| GB2323472A (en) | 1998-09-23 |
| KR100255592B1 (ko) | 2000-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040609 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040609 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060405 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080305 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080616 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090406 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090706 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090729 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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