JPH11340462A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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- JPH11340462A JPH11340462A JP10147761A JP14776198A JPH11340462A JP H11340462 A JPH11340462 A JP H11340462A JP 10147761 A JP10147761 A JP 10147761A JP 14776198 A JP14776198 A JP 14776198A JP H11340462 A JPH11340462 A JP H11340462A
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- 239000004973 liquid crystal related substance Substances 0.000 title claims description 80
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000010408 film Substances 0.000 claims abstract description 263
- 239000004020 conductor Substances 0.000 claims abstract description 71
- 230000001681 protective effect Effects 0.000 claims abstract description 68
- 239000010409 thin film Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims description 112
- 239000004065 semiconductor Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 23
- 238000001312 dry etching Methods 0.000 claims description 18
- 239000003870 refractory metal Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 238000002844 melting Methods 0.000 claims description 14
- 230000008018 melting Effects 0.000 claims description 14
- 238000000576 coating method Methods 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 229910004541 SiN Inorganic materials 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims description 2
- 239000011347 resin Substances 0.000 claims description 2
- 229920005989 resin Polymers 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 91
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 31
- 239000011241 protective layer Substances 0.000 abstract 1
- 239000011521 glass Substances 0.000 description 14
- 238000011109 contamination Methods 0.000 description 10
- 229910000838 Al alloy Inorganic materials 0.000 description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 229910000542 Sc alloy Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910000583 Nd alloy Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 102220036542 rs144706057 Human genes 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018509 Al—N Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
Abstract
(57)【要約】
【課題】 薄膜トランジスタを有する液晶表示装置にお
いて、信頼性を向上させ、歩留まりを向上させる。 【解決手段】 薄膜トランジスタのオーミック電極を、
バリアメタル層と前記バリアメタル層よりも面積の小さ
いＡｌ電極層の２層構造とし、前記オーミック電極を覆
う保護絶縁膜中に前記Ａｌ電極層を露出するコンタクト
ホールを形成し、透明画素電極を、前記Ａｌ電極層に、
前記保護絶縁膜上に前記コンタクトホールに対応して形
成された高融点金属パターンを介して電気的に接続す
る。
いて、信頼性を向上させ、歩留まりを向上させる。 【解決手段】 薄膜トランジスタのオーミック電極を、
バリアメタル層と前記バリアメタル層よりも面積の小さ
いＡｌ電極層の２層構造とし、前記オーミック電極を覆
う保護絶縁膜中に前記Ａｌ電極層を露出するコンタクト
ホールを形成し、透明画素電極を、前記Ａｌ電極層に、
前記保護絶縁膜上に前記コンタクトホールに対応して形
成された高融点金属パターンを介して電気的に接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は一般に液晶表示装置
に関し、特に薄膜トランジスタ（ＴＦＴ）を備えた液晶
表示装置に関する。液晶表示装置はコンピュータを始め
とする情報処理装置において、小型で低消費電力の画像
表示装置として広く使われている。
に関し、特に薄膜トランジスタ（ＴＦＴ）を備えた液晶
表示装置に関する。液晶表示装置はコンピュータを始め
とする情報処理装置において、小型で低消費電力の画像
表示装置として広く使われている。
【０００２】特に、高品質のカラー表示を実現するた
め、液晶表示装置中の個々の画素電極を駆動する、いわ
ゆるアクティブマトリクス駆動方式の液晶表示装置が広
く使われている。かかるアクティブマトリクス駆動方式
の液晶表示装置では、個々の画素電極をオンオフ制御す
るために、各々の画素電極に対応して、液晶パネルを構
成するガラス基板上にＴＦＴが設けられる。
め、液晶表示装置中の個々の画素電極を駆動する、いわ
ゆるアクティブマトリクス駆動方式の液晶表示装置が広
く使われている。かかるアクティブマトリクス駆動方式
の液晶表示装置では、個々の画素電極をオンオフ制御す
るために、各々の画素電極に対応して、液晶パネルを構
成するガラス基板上にＴＦＴが設けられる。
【０００３】
【従来の技術】図１は、従来のアクティブマトリクス駆
動型液晶表示装置１０の構成を示す。図１を参照する
に、液晶表示装置１０は多数のＴＦＴおよびこれに協働
する透明画素電極を担持するＴＦＴガラス基板１１と、
前記ＴＦＴ基板１１上に形成された対向ガラス基板１２
とよりなり、基板１１と１２との間には液晶層１が、図
示を省略したシール部材により封入されている。液晶表
示装置１０では、前記透明画素電極を、対応するＴＦＴ
を介して選択的に駆動することにより、液晶層中におい
て、前記選択された画素電極に対応して、液晶分子の配
向を選択的に変化させる。さらに、前記ガラス基板１１
および１２の外側には、それぞれ図示しないが偏光板
が、直交ニコル状態で配設されている。また、ガラス基
板１１および１２の内側には、液晶層に接するように分
子配向膜が形成され、液晶分子の配向方向を規制する。
動型液晶表示装置１０の構成を示す。図１を参照する
に、液晶表示装置１０は多数のＴＦＴおよびこれに協働
する透明画素電極を担持するＴＦＴガラス基板１１と、
前記ＴＦＴ基板１１上に形成された対向ガラス基板１２
とよりなり、基板１１と１２との間には液晶層１が、図
示を省略したシール部材により封入されている。液晶表
示装置１０では、前記透明画素電極を、対応するＴＦＴ
を介して選択的に駆動することにより、液晶層中におい
て、前記選択された画素電極に対応して、液晶分子の配
向を選択的に変化させる。さらに、前記ガラス基板１１
および１２の外側には、それぞれ図示しないが偏光板
が、直交ニコル状態で配設されている。また、ガラス基
板１１および１２の内側には、液晶層に接するように分
子配向膜が形成され、液晶分子の配向方向を規制する。
【０００４】図２は前記ＴＦＴガラス基板１１の一部を
拡大して示す。図２を参照するに、前記ガラス基板１１
上には走査信号を供給される多数のパッド電極１１Ａお
よびこれから延在する多数の走査電極１１ａと、画像信
号を供給される多数のパッド電極１１Ｂおよびこれから
延在する多数の信号電極１１ｂとが、走査電極１１ａの
延在方向と走査電極１１ｂの延在方向とが略直交するよ
うに形成されており、前記走査電極１１ａと前記信号電
極１１ｂとの交点には、ＴＦＴ１１Ｃが形成されてい
る。さらに、前記基板１１上には、各々のＴＦＴ１１Ｃ
に対応して透明画素電極１１Ｄが形成されており、各々
のＴＦＴ１１Ｃは対応する走査電極１１ａ上の走査信号
により選択され、対応する信号電極１１ｂ上の画像信号
により、協働する透明画素電極１１Ｄを駆動する。
拡大して示す。図２を参照するに、前記ガラス基板１１
上には走査信号を供給される多数のパッド電極１１Ａお
よびこれから延在する多数の走査電極１１ａと、画像信
号を供給される多数のパッド電極１１Ｂおよびこれから
延在する多数の信号電極１１ｂとが、走査電極１１ａの
延在方向と走査電極１１ｂの延在方向とが略直交するよ
うに形成されており、前記走査電極１１ａと前記信号電
極１１ｂとの交点には、ＴＦＴ１１Ｃが形成されてい
る。さらに、前記基板１１上には、各々のＴＦＴ１１Ｃ
に対応して透明画素電極１１Ｄが形成されており、各々
のＴＦＴ１１Ｃは対応する走査電極１１ａ上の走査信号
により選択され、対応する信号電極１１ｂ上の画像信号
により、協働する透明画素電極１１Ｄを駆動する。
【０００５】図３は、従来のＴＦＴ１１Ｃの構成を示
す。図３を参照するに、ＴＦＴ１１Ｃは前記ＴＦＴ基板
１１に対応するガラス基板２１上に形成され、前記走査
電極１１ａに接続されたゲート電極２２と、前記ガラス
基板２１上に、前記ゲート電極２２を覆うように形成さ
れたゲート絶縁膜２３とを含み、さらに前記ゲート絶縁
膜２３上には前記ゲート電極２２を覆うようにアモルフ
ァスシリコンパターン２４が形成される。ゲート電極２
２としては、Ａｌ−Ｎｄ合金あるいはＡｌ−Ｓｃ合金が
使われることが多い。
す。図３を参照するに、ＴＦＴ１１Ｃは前記ＴＦＴ基板
１１に対応するガラス基板２１上に形成され、前記走査
電極１１ａに接続されたゲート電極２２と、前記ガラス
基板２１上に、前記ゲート電極２２を覆うように形成さ
れたゲート絶縁膜２３とを含み、さらに前記ゲート絶縁
膜２３上には前記ゲート電極２２を覆うようにアモルフ
ァスシリコンパターン２４が形成される。ゲート電極２
２としては、Ａｌ−Ｎｄ合金あるいはＡｌ−Ｓｃ合金が
使われることが多い。
【０００６】前記アモルファスシリコンパターン２４は
ＴＦＴ１１Ｃの活性領域を構成し、前記ゲート電極２２
直上のチャネル領域に相当する部分がＳｉＮよりなるチ
ャネル保護膜２５により覆われている。さらに、前記ア
モルファスシリコンパターン２４上には、前記チャネル
保護膜２５の両側に隣接してｎ+ 型アモルファスシリコ
ンパターン２６Ａ，２６Ｂが形成され、前記アモルファ
スシリコンパターン２６Ａ上には、Ｔｉ層２７ａ、Ａｌ
層２７ｂおよびＴｉ層２７ｃを順次積層し、前記信号電
極１１ｂに接続されたオーミック電極２７Ａが形成され
る。同様に、前記アモルファスシリコンパターン２６Ｂ
上には、Ｔｉ層２７ｄ、Ａｌ層２７ｅおよびＴｉ層２７
ｆを準じ積層したオーミック電極２７Ｂが形成される。
ＴＦＴ１１Ｃの活性領域を構成し、前記ゲート電極２２
直上のチャネル領域に相当する部分がＳｉＮよりなるチ
ャネル保護膜２５により覆われている。さらに、前記ア
モルファスシリコンパターン２４上には、前記チャネル
保護膜２５の両側に隣接してｎ+ 型アモルファスシリコ
ンパターン２６Ａ，２６Ｂが形成され、前記アモルファ
スシリコンパターン２６Ａ上には、Ｔｉ層２７ａ、Ａｌ
層２７ｂおよびＴｉ層２７ｃを順次積層し、前記信号電
極１１ｂに接続されたオーミック電極２７Ａが形成され
る。同様に、前記アモルファスシリコンパターン２６Ｂ
上には、Ｔｉ層２７ｄ、Ａｌ層２７ｅおよびＴｉ層２７
ｆを準じ積層したオーミック電極２７Ｂが形成される。
【０００７】前記オーミック電極２７Ａおよび２７Ｂは
ＳｉＮよりなる保護膜２８により覆われ、さらに前記保
護膜２８上にはＩｎ2 ＳｎＯ5 （ＩＴＯ）よりなる透明
画素電極２９が形成される。前記透明画素電極２９は、
前記保護膜２８中に形成されたコンタクトホールを介し
て前記オーミック電極２７Ｂの最上層を構成するＴｉ層
２７ｆにコンタクトする。
ＳｉＮよりなる保護膜２８により覆われ、さらに前記保
護膜２８上にはＩｎ2 ＳｎＯ5 （ＩＴＯ）よりなる透明
画素電極２９が形成される。前記透明画素電極２９は、
前記保護膜２８中に形成されたコンタクトホールを介し
て前記オーミック電極２７Ｂの最上層を構成するＴｉ層
２７ｆにコンタクトする。
【０００８】かかる構成のＴＦＴ１１Ｃでは、アモルフ
ァスシリコンパターン２４中のチャネル領域を介したオ
ーミック電極２７Ａとオーミック電極２７Ｂとの間の導
通が、前記ゲート電極に供給された走査信号により制御
され、その結果ターンオンしたＴＦＴの画素電極２９の
みが、選択的に前記オーミック電極２７Ａに供給された
画像信号により駆動される。
ァスシリコンパターン２４中のチャネル領域を介したオ
ーミック電極２７Ａとオーミック電極２７Ｂとの間の導
通が、前記ゲート電極に供給された走査信号により制御
され、その結果ターンオンしたＴＦＴの画素電極２９の
みが、選択的に前記オーミック電極２７Ａに供給された
画像信号により駆動される。
【０００９】
【発明が解決しようとする課題】ところで、図３のＴＦ
Ｔ１１Ｃを形成する際には、アモルファスシリコンパタ
ーン２６Ａ．２６Ｂを構成するアモルファスシリコン膜
上に、Ｔｉ層２７ａおよび２７ｄに対応するＴｉ層と、
Ａｌ層２７ｂおよび２７ｅに対応するＡｌ層と、Ｔｉ層
２７ｃおよび２７ｆに対応するＴｉ層とを順次堆積し、
これをレジストパターンを使ったドライエッチングによ
りパターニングする工程が実行される。例えば、かかる
ドライエッチングはＣｌ2 とＢＣｌ3 の混合ガスを使っ
たＲＩＥ（リアクティブイオンエッチング）により行わ
れ、その結果、アモルファスシリコンパターン２４上に
おいて、アモルファスシリコンパターン２６Ａ，２６Ｂ
および電極パターン２７Ａ，２７Ｂが一括してパターニ
ングされる。
Ｔ１１Ｃを形成する際には、アモルファスシリコンパタ
ーン２６Ａ．２６Ｂを構成するアモルファスシリコン膜
上に、Ｔｉ層２７ａおよび２７ｄに対応するＴｉ層と、
Ａｌ層２７ｂおよび２７ｅに対応するＡｌ層と、Ｔｉ層
２７ｃおよび２７ｆに対応するＴｉ層とを順次堆積し、
これをレジストパターンを使ったドライエッチングによ
りパターニングする工程が実行される。例えば、かかる
ドライエッチングはＣｌ2 とＢＣｌ3 の混合ガスを使っ
たＲＩＥ（リアクティブイオンエッチング）により行わ
れ、その結果、アモルファスシリコンパターン２４上に
おいて、アモルファスシリコンパターン２６Ａ，２６Ｂ
および電極パターン２７Ａ，２７Ｂが一括してパターニ
ングされる。
【００１０】しかし、このようなＴｉ／Ａｌ／Ｔｉ構造
を有する電極パターンのドライエッチング工程では、パ
ターニングの結果、形成される電極パターンの縁部にお
いてＡｌ層２７ｂあるいは２７ｅのみが選択的に側方に
エッチングを受ける問題が生じる。その結果、Ａｌ層２
７ｂあるいは２７ｅの上下のＴｉ層は相対的に側方にせ
り出してオーバーハングを形成するが、かかるオーバー
ハングはその上の保護膜２８によるカバレッジを困難に
する。例えば、前記保護膜２８のステップカバレッジが
電極２７Ｂの縁部において不良となった場合、透明画素
電極２９において断線等の欠陥が発生しやすい。かかる
オーバーハングの形成は、前記ドライエッチング工程に
おいてエッチングの異方性を強めることにより回避でき
るが、その場合には前記オーミック電極２７Ａ，２７Ｂ
の側壁面が垂直面を形成し、やはり保護膜２８、従って
その上の画素電極２９のステップカバレッジが不良にな
ってしまう。
を有する電極パターンのドライエッチング工程では、パ
ターニングの結果、形成される電極パターンの縁部にお
いてＡｌ層２７ｂあるいは２７ｅのみが選択的に側方に
エッチングを受ける問題が生じる。その結果、Ａｌ層２
７ｂあるいは２７ｅの上下のＴｉ層は相対的に側方にせ
り出してオーバーハングを形成するが、かかるオーバー
ハングはその上の保護膜２８によるカバレッジを困難に
する。例えば、前記保護膜２８のステップカバレッジが
電極２７Ｂの縁部において不良となった場合、透明画素
電極２９において断線等の欠陥が発生しやすい。かかる
オーバーハングの形成は、前記ドライエッチング工程に
おいてエッチングの異方性を強めることにより回避でき
るが、その場合には前記オーミック電極２７Ａ，２７Ｂ
の側壁面が垂直面を形成し、やはり保護膜２８、従って
その上の画素電極２９のステップカバレッジが不良にな
ってしまう。
【００１１】そこで、本発明は上記の課題を解決した、
新規で有用な液晶表示装置およびその製造方法を提供す
ることを概括的課題とする。本発明のより具体的な課題
は、ＴＦＴを有する液晶表示装置において、製造歩留り
を向上させ、また製造された液晶表示装置の信頼性を向
上させることにある。
新規で有用な液晶表示装置およびその製造方法を提供す
ることを概括的課題とする。本発明のより具体的な課題
は、ＴＦＴを有する液晶表示装置において、製造歩留り
を向上させ、また製造された液晶表示装置の信頼性を向
上させることにある。
【００１２】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、第１の基板と、前記第
１の基板上に対向して配設された第２の基板と、前記第
１の基板と第２の基板との間に封入された液晶層と、前
記第１の基板上に担持された薄膜トランジスタと、前記
薄膜トランジスタを覆う保護絶縁膜と、前記保護絶縁膜
上に形成され、前記薄膜トランジスタと電気的に接続さ
れた画素電極とよりなる液晶表示装置において、前記薄
膜トランジスタは、前記第１の基板上に形成されたゲー
ト電極と、前記第１の基板上に前記ゲート電極を覆うよ
うに形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に、前記第１の基板の主面に垂直な方向から見た場合に
前記ゲート電極を覆うように形成された半導体膜と、前
記半導体膜上に、前記主面に垂直な方向から見た場合
に、前記ゲート電極の第一の側に位置するように形成さ
れた第１のオーミック電極と、前記半導体膜上に、前記
主面に垂直な方向から見た場合に、前記ゲート電極の第
２の、反対側に位置するように形成された第２のオーミ
ック電極とよりなり、前記第２のオーミック電極は、高
融点金属元素を含む第１の導体膜と、前記導体膜上に形
成され、前記保護膜が密接して覆う、Ａｌを含む第２の
導体膜とを含み、前記第２の導体膜は、前記第１の導体
膜を画成する縁部と同じか又は縁部の内側に形成される
ことを特徴とする液晶表示装置により、または請求項２
に記載したように、前記保護絶縁膜は、前記第２の導体
膜を露出するコンタクトホールを含み、前記液晶表示装
置は、前記保護絶縁膜上に、高融点金属元素を含む導体
パターンを、前記導体パターンが前記コンタクトホール
において前記第２の導体膜とコンタクトするように形成
され、前記画素電極は、前記導体パターンを介して前記
第２のオーミック電極に電気的に接続されることを特徴
とする請求項１記載の液晶表示装置により、または請求
項３に記載したように、前記導体パターンは、前記主面
に垂直な方向から見た場合に、前記半導体膜で画成され
る薄膜トランジスタの活性領域内に実質的に含まれるこ
とを特徴とする請求項１または２記載の液晶表示装置に
より、または請求項４に記載したように、前記導体パタ
ーンは、光が実質的に透過しうる厚さを有することを特
徴とする請求項１〜３のうち、いずれか一項記載の液晶
表示装置により、または請求項５に記載したように、前
記保護絶縁膜は、前記第２の導体膜を露出するコンタク
トホールを含み、前記画素電極は、前記コンタクトホー
ルにおいて前記第２のオーミック電極にコンタクトす
る、高融点金属を含む導体膜よりなることを特徴とする
請求項１記載の液晶表示装置により、または請求項６に
記載したように、前記高融点金属を含む導体膜は、光が
実質的に透過しうる厚さを有することを特徴とする請求
項５記載の液晶表示装置により、または請求項７に記載
したように、前記ゲート絶縁膜は、前記ゲート電極上に
形成された絶縁パターンと、前記ゲート電極および前記
絶縁パターンにより形成されるゲート構造の両側に、前
記第１の基板を覆うように形成された絶縁層とよりな
り、前記絶縁層の表面は、前記絶縁パターンの表面に連
続することを特徴とする請求項１〜６のうち、いずれか
一項記載の液晶表示装置により、または請求項８に記載
したように、第１の基板と、前記第１の基板上に対向し
て配設された第２の基板と、前記第１の基板と第２の基
板との間に封入された液晶層と、前記第１の基板上に担
持された薄膜トランジスタと、前記薄膜トランジスタを
覆う保護絶縁膜と、前記保護絶縁膜上に形成され、前記
薄膜トランジスタと電気的に接続された画素電極とより
なる液晶表示装置において、前記薄膜トランジスタは、
前記第１の基板上に形成されたゲート電極と、前記第１
の基板上に前記ゲート電極を覆うように形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上に、前記第１の基板の
主面に垂直な方向から見た場合に前記ゲート電極を覆う
ように形成された半導体膜と、前記半導体膜上に、前記
主面に垂直な方向から見た場合に、前記ゲート電極の第
一の側に位置するように形成された第１のオーミック電
極と、前記半導体膜上に、前記主面に垂直な方向から見
た場合に、前記ゲート電極の第２の、反対側に位置する
ように形成された第２のオーミック電極とよりなり、前
記ゲート絶縁膜は、前記ゲート電極上に形成された絶縁
パターンと、前記ゲート電極および前記絶縁パターンに
より形成されるゲート構造の両側に、前記第１の基板を
覆うように形成された絶縁層とよりなり、前記絶縁層の
表面は、前記絶縁パターンの表面に連続することを特徴
とする液晶表示装置により、または請求項９に記載した
ように、前記絶縁パターンはＳｉＮ、ＳｉＯ2 およびＳ
ｉＯＮよりなる群より選択される化合物よりなることを
特徴とする請求項８記載の液晶表示装置により、または
請求項１０に記載したように、前記絶縁層は、ＳＯＧお
よび樹脂のいずれか一よりなることを特徴とする請求項
８または９記載の液晶表示装置により、または請求項１
１に記載したように、第１の基板と、前記第１の基板上
に対向して配設された第２の基板と、前記第１の基板と
第２の基板との間に封入された液晶層と、前記第１の基
板上に担持された薄膜トランジスタと、前記薄膜トラン
ジスタを覆う保護絶縁膜と、前記保護絶縁膜上に形成さ
れ、前記薄膜トランジスタと電気的に接続された画素電
極パターンとよりなる液晶表示装置の製造方法におい
て、前記第１の基板上にゲート電極を形成する工程と、
前記第１の基板上に、前記ゲート電極を覆うようにゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に半導
体膜を形成する工程と、前記半導体膜上に、高融点金属
元素を含む第１の導体膜とＡｌを含む第２の導体膜とを
順次堆積して電極層を形成する工程と、前記電極層に対
してドライエッチングを行ない、前記ゲート電極の第１
の側に位置する第１のオーミック電極パターンと、前記
ゲート電極の第２の、反対の側に位置する第２のオーミ
ック電極パターンとを形成する工程と、前記第１および
第２のオーミック電極パターンを、前記保護絶縁膜によ
り、前記保護絶縁膜が、前記第１および第２のオーミッ
ク電極パターンの各々において、前記第２の導体膜と密
接するように覆う工程と、前記保護絶縁膜中に、前記第
２のオーミック電極パターン中の前記第２の導体膜を露
出するコンタクトホールを形成する工程と、前記保護絶
縁膜上に、前記コンタクトホールにおいて前記第２のオ
ーミック電極パターンと電気的に接続されるように、前
記画素電極パターンを形成する工程とよりなることを特
徴とする液晶表示装置の製造方法により、または請求項
１２に記載したように、前記ドライエッチングは、Ｃｌ
2 とＢＣｌ3 の混合ガスをエッチングガスとして使って
実行されることを特徴とする請求項１１記載の液晶表示
装置の製造方法により、または請求項１３に記載したよ
うに、前記ドライエッチングは、前記第２の導体膜の側
方へのエッチング速度が、前記第１の導体膜の側方への
エッチング速度と等しいか又はより大きくなるように実
行されることを特徴とする請求項１１または１２記載の
液晶表示装置の製造方法により、または請求項１４に記
載したようにさらに、前記半導体膜を形成する工程の
後、前記電極層を形成する工程よりも前に、前記半導体
膜上に別の半導体膜を形成する工程を含み、前記ドライ
エッチング工程は、前記電極層と前記別の半導体膜とを
実質的に同時にエッチングすることを特徴とする請求項
１１〜１３のうち、いずれか一項記載の液晶表示装置の
製造方法により、または請求項１５に記載したように、
前記ドライエッチング工程は、前記第１の導体膜の側方
へのエッチング速度が、前記別の半導体膜の側方へのエ
ッチング速度と等しいか又はより大きくなるように実行
されることを特徴とする請求項１４記載の液晶表示装置
の製造方法により、または請求項１６に記載したよう
に、前記画素電極パターンを形成する工程は、前記保護
絶縁膜上に、前記コンタクトホールにおいて前記第２の
電極パターン中の前記第２の導体膜とコンタクトするよ
うに、高融点金属を含む導体パターンを形成する工程
と、Ｉｎ2 ＳｎＯ5 よりなる透明電極パターンを、前記
導体パターン上に前記画素電極パターンとして形成する
工程とを含むことを特徴とする請求項１１〜１５のう
ち、いずれか一項記載の液晶表示装置の製造方法によ
り、または請求項１７に記載したように、前記画素電極
パターンを形成する工程は、前記保護絶縁膜上に、前記
コンタクトホールにおいて前記第２の電極パターン中の
前記第２の導体膜とコンタクトするように、高融点金属
を含む導体パターンを前記画素電極として、光が透過で
きるような厚さに形成する工程を含むことを特徴とする
請求項１１〜１５のうち、いずれか一項記載の液晶表示
装置の製造方法により、または請求項１８に記載したよ
うに、前記ゲート絶縁膜を形成する工程は、前記ゲート
電極上に、前記ゲート電極に対応した形状の絶縁パター
ンを形成し、ゲート構造を形成する工程と、前記ゲート
構造を覆うように、前記第１の基板上に平坦化絶縁膜
を、塗布工程により形成する工程と、前記平坦化絶縁膜
をエッチバックする工程とを含むことを特徴とする請求
項１１〜１７のうち、いずれか一項記載の液晶表示装置
の製造方法により、または請求項１９に記載したよう
に、第１の基板と、前記第１の基板上に対向して配設さ
れた第２の基板と、前記第１の基板と第２の基板との間
に封入された液晶層と、前記第１の基板上に担持された
薄膜トランジスタと、前記薄膜トランジスタを覆う保護
絶縁膜と、前記保護絶縁膜上に形成され、前記薄膜トラ
ンジスタと電気的に接続された画素電極パターンとより
なる液晶表示装置の製造方法において、前記第１の基板
上にゲート電極を形成する工程と、前記第１の基板上
に、前記ゲート電極を覆うようにゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上に半導体膜を形成する工
程と、前記半導体膜上に電極層を形成する工程と、前記
電極層をパターニングして、前記ゲート電極の第１の側
に位置する第１のオーミック電極パターンと、前記ゲー
ト電極の第２の、反対の側に位置する第２のオーミック
電極パターンとを形成する工程とよりなり、前記ゲート
絶縁膜を形成する工程は、前記ゲート電極上に、前記ゲ
ート電極に対応した形状の絶縁パターンを形成し、ゲー
ト構造を形成する工程と、前記ゲート構造を覆うよう
に、前記第１の基板上に平坦化絶縁膜を、塗布工程によ
り形成する工程と、前記平坦化絶縁膜をエッチバックす
る工程とを含むことを特徴とする液晶表示装置の製造方
法により、解決する。 ［作用］請求項１記載の本発明の特徴によれば、第１お
よび第２のオーミック電極において、上側の第２の導体
膜が下側の第１の導体膜に対してオーバーハングを形成
することがないため、保護絶縁膜による薄膜トランジス
タのステップカバレッジが改善され、その結果保護絶縁
膜上に形成される画素電極中における欠陥の生成が抑止
される。
を、請求項１に記載したように、第１の基板と、前記第
１の基板上に対向して配設された第２の基板と、前記第
１の基板と第２の基板との間に封入された液晶層と、前
記第１の基板上に担持された薄膜トランジスタと、前記
薄膜トランジスタを覆う保護絶縁膜と、前記保護絶縁膜
上に形成され、前記薄膜トランジスタと電気的に接続さ
れた画素電極とよりなる液晶表示装置において、前記薄
膜トランジスタは、前記第１の基板上に形成されたゲー
ト電極と、前記第１の基板上に前記ゲート電極を覆うよ
うに形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に、前記第１の基板の主面に垂直な方向から見た場合に
前記ゲート電極を覆うように形成された半導体膜と、前
記半導体膜上に、前記主面に垂直な方向から見た場合
に、前記ゲート電極の第一の側に位置するように形成さ
れた第１のオーミック電極と、前記半導体膜上に、前記
主面に垂直な方向から見た場合に、前記ゲート電極の第
２の、反対側に位置するように形成された第２のオーミ
ック電極とよりなり、前記第２のオーミック電極は、高
融点金属元素を含む第１の導体膜と、前記導体膜上に形
成され、前記保護膜が密接して覆う、Ａｌを含む第２の
導体膜とを含み、前記第２の導体膜は、前記第１の導体
膜を画成する縁部と同じか又は縁部の内側に形成される
ことを特徴とする液晶表示装置により、または請求項２
に記載したように、前記保護絶縁膜は、前記第２の導体
膜を露出するコンタクトホールを含み、前記液晶表示装
置は、前記保護絶縁膜上に、高融点金属元素を含む導体
パターンを、前記導体パターンが前記コンタクトホール
において前記第２の導体膜とコンタクトするように形成
され、前記画素電極は、前記導体パターンを介して前記
第２のオーミック電極に電気的に接続されることを特徴
とする請求項１記載の液晶表示装置により、または請求
項３に記載したように、前記導体パターンは、前記主面
に垂直な方向から見た場合に、前記半導体膜で画成され
る薄膜トランジスタの活性領域内に実質的に含まれるこ
とを特徴とする請求項１または２記載の液晶表示装置に
より、または請求項４に記載したように、前記導体パタ
ーンは、光が実質的に透過しうる厚さを有することを特
徴とする請求項１〜３のうち、いずれか一項記載の液晶
表示装置により、または請求項５に記載したように、前
記保護絶縁膜は、前記第２の導体膜を露出するコンタク
トホールを含み、前記画素電極は、前記コンタクトホー
ルにおいて前記第２のオーミック電極にコンタクトす
る、高融点金属を含む導体膜よりなることを特徴とする
請求項１記載の液晶表示装置により、または請求項６に
記載したように、前記高融点金属を含む導体膜は、光が
実質的に透過しうる厚さを有することを特徴とする請求
項５記載の液晶表示装置により、または請求項７に記載
したように、前記ゲート絶縁膜は、前記ゲート電極上に
形成された絶縁パターンと、前記ゲート電極および前記
絶縁パターンにより形成されるゲート構造の両側に、前
記第１の基板を覆うように形成された絶縁層とよりな
り、前記絶縁層の表面は、前記絶縁パターンの表面に連
続することを特徴とする請求項１〜６のうち、いずれか
一項記載の液晶表示装置により、または請求項８に記載
したように、第１の基板と、前記第１の基板上に対向し
て配設された第２の基板と、前記第１の基板と第２の基
板との間に封入された液晶層と、前記第１の基板上に担
持された薄膜トランジスタと、前記薄膜トランジスタを
覆う保護絶縁膜と、前記保護絶縁膜上に形成され、前記
薄膜トランジスタと電気的に接続された画素電極とより
なる液晶表示装置において、前記薄膜トランジスタは、
前記第１の基板上に形成されたゲート電極と、前記第１
の基板上に前記ゲート電極を覆うように形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上に、前記第１の基板の
主面に垂直な方向から見た場合に前記ゲート電極を覆う
ように形成された半導体膜と、前記半導体膜上に、前記
主面に垂直な方向から見た場合に、前記ゲート電極の第
一の側に位置するように形成された第１のオーミック電
極と、前記半導体膜上に、前記主面に垂直な方向から見
た場合に、前記ゲート電極の第２の、反対側に位置する
ように形成された第２のオーミック電極とよりなり、前
記ゲート絶縁膜は、前記ゲート電極上に形成された絶縁
パターンと、前記ゲート電極および前記絶縁パターンに
より形成されるゲート構造の両側に、前記第１の基板を
覆うように形成された絶縁層とよりなり、前記絶縁層の
表面は、前記絶縁パターンの表面に連続することを特徴
とする液晶表示装置により、または請求項９に記載した
ように、前記絶縁パターンはＳｉＮ、ＳｉＯ2 およびＳ
ｉＯＮよりなる群より選択される化合物よりなることを
特徴とする請求項８記載の液晶表示装置により、または
請求項１０に記載したように、前記絶縁層は、ＳＯＧお
よび樹脂のいずれか一よりなることを特徴とする請求項
８または９記載の液晶表示装置により、または請求項１
１に記載したように、第１の基板と、前記第１の基板上
に対向して配設された第２の基板と、前記第１の基板と
第２の基板との間に封入された液晶層と、前記第１の基
板上に担持された薄膜トランジスタと、前記薄膜トラン
ジスタを覆う保護絶縁膜と、前記保護絶縁膜上に形成さ
れ、前記薄膜トランジスタと電気的に接続された画素電
極パターンとよりなる液晶表示装置の製造方法におい
て、前記第１の基板上にゲート電極を形成する工程と、
前記第１の基板上に、前記ゲート電極を覆うようにゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に半導
体膜を形成する工程と、前記半導体膜上に、高融点金属
元素を含む第１の導体膜とＡｌを含む第２の導体膜とを
順次堆積して電極層を形成する工程と、前記電極層に対
してドライエッチングを行ない、前記ゲート電極の第１
の側に位置する第１のオーミック電極パターンと、前記
ゲート電極の第２の、反対の側に位置する第２のオーミ
ック電極パターンとを形成する工程と、前記第１および
第２のオーミック電極パターンを、前記保護絶縁膜によ
り、前記保護絶縁膜が、前記第１および第２のオーミッ
ク電極パターンの各々において、前記第２の導体膜と密
接するように覆う工程と、前記保護絶縁膜中に、前記第
２のオーミック電極パターン中の前記第２の導体膜を露
出するコンタクトホールを形成する工程と、前記保護絶
縁膜上に、前記コンタクトホールにおいて前記第２のオ
ーミック電極パターンと電気的に接続されるように、前
記画素電極パターンを形成する工程とよりなることを特
徴とする液晶表示装置の製造方法により、または請求項
１２に記載したように、前記ドライエッチングは、Ｃｌ
2 とＢＣｌ3 の混合ガスをエッチングガスとして使って
実行されることを特徴とする請求項１１記載の液晶表示
装置の製造方法により、または請求項１３に記載したよ
うに、前記ドライエッチングは、前記第２の導体膜の側
方へのエッチング速度が、前記第１の導体膜の側方への
エッチング速度と等しいか又はより大きくなるように実
行されることを特徴とする請求項１１または１２記載の
液晶表示装置の製造方法により、または請求項１４に記
載したようにさらに、前記半導体膜を形成する工程の
後、前記電極層を形成する工程よりも前に、前記半導体
膜上に別の半導体膜を形成する工程を含み、前記ドライ
エッチング工程は、前記電極層と前記別の半導体膜とを
実質的に同時にエッチングすることを特徴とする請求項
１１〜１３のうち、いずれか一項記載の液晶表示装置の
製造方法により、または請求項１５に記載したように、
前記ドライエッチング工程は、前記第１の導体膜の側方
へのエッチング速度が、前記別の半導体膜の側方へのエ
ッチング速度と等しいか又はより大きくなるように実行
されることを特徴とする請求項１４記載の液晶表示装置
の製造方法により、または請求項１６に記載したよう
に、前記画素電極パターンを形成する工程は、前記保護
絶縁膜上に、前記コンタクトホールにおいて前記第２の
電極パターン中の前記第２の導体膜とコンタクトするよ
うに、高融点金属を含む導体パターンを形成する工程
と、Ｉｎ2 ＳｎＯ5 よりなる透明電極パターンを、前記
導体パターン上に前記画素電極パターンとして形成する
工程とを含むことを特徴とする請求項１１〜１５のう
ち、いずれか一項記載の液晶表示装置の製造方法によ
り、または請求項１７に記載したように、前記画素電極
パターンを形成する工程は、前記保護絶縁膜上に、前記
コンタクトホールにおいて前記第２の電極パターン中の
前記第２の導体膜とコンタクトするように、高融点金属
を含む導体パターンを前記画素電極として、光が透過で
きるような厚さに形成する工程を含むことを特徴とする
請求項１１〜１５のうち、いずれか一項記載の液晶表示
装置の製造方法により、または請求項１８に記載したよ
うに、前記ゲート絶縁膜を形成する工程は、前記ゲート
電極上に、前記ゲート電極に対応した形状の絶縁パター
ンを形成し、ゲート構造を形成する工程と、前記ゲート
構造を覆うように、前記第１の基板上に平坦化絶縁膜
を、塗布工程により形成する工程と、前記平坦化絶縁膜
をエッチバックする工程とを含むことを特徴とする請求
項１１〜１７のうち、いずれか一項記載の液晶表示装置
の製造方法により、または請求項１９に記載したよう
に、第１の基板と、前記第１の基板上に対向して配設さ
れた第２の基板と、前記第１の基板と第２の基板との間
に封入された液晶層と、前記第１の基板上に担持された
薄膜トランジスタと、前記薄膜トランジスタを覆う保護
絶縁膜と、前記保護絶縁膜上に形成され、前記薄膜トラ
ンジスタと電気的に接続された画素電極パターンとより
なる液晶表示装置の製造方法において、前記第１の基板
上にゲート電極を形成する工程と、前記第１の基板上
に、前記ゲート電極を覆うようにゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上に半導体膜を形成する工
程と、前記半導体膜上に電極層を形成する工程と、前記
電極層をパターニングして、前記ゲート電極の第１の側
に位置する第１のオーミック電極パターンと、前記ゲー
ト電極の第２の、反対の側に位置する第２のオーミック
電極パターンとを形成する工程とよりなり、前記ゲート
絶縁膜を形成する工程は、前記ゲート電極上に、前記ゲ
ート電極に対応した形状の絶縁パターンを形成し、ゲー
ト構造を形成する工程と、前記ゲート構造を覆うよう
に、前記第１の基板上に平坦化絶縁膜を、塗布工程によ
り形成する工程と、前記平坦化絶縁膜をエッチバックす
る工程とを含むことを特徴とする液晶表示装置の製造方
法により、解決する。 ［作用］請求項１記載の本発明の特徴によれば、第１お
よび第２のオーミック電極において、上側の第２の導体
膜が下側の第１の導体膜に対してオーバーハングを形成
することがないため、保護絶縁膜による薄膜トランジス
タのステップカバレッジが改善され、その結果保護絶縁
膜上に形成される画素電極中における欠陥の生成が抑止
される。
【００１３】請求項２記載の本発明の特徴によれば、前
記高融点金属元素を含む導体パターンを、Ａｌを含む第
２のオーミック電極の上側第２導体膜と画素電極との間
に介在させることにより、ＩＴＯ膜がＡｌを含む導体膜
に直接に接する場合に生じる抵抗の増大の問題を回避で
きる。請求項３記載の本発明の特徴によれば、前記高融
点金属元素を含む導体パターンを、薄膜トランジスタの
活性領域内に収まるように形成することにより、前記導
体パターンによる透過光の損失を回避することができ
る。
記高融点金属元素を含む導体パターンを、Ａｌを含む第
２のオーミック電極の上側第２導体膜と画素電極との間
に介在させることにより、ＩＴＯ膜がＡｌを含む導体膜
に直接に接する場合に生じる抵抗の増大の問題を回避で
きる。請求項３記載の本発明の特徴によれば、前記高融
点金属元素を含む導体パターンを、薄膜トランジスタの
活性領域内に収まるように形成することにより、前記導
体パターンによる透過光の損失を回避することができ
る。
【００１４】請求項４記載の本発明の特徴によれば、前
記高融点金属元素を含む導体パターンを、光が実質的に
透過できるような厚さに形成することにより、前記導体
パターンによる透過光の損失を最小化することができ
る。請求項５、６記載の本発明の特徴によれば、前記画
素電極として高融点金属を含む導体膜を使うことによ
り、請求項３あるいは４の導体パターンを堆積およびパ
ターニングにより形成する工程を省略することが可能に
なる。
記高融点金属元素を含む導体パターンを、光が実質的に
透過できるような厚さに形成することにより、前記導体
パターンによる透過光の損失を最小化することができ
る。請求項５、６記載の本発明の特徴によれば、前記画
素電極として高融点金属を含む導体膜を使うことによ
り、請求項３あるいは４の導体パターンを堆積およびパ
ターニングにより形成する工程を省略することが可能に
なる。
【００１５】請求項７および請求項８〜１０記載の本発
明の特徴によれば、ゲート電極を絶縁膜で覆うことによ
り、形成されたゲート構造の両側に塗布により平坦化絶
縁膜を形成した場合にも、ゲート絶縁膜の有機汚染が生
じることがなく、有機汚染に伴うゲート抵抗の増加およ
びこれに伴い薄膜トランジスタの特性の劣化を抑止する
ことができる。さらに平坦化絶縁膜としてＳＯＧや有機
絶縁膜を使うことができるため、ゲート絶縁膜にＳｉＮ
を使った場合にくらべて基板に印加される応力を実質的
に低下させることができる。
明の特徴によれば、ゲート電極を絶縁膜で覆うことによ
り、形成されたゲート構造の両側に塗布により平坦化絶
縁膜を形成した場合にも、ゲート絶縁膜の有機汚染が生
じることがなく、有機汚染に伴うゲート抵抗の増加およ
びこれに伴い薄膜トランジスタの特性の劣化を抑止する
ことができる。さらに平坦化絶縁膜としてＳＯＧや有機
絶縁膜を使うことができるため、ゲート絶縁膜にＳｉＮ
を使った場合にくらべて基板に印加される応力を実質的
に低下させることができる。
【００１６】請求項１１〜１５記載の本発明の特徴によ
れば、形成された第１および第２のオーミック電極パタ
ーンを、その下の半導体膜ともどもドライエッチングに
よりパターニングすることにより、Ａｌを含む上側の第
２導体膜が高融点金属元素を含む下側の第１導体膜に対
してオーバーハングを形成することがなく、このため薄
膜トランジスタの保護絶縁膜によるカバレッジが向上す
る。また、その結果保護絶縁膜上に形成される画素電極
中における欠陥の生成が抑止される。
れば、形成された第１および第２のオーミック電極パタ
ーンを、その下の半導体膜ともどもドライエッチングに
よりパターニングすることにより、Ａｌを含む上側の第
２導体膜が高融点金属元素を含む下側の第１導体膜に対
してオーバーハングを形成することがなく、このため薄
膜トランジスタの保護絶縁膜によるカバレッジが向上す
る。また、その結果保護絶縁膜上に形成される画素電極
中における欠陥の生成が抑止される。
【００１７】請求項１６記載の本発明の特徴によれば、
第２のオーミック電極中のＡｌを含む第２導体膜と画素
電極パターンとの間に高融点金属元素を含む導体パター
ンを介在させることにより、透明性の高いＩＴＯを画素
電極パターンに使うことができ、しかもＩＴＯ膜がＡｌ
を含む導体膜と接する際に生じる抵抗の増加の問題を回
避することができる。
第２のオーミック電極中のＡｌを含む第２導体膜と画素
電極パターンとの間に高融点金属元素を含む導体パター
ンを介在させることにより、透明性の高いＩＴＯを画素
電極パターンに使うことができ、しかもＩＴＯ膜がＡｌ
を含む導体膜と接する際に生じる抵抗の増加の問題を回
避することができる。
【００１８】請求項１７記載の本発明の特徴によれば、
前記画素電極パターンに高融点金属元素を含む導体膜を
使うことにより、直接にオーミック電極に画素電極パタ
ーンをコンタクトさせることができ、液晶表示装置の製
造工程が簡素化される。請求項１８および１９記載の本
発明の特徴によれば、ゲート電極を絶縁パターンで覆う
ことにより、形成されたゲート構造の両側に塗布により
ＳＯＧあるいは有機膜等の平坦化絶縁膜を形成した場合
にも、ゲート絶縁膜の有機汚染が生じることがなく、有
機汚染に伴うゲート抵抗の増加およびこれに伴い薄膜ト
ランジスタの特性の劣化を抑止することができる。さら
に平坦化絶縁膜としてＳＯＧや有機絶縁膜を使うことが
できるため、ゲート絶縁膜にＳｉＮを使った場合にくら
べて基板に印加される応力を実質的に低下させることが
できる。
前記画素電極パターンに高融点金属元素を含む導体膜を
使うことにより、直接にオーミック電極に画素電極パタ
ーンをコンタクトさせることができ、液晶表示装置の製
造工程が簡素化される。請求項１８および１９記載の本
発明の特徴によれば、ゲート電極を絶縁パターンで覆う
ことにより、形成されたゲート構造の両側に塗布により
ＳＯＧあるいは有機膜等の平坦化絶縁膜を形成した場合
にも、ゲート絶縁膜の有機汚染が生じることがなく、有
機汚染に伴うゲート抵抗の増加およびこれに伴い薄膜ト
ランジスタの特性の劣化を抑止することができる。さら
に平坦化絶縁膜としてＳＯＧや有機絶縁膜を使うことが
できるため、ゲート絶縁膜にＳｉＮを使った場合にくら
べて基板に印加される応力を実質的に低下させることが
できる。
【００１９】
【発明の実施の形態】［第１実施例］図４は、図１，２
の液晶表示装置１１において、ＴＦＴ１１Ｃを置換す
る、本発明の第１実施例によるＴＦＴ３０の構成を示
す。ただし、図４中、先に説明した部分には同一の参照
符号を付し、説明を省略する。
の液晶表示装置１１において、ＴＦＴ１１Ｃを置換す
る、本発明の第１実施例によるＴＦＴ３０の構成を示
す。ただし、図４中、先に説明した部分には同一の参照
符号を付し、説明を省略する。
【００２０】図４を参照するに、ＴＦＴ３０は前記ＴＦ
Ｔ１１Ｃと同様な構成を有するが、導体層２７ａ〜２７
ｃあるいは２７ｄ〜２７ｆを積層したオーミック電極２
７Ａおよびオーミック電極２７Ｂのかわりに、Ｔｉより
なる導体層２７ａおよびＡｌあるいはＡｌ合金よりなる
２７ｂのみを積層したオーミック電極３７Ａと、Ｔｉよ
りなる導体層２７ｄおよびＡｌあるいはＡｌ合金よりな
る２７ｅのみを積層したオーミック電極３７Ｂとを使
う。ここで、Ｔｉ層２７ａあるいは２７ｄは、Ａｌを含
む導体層２７ｂあるいは２７ｅと、その下のアモルファ
スシリコンパターン２６Ａあるいは２６Ｂとの間の反応
を抑止するバリアメタル層として機能する。
Ｔ１１Ｃと同様な構成を有するが、導体層２７ａ〜２７
ｃあるいは２７ｄ〜２７ｆを積層したオーミック電極２
７Ａおよびオーミック電極２７Ｂのかわりに、Ｔｉより
なる導体層２７ａおよびＡｌあるいはＡｌ合金よりなる
２７ｂのみを積層したオーミック電極３７Ａと、Ｔｉよ
りなる導体層２７ｄおよびＡｌあるいはＡｌ合金よりな
る２７ｅのみを積層したオーミック電極３７Ｂとを使
う。ここで、Ｔｉ層２７ａあるいは２７ｄは、Ａｌを含
む導体層２７ｂあるいは２７ｅと、その下のアモルファ
スシリコンパターン２６Ａあるいは２６Ｂとの間の反応
を抑止するバリアメタル層として機能する。
【００２１】図４に示すように、導体層２７ａはその下
のｎ+ 型アモルファスシリコンパターン２６Ａに対して
縁部が等しいかより内側に後退するように形成され、さ
らにその上の導体層２７ｂは、縁部が導体層２７ａより
も内側に後退するように形成される。同様に、導体層２
７ｄはその下のｎ+ 型アモルファスシリコンパターン２
６Ｂに対して縁部が等しいかより内側に後退するように
形成され、さらにその上の導体層２７ｅは、縁部が導体
層２７ｄよりも内側に後退するように形成される。ま
た、前記オーミック電極３７Ａおよび３７Ｂ上には保護
絶縁膜２８が、前記導体層２７ｂおよび２７ｅに直接に
コンタクトするように形成される。このように構成する
ことにより、ＳｉＮ等のスパッタリングにより形成され
る保護絶縁膜２８の、オーミック電極３７Ａあるいは３
７Ｂに対するステップカバレッジは実質的に向上し、ま
た保護絶縁膜２８表面の傾斜も緩やかになる。このた
め、かかる保護絶縁膜２８上にＩＴＯ等の透明画素電極
２９を形成した場合、透明画素電極２９は前記保護絶縁
膜２８を実質的に一様な厚さで覆い、保護絶縁膜２８の
表面の傾斜が急峻な場合に生じる断線等の欠陥を回避す
ることができる。
のｎ+ 型アモルファスシリコンパターン２６Ａに対して
縁部が等しいかより内側に後退するように形成され、さ
らにその上の導体層２７ｂは、縁部が導体層２７ａより
も内側に後退するように形成される。同様に、導体層２
７ｄはその下のｎ+ 型アモルファスシリコンパターン２
６Ｂに対して縁部が等しいかより内側に後退するように
形成され、さらにその上の導体層２７ｅは、縁部が導体
層２７ｄよりも内側に後退するように形成される。ま
た、前記オーミック電極３７Ａおよび３７Ｂ上には保護
絶縁膜２８が、前記導体層２７ｂおよび２７ｅに直接に
コンタクトするように形成される。このように構成する
ことにより、ＳｉＮ等のスパッタリングにより形成され
る保護絶縁膜２８の、オーミック電極３７Ａあるいは３
７Ｂに対するステップカバレッジは実質的に向上し、ま
た保護絶縁膜２８表面の傾斜も緩やかになる。このた
め、かかる保護絶縁膜２８上にＩＴＯ等の透明画素電極
２９を形成した場合、透明画素電極２９は前記保護絶縁
膜２８を実質的に一様な厚さで覆い、保護絶縁膜２８の
表面の傾斜が急峻な場合に生じる断線等の欠陥を回避す
ることができる。
【００２２】前記保護絶縁膜２８には、前記オーミック
電極３７Ｂの導体層２７ｅを露出するコンタクトホール
が形成され、さらに前記保護絶縁膜２８上には前記コン
タクトホールに沿って、前記導体層２７ｅとコンタクト
するＴｉパターン２９Ａが形成される。また前記透明画
素電極２９は、前記Ｔｉパターン２９Ａを介して前記オ
ーミック電極３７Ｂに電気的に接続される。前記Ｔｉパ
ターン２９Ａを形成することにより、特に前記透明画素
電極２９としてＩＴＯを使った場合、画素電極２９がＡ
ｌあるいはＡｌ合金よりなるオーミック電極３７Ｂの導
体層２７ｅと直接にコンタクトする場合に生じる抵抗の
増大の問題が回避される。
電極３７Ｂの導体層２７ｅを露出するコンタクトホール
が形成され、さらに前記保護絶縁膜２８上には前記コン
タクトホールに沿って、前記導体層２７ｅとコンタクト
するＴｉパターン２９Ａが形成される。また前記透明画
素電極２９は、前記Ｔｉパターン２９Ａを介して前記オ
ーミック電極３７Ｂに電気的に接続される。前記Ｔｉパ
ターン２９Ａを形成することにより、特に前記透明画素
電極２９としてＩＴＯを使った場合、画素電極２９がＡ
ｌあるいはＡｌ合金よりなるオーミック電極３７Ｂの導
体層２７ｅと直接にコンタクトする場合に生じる抵抗の
増大の問題が回避される。
【００２３】液晶表示装置１１を通過する光の損失を最
小化するために、前記基板２１に垂直な方向から見た場
合に、前記Ｔｉパターン２９Ａはアモルファスシリコン
パターン２４で画成されるＴＦＴの活性領域内に含まれ
るように形成するのが望ましい。また、前記Ｔｉパター
ン２９Ａ中を光が透過できるように、パターン２９Ａの
厚さを約３０ｎｍ以下に形成してもよい。
小化するために、前記基板２１に垂直な方向から見た場
合に、前記Ｔｉパターン２９Ａはアモルファスシリコン
パターン２４で画成されるＴＦＴの活性領域内に含まれ
るように形成するのが望ましい。また、前記Ｔｉパター
ン２９Ａ中を光が透過できるように、パターン２９Ａの
厚さを約３０ｎｍ以下に形成してもよい。
【００２４】図５（Ａ）〜（Ｅ）は、ＴＦＴ３０の製造
工程を示す。図５（Ａ）を参照するに、ガラス基板２１
上にレジストプロセスにより、典型的にはＡｌあるいは
Ａｌ合金よりなるゲート電極２２がスパッタリング等の
ＰＶＤ法により形成され、次に図５（Ｂ）の工程で図５
（Ａ）の構造上にゲート絶縁膜２３が、前記ゲート電極
２２を覆うように形成される。前記ゲート絶縁膜２３の
形成については、後程別の実施例に関連して説明する。
工程を示す。図５（Ａ）を参照するに、ガラス基板２１
上にレジストプロセスにより、典型的にはＡｌあるいは
Ａｌ合金よりなるゲート電極２２がスパッタリング等の
ＰＶＤ法により形成され、次に図５（Ｂ）の工程で図５
（Ａ）の構造上にゲート絶縁膜２３が、前記ゲート電極
２２を覆うように形成される。前記ゲート絶縁膜２３の
形成については、後程別の実施例に関連して説明する。
【００２５】さらに図５（Ｂ）の工程では、前記ゲート
絶縁膜２３上に、ＴＦＴ３０の活性層として使われるｐ
型あるいは非ドープ、あるいはｎ型のアモルファスシリ
コン層２４ＭがプラズマＣＶＤ法により、典型的には約
３０ｎｍの厚さに形成され、さらに前記アモルファスシ
リコン層２４Ｍ上に、前記ゲート電極２５に対応して、
ＳｉＯ2 あるいはＳｉＮ，あるいはＳｉＯＮよりなるパ
ターン２５が、前記アモルファスシリコン層２４Ｍ中に
前記ゲート電極２５に対応して形成されるチャネル領域
を保護するチャネル保護パターンとして、プラズマＣＶ
Ｄ法により、典型的には約１２０ｎｍの厚さに形成され
る。
絶縁膜２３上に、ＴＦＴ３０の活性層として使われるｐ
型あるいは非ドープ、あるいはｎ型のアモルファスシリ
コン層２４ＭがプラズマＣＶＤ法により、典型的には約
３０ｎｍの厚さに形成され、さらに前記アモルファスシ
リコン層２４Ｍ上に、前記ゲート電極２５に対応して、
ＳｉＯ2 あるいはＳｉＮ，あるいはＳｉＯＮよりなるパ
ターン２５が、前記アモルファスシリコン層２４Ｍ中に
前記ゲート電極２５に対応して形成されるチャネル領域
を保護するチャネル保護パターンとして、プラズマＣＶ
Ｄ法により、典型的には約１２０ｎｍの厚さに形成され
る。
【００２６】さらに、図５（Ｂ）の工程では、前記アモ
ルファスシリコン層２４Ｍ上に、前記チャネル保護パタ
ーン２５を覆うように、ｎ+ 型アモルファスシリコン層
２６Ｍが、略一様な厚さに形成され、さらに前記アモル
ファスシリコン層２６Ｍ上に、Ｔｉ層２７ＭおよびＡｌ
あるいはＡｌ合金よりなる導体層２８Ｍが順次、ＰＶＤ
法により堆積される。
ルファスシリコン層２４Ｍ上に、前記チャネル保護パタ
ーン２５を覆うように、ｎ+ 型アモルファスシリコン層
２６Ｍが、略一様な厚さに形成され、さらに前記アモル
ファスシリコン層２６Ｍ上に、Ｔｉ層２７ＭおよびＡｌ
あるいはＡｌ合金よりなる導体層２８Ｍが順次、ＰＶＤ
法により堆積される。
【００２７】次に、図５（Ｃ）の工程において、図５
（Ｂ）の構造に対してＣｌ2 とＢＣｌ 3 の混合ガスをエ
ッチングガスとして使ったドライエッチングを適用し、
前記層２４Ｍ〜２８Ｍを一括してパターニングし、前記
アモルファスシリコンパターン２４、その上のアモルフ
ァスシリコンパターン２６Ａおよび２６Ｂ、さらにその
上のオーミック電極３７Ａ，３７Ｂを、実質的に同時に
形成する。
（Ｂ）の構造に対してＣｌ2 とＢＣｌ 3 の混合ガスをエ
ッチングガスとして使ったドライエッチングを適用し、
前記層２４Ｍ〜２８Ｍを一括してパターニングし、前記
アモルファスシリコンパターン２４、その上のアモルフ
ァスシリコンパターン２６Ａおよび２６Ｂ、さらにその
上のオーミック電極３７Ａ，３７Ｂを、実質的に同時に
形成する。
【００２８】図５（Ｃ）のドライエッチングの際に、エ
ッチングガス中のＣｌ2 の濃度を４０％以上に設定する
ことにより、Ｔｉ層２７Ｍ、したがってＴｉパターン２
７ａ，２７ｄの側方へのエッチング速度を、アモルファ
スシリコン層２４Ｍあるいは２６Ｍ、したがってアモル
ファスシリコンパターン２４あるいは２６Ａ，２６Ｂの
側方へのエッチング速度に等しいかより大きく設定する
ことができる。また、かかるエッチングガス組成を使う
ことにより、ＡｌあるいはＡｌ合金層２８Ｍ、したがっ
て導体パターン２７ｂ，２７ｅの側方へのエッチング速
度を、その下のＴｉパターン２７ａ，２７ｄの側方への
エッチング速度よりも大きく設定することができる。
ッチングガス中のＣｌ2 の濃度を４０％以上に設定する
ことにより、Ｔｉ層２７Ｍ、したがってＴｉパターン２
７ａ，２７ｄの側方へのエッチング速度を、アモルファ
スシリコン層２４Ｍあるいは２６Ｍ、したがってアモル
ファスシリコンパターン２４あるいは２６Ａ，２６Ｂの
側方へのエッチング速度に等しいかより大きく設定する
ことができる。また、かかるエッチングガス組成を使う
ことにより、ＡｌあるいはＡｌ合金層２８Ｍ、したがっ
て導体パターン２７ｂ，２７ｅの側方へのエッチング速
度を、その下のＴｉパターン２７ａ，２７ｄの側方への
エッチング速度よりも大きく設定することができる。
【００２９】さらに、図５（Ｄ）の工程において、図５
（Ｃ）の構造上にＳｉＮよりなる保護絶縁膜２８をプラ
ズマＣＶＤ法により堆積し、前記保護絶縁膜２８中に前
記オーミック電極３７Ｂ中の導体パターン２７ｅを露出
するコンタクトホール２８Ａを形成する。さらに、図５
（Ｅ）の工程において、前記コンタクト２８Ａにおいて
前記導体パターン２７ｅとコンタクトするＴｉパターン
２９Ａを、前記保護絶縁膜２８上に、約３０ｎｍ以下の
厚さ、好ましくは約２０ｎｍの厚さに形成し、さらに前
記Ｔｉパターン２９Ａ上に透明画素電極２９を形成する
ことにより、図４のＴＦＴ３０が形成される。
（Ｃ）の構造上にＳｉＮよりなる保護絶縁膜２８をプラ
ズマＣＶＤ法により堆積し、前記保護絶縁膜２８中に前
記オーミック電極３７Ｂ中の導体パターン２７ｅを露出
するコンタクトホール２８Ａを形成する。さらに、図５
（Ｅ）の工程において、前記コンタクト２８Ａにおいて
前記導体パターン２７ｅとコンタクトするＴｉパターン
２９Ａを、前記保護絶縁膜２８上に、約３０ｎｍ以下の
厚さ、好ましくは約２０ｎｍの厚さに形成し、さらに前
記Ｔｉパターン２９Ａ上に透明画素電極２９を形成する
ことにより、図４のＴＦＴ３０が形成される。
【００３０】先にも説明したように、本実施例では図５
（Ｃ）のドライエッチングの工程において、各パターン
の側方へのエッチング速度を、最下部のパターン２６
Ａ，２６Ｂから最上部のパターン２８Ａ，２８Ｂに向か
って順次増大させることにより、図５（Ｄ）の保護絶縁
膜２８を形成する工程においてステップカバレッジを向
上させるのに適した階段状の構造が得られる。
（Ｃ）のドライエッチングの工程において、各パターン
の側方へのエッチング速度を、最下部のパターン２６
Ａ，２６Ｂから最上部のパターン２８Ａ，２８Ｂに向か
って順次増大させることにより、図５（Ｄ）の保護絶縁
膜２８を形成する工程においてステップカバレッジを向
上させるのに適した階段状の構造が得られる。
【００３１】また、先にも説明したように、本実施例で
は前記Ｔｉパターン２９Ａを前記透明画素電極２９と導
体パターン２７ｅとの間に介在させることにより、導体
パターン２７ｅと画素電極２９とが直接にコンタクトし
た場合に生じる抵抗値の増大の問題が回避される。 ［第２実施例］図６は、本発明の第２実施例によるＴＦ
Ｔ４０の構成を示す。ただし、図６中、先に説明した部
分には同一の参照符号を付し、説明を省略する。
は前記Ｔｉパターン２９Ａを前記透明画素電極２９と導
体パターン２７ｅとの間に介在させることにより、導体
パターン２７ｅと画素電極２９とが直接にコンタクトし
た場合に生じる抵抗値の増大の問題が回避される。 ［第２実施例］図６は、本発明の第２実施例によるＴＦ
Ｔ４０の構成を示す。ただし、図６中、先に説明した部
分には同一の参照符号を付し、説明を省略する。
【００３２】図６を参照するに、ＴＦＴ４０は前記ＴＦ
Ｔ３０と類似した構成を有するが、前記Ｔｉパターン２
９Ａが省略され、またＩＴＯ画素電極２９のかわりに、
厚さが約３０ｎｍ以下のＴｉ層よりなる画素電極３９
が、前記オーミック電極３７Ｂ中のＡｌまたはＡｌ合金
層２７ｅに直接にコンタクトするように形成される。か
かる構成では画素電極３９が前記オーミック電極３７Ｂ
に直接にコンタクトするため、先のＴｉパターン２９Ａ
を形成する工程が省略でき、液晶表示装置の製造が容易
になる。画素電極３９はＴｉより構成されるが、厚さを
約３０ｎｍ以下とすることで、十分な光透過性を確保す
ることができる。
Ｔ３０と類似した構成を有するが、前記Ｔｉパターン２
９Ａが省略され、またＩＴＯ画素電極２９のかわりに、
厚さが約３０ｎｍ以下のＴｉ層よりなる画素電極３９
が、前記オーミック電極３７Ｂ中のＡｌまたはＡｌ合金
層２７ｅに直接にコンタクトするように形成される。か
かる構成では画素電極３９が前記オーミック電極３７Ｂ
に直接にコンタクトするため、先のＴｉパターン２９Ａ
を形成する工程が省略でき、液晶表示装置の製造が容易
になる。画素電極３９はＴｉより構成されるが、厚さを
約３０ｎｍ以下とすることで、十分な光透過性を確保す
ることができる。
【００３３】ＴＦＴ４０のその他の特徴は先に説明した
ＴＦＴ３０と実質的に同じであり、説明を省略する。 ［第３実施例］先のＴＦＴ３０あるいは４０では、ゲー
ト絶縁膜２３は一般にＳｉＮにより構成されることが多
いが、ＳｉＮは膜中に応力を蓄積しやすく、このためＴ
ＦＴ基板１に対応するガラス基板２１が反ったり、剥離
したりする問題が生じていた。また、ゲート絶縁膜２３
をＳｉＮ層の堆積により形成した場合には、ゲート絶縁
膜２３の表面にゲート電極２２に対応して実質的な凹凸
が生じるため、ゲート絶縁膜２３上へのＴＦＴの形成が
困難になる。
ＴＦＴ３０と実質的に同じであり、説明を省略する。 ［第３実施例］先のＴＦＴ３０あるいは４０では、ゲー
ト絶縁膜２３は一般にＳｉＮにより構成されることが多
いが、ＳｉＮは膜中に応力を蓄積しやすく、このためＴ
ＦＴ基板１に対応するガラス基板２１が反ったり、剥離
したりする問題が生じていた。また、ゲート絶縁膜２３
をＳｉＮ層の堆積により形成した場合には、ゲート絶縁
膜２３の表面にゲート電極２２に対応して実質的な凹凸
が生じるため、ゲート絶縁膜２３上へのＴＦＴの形成が
困難になる。
【００３４】図７（Ａ）〜（Ｅ）は、ＴＦＴ３０あるい
は４０において、ゲート絶縁膜２３をゲート絶縁膜２３
が平坦化した表面を有するように形成する工程を示す。
図７（Ａ）を参照するに、ガラス基板２１上にＡｌ−Ｎ
ｄ合金あるいはＡｌ−Ｓｃ合金よりなる導体層２２Ｍが
ＰＶＤ法により形成され、さらに前記導体層２２Ｍ上
に、形成したいゲート電極２２に対応してレジストパタ
ーンが形成される。
は４０において、ゲート絶縁膜２３をゲート絶縁膜２３
が平坦化した表面を有するように形成する工程を示す。
図７（Ａ）を参照するに、ガラス基板２１上にＡｌ−Ｎ
ｄ合金あるいはＡｌ−Ｓｃ合金よりなる導体層２２Ｍが
ＰＶＤ法により形成され、さらに前記導体層２２Ｍ上
に、形成したいゲート電極２２に対応してレジストパタ
ーンが形成される。
【００３５】次に図７（Ｂ）の工程で前記導体層２２Ｍ
が前記レジストパターンをマスクにパターニングされ、
ゲート電極２２が形成され、さらに図７（Ｃ）の工程
で、前記ガラス基板２１上に、前記ゲート電極２２を覆
うようにＳＯＧ膜２３1 が塗布される。さらに図７
（Ｄ）の工程で前記ＳＯＧ膜２３1 を焼成・固化した
後、緩衝ＨＦ水溶液を使ったウェットエッチング法によ
り、前記ＳＯＧ膜２３1 を、前記ゲート電極２２が露出
するまでエッチバックする。その結果、前記基板２１上
には、前記ゲート電極２２の両側にＳＯＧ領域（２
３1 ）Ａおよび（２３1 ）Ｂが形成される。
が前記レジストパターンをマスクにパターニングされ、
ゲート電極２２が形成され、さらに図７（Ｃ）の工程
で、前記ガラス基板２１上に、前記ゲート電極２２を覆
うようにＳＯＧ膜２３1 が塗布される。さらに図７
（Ｄ）の工程で前記ＳＯＧ膜２３1 を焼成・固化した
後、緩衝ＨＦ水溶液を使ったウェットエッチング法によ
り、前記ＳＯＧ膜２３1 を、前記ゲート電極２２が露出
するまでエッチバックする。その結果、前記基板２１上
には、前記ゲート電極２２の両側にＳＯＧ領域（２
３1 ）Ａおよび（２３1 ）Ｂが形成される。
【００３６】さらに、図７（Ｅ）の工程で、図７（Ｄ）
の構造上にＳｉＮ膜２３2 をプラズマＣＶＤ法により堆
積し、前記ＳｉＮ膜２３2 上にアモルファスシリコン層
２４およびチャネル保護パターン２５を、同じくプラズ
マＣＶＤ法により形成する。さらに、図７（Ｅ）の構造
上に、図５（Ｂ）以下で説明した工程を実行することに
より、先に説明したＴＦＴ３０あるいは４０を形成する
ことができる。ただし、前記ＳＯＧ領域（２３1 ）Ａお
よび（２３1 ）Ｂは、ＳｉＮ膜２３2 と共に、ゲート絶
縁膜２３を形成する。
の構造上にＳｉＮ膜２３2 をプラズマＣＶＤ法により堆
積し、前記ＳｉＮ膜２３2 上にアモルファスシリコン層
２４およびチャネル保護パターン２５を、同じくプラズ
マＣＶＤ法により形成する。さらに、図７（Ｅ）の構造
上に、図５（Ｂ）以下で説明した工程を実行することに
より、先に説明したＴＦＴ３０あるいは４０を形成する
ことができる。ただし、前記ＳＯＧ領域（２３1 ）Ａお
よび（２３1 ）Ｂは、ＳｉＮ膜２３2 と共に、ゲート絶
縁膜２３を形成する。
【００３７】本実施例では、ゲート電極２２の両側にＳ
ＯＧ領域（２３1 ）Ａおよび（２３ 1 ）Ｂを形成するこ
とにより、ゲート絶縁膜２３の表面を平坦化することが
でき、ゲート絶縁膜２３上におけるＴＦＴ３０あるいは
４０の製造が容易になる。 ［第４実施例］先に説明した図７（Ａ）〜（Ｅ）の工程
では、ゲート絶縁膜２３は平坦化されるが、ゲート絶縁
膜の上部層２３2 にＳｉＮを使っているため、ゲート絶
縁膜２３中には実質的な応力が蓄積するのが避けられな
い。このため、図７（Ｅ）の構造上にＴＦＴを形成した
場合、ＴＦＴ基板１１が反りやすいばかりでなく、Ｓｉ
Ｎ膜２３2 の一部が剥離してダストとなるおそれがあ
る。かかるダストが生じると、ＴＦＴの絶縁耐圧が低下
する問題が生じる。さらに、図７（Ｃ）の工程では、ゲ
ート電極２２の表面がＳＯＧ膜２３1 で覆われるが、ゲ
ート電極２２の表面は自然酸化を受けやすく、その結果
ゲート配線抵抗が増大したり、ＴＦＴのしきい値電圧が
変化する等の問題が生じる。
ＯＧ領域（２３1 ）Ａおよび（２３ 1 ）Ｂを形成するこ
とにより、ゲート絶縁膜２３の表面を平坦化することが
でき、ゲート絶縁膜２３上におけるＴＦＴ３０あるいは
４０の製造が容易になる。 ［第４実施例］先に説明した図７（Ａ）〜（Ｅ）の工程
では、ゲート絶縁膜２３は平坦化されるが、ゲート絶縁
膜の上部層２３2 にＳｉＮを使っているため、ゲート絶
縁膜２３中には実質的な応力が蓄積するのが避けられな
い。このため、図７（Ｅ）の構造上にＴＦＴを形成した
場合、ＴＦＴ基板１１が反りやすいばかりでなく、Ｓｉ
Ｎ膜２３2 の一部が剥離してダストとなるおそれがあ
る。かかるダストが生じると、ＴＦＴの絶縁耐圧が低下
する問題が生じる。さらに、図７（Ｃ）の工程では、ゲ
ート電極２２の表面がＳＯＧ膜２３1 で覆われるが、ゲ
ート電極２２の表面は自然酸化を受けやすく、その結果
ゲート配線抵抗が増大したり、ＴＦＴのしきい値電圧が
変化する等の問題が生じる。
【００３８】これに対し、図８（Ａ）〜（Ｅ）は、本発
明の第４実施例によるＴＦＴの製造工程を示す。図８
（Ａ）を参照するに、ガラス基板２１上にはＡｌ−Ｎｄ
合金あるいはＡｌ−Ｓｃ合金よりなる導体層２２Ｍおよ
びＳｉＮ層２３Ｍが順次、それぞれ約５００ｎｍおよび
３００ｎｍの厚さに、ＰＶＤ法およびプラズマＣＶＤ法
により堆積され、さらに前記ＳｉＮ膜２３Ｍ上にはレジ
ストパターンが、形成したいゲート電極２２に対応して
形成される。
明の第４実施例によるＴＦＴの製造工程を示す。図８
（Ａ）を参照するに、ガラス基板２１上にはＡｌ−Ｎｄ
合金あるいはＡｌ−Ｓｃ合金よりなる導体層２２Ｍおよ
びＳｉＮ層２３Ｍが順次、それぞれ約５００ｎｍおよび
３００ｎｍの厚さに、ＰＶＤ法およびプラズマＣＶＤ法
により堆積され、さらに前記ＳｉＮ膜２３Ｍ上にはレジ
ストパターンが、形成したいゲート電極２２に対応して
形成される。
【００３９】次に、図８（Ｂ）の工程において前記Ｓｉ
Ｎ層２３Ｍおよび導体層２２を、前記レジストパターン
をマスクにパターニングし、ゲート電極２２およびその
上のＳｉＮパターン２３Ａを形成する。前記ＳｉＮパタ
ーン２３Ａは前記ゲート電極２２に対応した形状を有す
る。次に、図８（Ｃ）の工程において、図８（Ｂ）の構
造上にＳＯＧ膜２３1 を、前記ＳＯＧ膜２３1 が前記Ｓ
ｉＮパターン２３Ａを覆うように、約８００ｎｍの厚さ
に塗布し、続いて焼成する。
Ｎ層２３Ｍおよび導体層２２を、前記レジストパターン
をマスクにパターニングし、ゲート電極２２およびその
上のＳｉＮパターン２３Ａを形成する。前記ＳｉＮパタ
ーン２３Ａは前記ゲート電極２２に対応した形状を有す
る。次に、図８（Ｃ）の工程において、図８（Ｂ）の構
造上にＳＯＧ膜２３1 を、前記ＳＯＧ膜２３1 が前記Ｓ
ｉＮパターン２３Ａを覆うように、約８００ｎｍの厚さ
に塗布し、続いて焼成する。
【００４０】さらに図８（Ｄ）の工程において前記焼成
したＳＯＧ膜２３1 を緩衝ＨＦ水溶液によるウェットエ
ッチングにより、前記ＳｉＮパターン２３Ａが露出する
までエッチバックする。その結果、前記ゲート電極２２
およびその上のＳｉＮパターン２３よりなるゲート構造
の両側に、ＳＯＧ領域（２３1 ）Ａおよび（２３1 ）Ｂ
が、約８００ｎｍの厚さに形成される。
したＳＯＧ膜２３1 を緩衝ＨＦ水溶液によるウェットエ
ッチングにより、前記ＳｉＮパターン２３Ａが露出する
までエッチバックする。その結果、前記ゲート電極２２
およびその上のＳｉＮパターン２３よりなるゲート構造
の両側に、ＳＯＧ領域（２３1 ）Ａおよび（２３1 ）Ｂ
が、約８００ｎｍの厚さに形成される。
【００４１】さらに図８（Ｅ）の工程において、図８
（Ｄ）の構造上に薄いＳｉＮ膜２３2を、約１００ｎｍ
の厚さにプラズマＣＶＤ法により堆積し、さらにその上
にアモルファスシリコン層２４Ｍを約３０ｎｍの厚さに
堆積する。さらに、前記アモルファスシリコン層２４Ｍ
上に厚さが約１２０ｎｍのＳｉＮ膜によりチャネル保護
膜２５が形成される。さらに図８（Ｅ）の工程上に図５
（Ｂ）以降で説明した工程を実行することにより、先に
説明したＴＦＴ３０あるいは４０が形成される。ただ
し、ＳＯＧ領域（２３1 ）Ａおよび（２３1 ）Ｂは、そ
の上のＳｉＮ膜２３ 2 と共に、ゲート絶縁膜２３を形成
する。
（Ｄ）の構造上に薄いＳｉＮ膜２３2を、約１００ｎｍ
の厚さにプラズマＣＶＤ法により堆積し、さらにその上
にアモルファスシリコン層２４Ｍを約３０ｎｍの厚さに
堆積する。さらに、前記アモルファスシリコン層２４Ｍ
上に厚さが約１２０ｎｍのＳｉＮ膜によりチャネル保護
膜２５が形成される。さらに図８（Ｅ）の工程上に図５
（Ｂ）以降で説明した工程を実行することにより、先に
説明したＴＦＴ３０あるいは４０が形成される。ただ
し、ＳＯＧ領域（２３1 ）Ａおよび（２３1 ）Ｂは、そ
の上のＳｉＮ膜２３ 2 と共に、ゲート絶縁膜２３を形成
する。
【００４２】本実施例によれば、ゲート絶縁膜２３中の
ＳｉＮ膜２３2 の厚さが薄いため、ゲート絶縁膜２３に
よるＴＦＴ基板１１中への歪みの蓄積が効果的に抑止さ
れる。さらに、本実施例では、ゲート電極２２を構成す
る導体層２２Ｍが形成された直後に、その上にＳｉＮ層
２３Ｍが堆積されるため、ゲート電極２２の表面がＳＯ
Ｇに接触することがなく、有機汚染による自然酸化の問
題およびこれに伴って生じるゲート配線抵抗の増加の問
題を効果的に抑止することができる。本実施例では、ゲ
ート絶縁膜２３の大部分がＳＯＧにより形成されるた
め、ゲート絶縁膜２３は優れた平坦性を有し、ＴＦＴの
形成が容易になる。
ＳｉＮ膜２３2 の厚さが薄いため、ゲート絶縁膜２３に
よるＴＦＴ基板１１中への歪みの蓄積が効果的に抑止さ
れる。さらに、本実施例では、ゲート電極２２を構成す
る導体層２２Ｍが形成された直後に、その上にＳｉＮ層
２３Ｍが堆積されるため、ゲート電極２２の表面がＳＯ
Ｇに接触することがなく、有機汚染による自然酸化の問
題およびこれに伴って生じるゲート配線抵抗の増加の問
題を効果的に抑止することができる。本実施例では、ゲ
ート絶縁膜２３の大部分がＳＯＧにより形成されるた
め、ゲート絶縁膜２３は優れた平坦性を有し、ＴＦＴの
形成が容易になる。
【００４３】以上に説明した本発明の各実施例におい
て、導体パターン２７ａ、２７ｄおよび２９ＡはＴｉパ
ターンに限定されるものではなく、Ｔａ，Ｍｏ，Ｗ等、
その他の高融点金属であってもよい。また、ゲート電極
２２はヒロックが少なく抵抗の低いＡｌ−Ｎｄ合金ある
いはＡｌ−Ｓｃ合金を使うのが好ましいが、他にＷ，Ｔ
ａ，ＣｒあるいはＴｉ等の高融点金属を使うことも可能
である。
て、導体パターン２７ａ、２７ｄおよび２９ＡはＴｉパ
ターンに限定されるものではなく、Ｔａ，Ｍｏ，Ｗ等、
その他の高融点金属であってもよい。また、ゲート電極
２２はヒロックが少なく抵抗の低いＡｌ−Ｎｄ合金ある
いはＡｌ−Ｓｃ合金を使うのが好ましいが、他にＷ，Ｔ
ａ，ＣｒあるいはＴｉ等の高融点金属を使うことも可能
である。
【００４４】また第４実施例において、前記ゲート電極
２２上に形成する絶縁パターンはＳｉＮに限定されるも
のではなく、ＳｉＯ2 あるいはＳｉＯＮを使うこともで
きる。さらにチャネル保護膜２５もＳｉＮに限定される
ものではなく、ＳｉＯ2 あるいはＳｉＯＮを使うことが
できる。以上、本発明を好ましい実施例について説明し
たが、本発明はかかる特定の実施例に限定されるもので
はなく、特許請求の範囲に記載した要旨内において様々
な変形・変更が可能である。
２２上に形成する絶縁パターンはＳｉＮに限定されるも
のではなく、ＳｉＯ2 あるいはＳｉＯＮを使うこともで
きる。さらにチャネル保護膜２５もＳｉＮに限定される
ものではなく、ＳｉＯ2 あるいはＳｉＯＮを使うことが
できる。以上、本発明を好ましい実施例について説明し
たが、本発明はかかる特定の実施例に限定されるもので
はなく、特許請求の範囲に記載した要旨内において様々
な変形・変更が可能である。
【００４５】
【発明の効果】請求項１記載の本発明の特徴によれば、
第１および第２のオーミック電極において、上側の第２
の導体膜が下側の第１の導体膜に対してオーバーハング
を形成することがないため、保護絶縁膜による薄膜トラ
ンジスタのステップカバレッジが改善され、その結果保
護絶縁膜上に形成される画素電極中における欠陥の生成
が抑止される。
第１および第２のオーミック電極において、上側の第２
の導体膜が下側の第１の導体膜に対してオーバーハング
を形成することがないため、保護絶縁膜による薄膜トラ
ンジスタのステップカバレッジが改善され、その結果保
護絶縁膜上に形成される画素電極中における欠陥の生成
が抑止される。
【００４６】請求項２記載の本発明の特徴によれば、前
記高融点金属元素を含む導体パターンを、Ａｌを含む第
２のオーミック電極の上側第２導体膜と画素電極との間
に介在させることにより、ＩＴＯ膜がＡｌを含む導体膜
に直接に接する場合に生じる抵抗の増大の問題を回避で
きる。請求項３記載の本発明の特徴によれば、前記高融
点金属元素を含む導体パターンを、薄膜トランジスタの
活性領域内に収まるように形成することにより、前記導
体パターンによる透過光の損失を回避することができ
る。
記高融点金属元素を含む導体パターンを、Ａｌを含む第
２のオーミック電極の上側第２導体膜と画素電極との間
に介在させることにより、ＩＴＯ膜がＡｌを含む導体膜
に直接に接する場合に生じる抵抗の増大の問題を回避で
きる。請求項３記載の本発明の特徴によれば、前記高融
点金属元素を含む導体パターンを、薄膜トランジスタの
活性領域内に収まるように形成することにより、前記導
体パターンによる透過光の損失を回避することができ
る。
【００４７】請求項４記載の本発明の特徴によれば、前
記高融点金属元素を含む導体パターンを、光が実質的に
透過できるような厚さに形成することにより、前記導体
パターンによる透過光の損失を最小化することができ
る。請求項５、６記載の本発明の特徴によれば、前記画
素電極として高融点金属を含む導体膜を使うことによ
り、請求項３あるいは４の導体パターンを堆積およびパ
ターニングにより形成する工程を省略することが可能に
なる。
記高融点金属元素を含む導体パターンを、光が実質的に
透過できるような厚さに形成することにより、前記導体
パターンによる透過光の損失を最小化することができ
る。請求項５、６記載の本発明の特徴によれば、前記画
素電極として高融点金属を含む導体膜を使うことによ
り、請求項３あるいは４の導体パターンを堆積およびパ
ターニングにより形成する工程を省略することが可能に
なる。
【００４８】請求項７〜１０記載の本発明の特徴によれ
ば、ゲート電極を絶縁膜で覆うことにより、形成された
ゲート構造の両側に塗布により平坦化絶縁膜を形成した
場合にも、ゲート絶縁膜の有機汚染が生じることがな
く、有機汚染に伴うゲート抵抗の増加およびこれに伴い
薄膜トランジスタの特性の劣化を抑止することができ
る。さらに平坦化絶縁膜としてＳＯＧや有機絶縁膜を使
うことができるため、ゲート絶縁膜にＳｉＮを使った場
合にくらべて基板に印加される応力を実質的に低下させ
ることができる。
ば、ゲート電極を絶縁膜で覆うことにより、形成された
ゲート構造の両側に塗布により平坦化絶縁膜を形成した
場合にも、ゲート絶縁膜の有機汚染が生じることがな
く、有機汚染に伴うゲート抵抗の増加およびこれに伴い
薄膜トランジスタの特性の劣化を抑止することができ
る。さらに平坦化絶縁膜としてＳＯＧや有機絶縁膜を使
うことができるため、ゲート絶縁膜にＳｉＮを使った場
合にくらべて基板に印加される応力を実質的に低下させ
ることができる。
【００４９】請求項１１〜１５記載の本発明の特徴によ
れば、形成された第１および第２のオーミック電極パタ
ーンを、その下の半導体膜ともどもドライエッチングに
よりパターニングすることにより、Ａｌを含む上側の第
２導体膜が高融点金属元素を含む下側の第１導体膜に対
してオーバーハングを形成することがなく、このため薄
膜トランジスタの保護絶縁膜によるカバレッジが向上す
る。また、その結果保護絶縁膜上に形成される画素電極
中における欠陥の生成が抑止される。
れば、形成された第１および第２のオーミック電極パタ
ーンを、その下の半導体膜ともどもドライエッチングに
よりパターニングすることにより、Ａｌを含む上側の第
２導体膜が高融点金属元素を含む下側の第１導体膜に対
してオーバーハングを形成することがなく、このため薄
膜トランジスタの保護絶縁膜によるカバレッジが向上す
る。また、その結果保護絶縁膜上に形成される画素電極
中における欠陥の生成が抑止される。
【００５０】請求項１６記載の本発明の特徴によれば、
第２のオーミック電極中のＡｌを含む第２導体膜と画素
電極パターンとの間に高融点金属元素を含む導体パター
ンを介在させることにより、透明性の高いＩＴＯを画素
電極パターンに使うことができ、しかもＩＴＯ膜がＡｌ
を含む導体膜と接する際に生じる抵抗の増加の問題を回
避することができる。
第２のオーミック電極中のＡｌを含む第２導体膜と画素
電極パターンとの間に高融点金属元素を含む導体パター
ンを介在させることにより、透明性の高いＩＴＯを画素
電極パターンに使うことができ、しかもＩＴＯ膜がＡｌ
を含む導体膜と接する際に生じる抵抗の増加の問題を回
避することができる。
【００５１】請求項１７記載の本発明の特徴によれば、
前記画素電極パターンに高融点金属元素を含む導体膜を
使うことにより、直接にオーミック電極に画素電極パタ
ーンをコンタクトさせることができ、液晶表示装置の製
造工程が簡素化される。請求項１８，１９記載の本発明
の特徴によれば、ゲート電極を絶縁パターンで覆うこと
により、形成されたゲート構造の両側に塗布によりＳＯ
Ｇあるいは有機膜等の平坦化絶縁膜を形成した場合に
も、ゲート絶縁膜の有機汚染が生じることがなく、有機
汚染に伴うゲート抵抗の増加およびこれに伴い薄膜トラ
ンジスタの特性の劣化を抑止することができる。さらに
平坦化絶縁膜としてＳＯＧや有機絶縁膜を使うことがで
きるため、ゲート絶縁膜にＳｉＮを使った場合にくらべ
て基板に印加される応力を実質的に低下させることがで
きる。
前記画素電極パターンに高融点金属元素を含む導体膜を
使うことにより、直接にオーミック電極に画素電極パタ
ーンをコンタクトさせることができ、液晶表示装置の製
造工程が簡素化される。請求項１８，１９記載の本発明
の特徴によれば、ゲート電極を絶縁パターンで覆うこと
により、形成されたゲート構造の両側に塗布によりＳＯ
Ｇあるいは有機膜等の平坦化絶縁膜を形成した場合に
も、ゲート絶縁膜の有機汚染が生じることがなく、有機
汚染に伴うゲート抵抗の増加およびこれに伴い薄膜トラ
ンジスタの特性の劣化を抑止することができる。さらに
平坦化絶縁膜としてＳＯＧや有機絶縁膜を使うことがで
きるため、ゲート絶縁膜にＳｉＮを使った場合にくらべ
て基板に印加される応力を実質的に低下させることがで
きる。
【図１】従来および本発明の液晶表示装置の概観を示す
斜視図である。
斜視図である。
【図２】図１の液晶表示装置を構成するガラス基板上に
形成されるＴＦＴアレイを示す図である。
形成されるＴＦＴアレイを示す図である。
【図３】従来のＴＦＴの構成を示す図である。
【図４】本発明の第１実施例によるＴＦＴの構成を示す
図である。
図である。
【図５】（Ａ）〜（Ｅ）は図４のＴＦＴの製造工程を示
す図である。
す図である。
【図６】本発明の第２実施例によるＴＦＴの構成を示す
図である。
図である。
【図７】（Ａ）〜（Ｄ）は本発明の第３実施例によるＴ
ＦＴの製造方法の一部を示す図である。
ＦＴの製造方法の一部を示す図である。
【図８】（Ａ）〜（Ｄ）は本発明の第４実施例によるＴ
ＦＴの製造方法を一部を示す図である。
ＦＴの製造方法を一部を示す図である。
１ 液晶層 １１，２１ ＴＦＴ基板 １２ 対向基板 １１Ａ，１１Ｂ コンタクトパッド １１ａ 走査電極 １１ｂ 信号電極 １１Ｃ，３０，４０ ＴＦＴ １１Ｄ，２９，３９ 画素電極 ２２ ゲート電極 ２３ ゲート絶縁膜 ２３Ａ ＳｉＮパターン ２３1 ＳＯＧ層 （２３1 ）Ａ，（２３1 ）Ｂ ＳＯＧ領域 ２３2 ＳｉＮ層 ２４ アモルファスシリコンパターン（活性領域） ２５ チャネル保護膜 ２６Ａ，２６Ｂ アモルファスシリコンパターン ２７Ａ，２７Ｂ，３７Ａ，３７Ｂ オーミック電極 ２７ａ，２７ｄ，２７ｃ，２７ｆ Ｔｉパターン ２７ｂ，２７ｅ Ａｌパターン ２８ 保護絶縁膜 ２９Ａ Ｔｉパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｃ
Claims (19)
- 【請求項１】 第１の基板と、前記第１の基板上に対向
して配設された第２の基板と、前記第１の基板と第２の
基板との間に封入された液晶層と、前記第１の基板上に
担持された薄膜トランジスタと、前記薄膜トランジスタ
を覆う保護絶縁膜と、前記保護絶縁膜上に形成され、前
記薄膜トランジスタと電気的に接続された画素電極とよ
りなる液晶表示装置において、前記薄膜トランジスタ
は、 前記第１の基板上に形成されたゲート電極と、 前記第１の基板上に前記ゲート電極を覆うように形成さ
れたゲート絶縁膜と、 前記ゲート絶縁膜上に、前記第１の基板の主面に垂直な
方向から見た場合に前記ゲート電極を覆うように形成さ
れた半導体膜と、 前記半導体膜上に、前記主面に垂直な方向から見た場合
に、前記ゲート電極の第一の側に位置するように形成さ
れた第１のオーミック電極と、 前記半導体膜上に、前記主面に垂直な方向から見た場合
に、前記ゲート電極の第２の、反対側に位置するように
形成された第２のオーミック電極とよりなり、 前記第２のオーミック電極は、高融点金属元素を含む第
１の導体膜と、前記導体膜上に形成され、前記保護膜が
密接して覆う、Ａｌを含む第２の導体膜とを含み、 前記第２の導体膜は、前記第１の導体膜を画成する縁部
と同じか又は縁部の内側に形成されることを特徴とする
液晶表示装置。 - 【請求項２】 前記保護絶縁膜は、前記第２の導体膜を
露出するコンタクトホールを含み、前記液晶表示装置
は、前記保護絶縁膜上に、高融点金属元素を含む導体パ
ターンを、前記導体パターンが前記コンタクトホールに
おいて前記第２の導体膜とコンタクトするように形成さ
れ、前記画素電極は、前記導体パターンを介して前記第
２のオーミック電極に電気的に接続されることを特徴と
する請求項１記載の液晶表示装置。 - 【請求項３】 前記導体パターンは、前記主面に垂直な
方向から見た場合に、前記半導体膜で画成される薄膜ト
ランジスタの活性領域内に実質的に含まれることを特徴
とする請求項１または２記載の液晶表示装置。 - 【請求項４】 前記導体パターンは、光が実質的に透過
しうる厚さを有することを特徴とする請求項１〜３のう
ち、いずれか一項記載の液晶表示装置。 - 【請求項５】 前記保護絶縁膜は、前記第２の導体膜を
露出するコンタクトホールを含み、前記画素電極は、前
記コンタクトホールにおいて前記第２のオーミック電極
にコンタクトする、高融点金属を含む導体膜よりなるこ
とを特徴とする請求項１記載の液晶表示装置。 - 【請求項６】 前記高融点金属を含む導体膜は、光が実
質的に透過しうる厚さを有することを特徴とする請求項
５記載の液晶表示装置。 - 【請求項７】 前記ゲート絶縁膜は、前記ゲート電極上
に形成された絶縁パターンと、前記ゲート電極および前
記絶縁パターンにより形成されるゲート構造の両側に、
前記第１の基板を覆うように形成された絶縁層とよりな
り、前記絶縁層の表面は、前記絶縁パターンの表面に連
続することを特徴とする請求項１〜６のうち、いずれか
一項記載の液晶表示装置。 - 【請求項８】 第１の基板と、前記第１の基板上に対向
して配設された第２の基板と、前記第１の基板と第２の
基板との間に封入された液晶層と、前記第１の基板上に
担持された薄膜トランジスタと、前記薄膜トランジスタ
を覆う保護絶縁膜と、前記保護絶縁膜上に形成され、前
記薄膜トランジスタと電気的に接続された画素電極とよ
りなる液晶表示装置において、前記薄膜トランジスタ
は、 前記第１の基板上に形成されたゲート電極と、 前記第１の基板上に前記ゲート電極を覆うように形成さ
れたゲート絶縁膜と、 前記ゲート絶縁膜上に、前記第１の基板の主面に垂直な
方向から見た場合に前記ゲート電極を覆うように形成さ
れた半導体膜と、 前記半導体膜上に、前記主面に垂直な方向から見た場合
に、前記ゲート電極の第一の側に位置するように形成さ
れた第１のオーミック電極と、 前記半導体膜上に、前記主面に垂直な方向から見た場合
に、前記ゲート電極の第２の、反対側に位置するように
形成された第２のオーミック電極とよりなり、 前記ゲート絶縁膜は、前記ゲート電極上に形成された絶
縁パターンと、前記ゲート電極および前記絶縁パターン
により形成されるゲート構造の両側に、前記第１の基板
を覆うように形成された絶縁層とよりなり、前記絶縁層
の表面は、前記絶縁パターンの表面に連続することを特
徴とする液晶表示装置。 - 【請求項９】 前記絶縁パターンはＳｉＮ、ＳｉＯ2 お
よびＳｉＯＮよりなる群より選択される化合物よりなる
ことを特徴とする請求項８記載の液晶表示装置。 - 【請求項１０】 前記絶縁層は、ＳＯＧおよび樹脂のい
ずれか一よりなることを特徴とする請求項８または９記
載の液晶表示装置。 - 【請求項１１】 第１の基板と、前記第１の基板上に対
向して配設された第２の基板と、前記第１の基板と第２
の基板との間に封入された液晶層と、前記第１の基板上
に担持された薄膜トランジスタと、前記薄膜トランジス
タを覆う保護絶縁膜と、前記保護絶縁膜上に形成され、
前記薄膜トランジスタと電気的に接続された画素電極パ
ターンとよりなる液晶表示装置の製造方法において、 前記第１の基板上にゲート電極を形成する工程と、 前記第１の基板上に、前記ゲート電極を覆うようにゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜上に半導体膜を形成する工程と、 前記半導体膜上に、高融点金属元素を含む第１の導体膜
とＡｌを含む第２の導体膜とを順次堆積して電極層を形
成する工程と、 前記電極層に対してドライエッチングを行ない、前記ゲ
ート電極の第１の側に位置する第１のオーミック電極パ
ターンと、前記ゲート電極の第２の、反対の側に位置す
る第２のオーミック電極パターンとを形成する工程と、 前記第１および第２のオーミック電極パターンを、前記
保護絶縁膜により、前記保護絶縁膜が、前記第１および
第２のオーミック電極パターンの各々において、前記第
２の導体膜と密接するように覆う工程と、 前記保護絶縁膜中に、前記第２のオーミック電極パター
ン中の前記第２の導体膜を露出するコンタクトホールを
形成する工程と、 前記保護絶縁膜上に、前記コンタクトホールにおいて前
記第２のオーミック電極パターンと電気的に接続される
ように、前記画素電極パターンを形成する工程とよりな
ることを特徴とする液晶表示装置の製造方法。 - 【請求項１２】 前記ドライエッチングは、Ｃｌ2 とＢ
Ｃｌ3 の混合ガスをエッチングガスとして使って実行さ
れることを特徴とする請求項１１記載の液晶表示装置の
製造方法。 - 【請求項１３】 前記ドライエッチングは、前記第２の
導体膜の側方へのエッチング速度が、前記第１の導体膜
の側方へのエッチング速度と等しいか又はより大きくな
るように実行されることを特徴とする請求項１１または
１２記載の液晶表示装置の製造方法。 - 【請求項１４】 さらに、前記半導体膜を形成する工程
の後、前記電極層を形成する工程よりも前に、前記半導
体膜上に別の半導体膜を形成する工程を含み、前記ドラ
イエッチング工程は、前記電極層と前記別の半導体膜と
を実質的に同時にエッチングすることを特徴とする請求
項１１〜１３のうち、いずれか一項記載の液晶表示装置
の製造方法。 - 【請求項１５】 前記ドライエッチング工程は、前記第
１の導体膜の側方へのエッチング速度が、前記別の半導
体膜の側方へのエッチング速度と等しいか又はより大き
くなるように実行されることを特徴とする請求項１４記
載の液晶表示装置の製造方法。 - 【請求項１６】 前記画素電極パターンを形成する工程
は、前記保護絶縁膜上に、前記コンタクトホールにおい
て前記第２の電極パターン中の前記第２の導体膜とコン
タクトするように、高融点金属を含む導体パターンを形
成する工程と、Ｉｎ2 ＳｎＯ5 よりなる透明電極パター
ンを、前記導体パターン上に前記画素電極パターンとし
て形成する工程とを含むことを特徴とする請求項１１〜
１５のうち、いずれか一項記載の液晶表示装置の製造方
法。 - 【請求項１７】 前記画素電極パターンを形成する工程
は、前記保護絶縁膜上に、前記コンタクトホールにおい
て前記第２の電極パターン中の前記第２の導体膜とコン
タクトするように、高融点金属を含む導体パターンを前
記画素電極として、光が透過できるような厚さに形成す
る工程を含むことを特徴とする請求項１１〜１５のう
ち、いずれか一項記載の液晶表示装置の製造方法。 - 【請求項１８】 前記ゲート絶縁膜を形成する工程は、
前記ゲート電極上に、前記ゲート電極に対応した形状の
絶縁パターンを形成し、ゲート構造を形成する工程と、
前記ゲート構造を覆うように、前記第１の基板上に平坦
化絶縁膜を、塗布工程により形成する工程と、前記平坦
化絶縁膜をエッチバックする工程とを含むことを特徴と
する請求項１１〜１７のうち、いずれか一項記載の液晶
表示装置の製造方法。 - 【請求項１９】 第１の基板と、前記第１の基板上に対
向して配設された第２の基板と、前記第１の基板と第２
の基板との間に封入された液晶層と、前記第１の基板上
に担持された薄膜トランジスタと、前記薄膜トランジス
タを覆う保護絶縁膜と、前記保護絶縁膜上に形成され、
前記薄膜トランジスタと電気的に接続された画素電極パ
ターンとよりなる液晶表示装置の製造方法において、 前記第１の基板上にゲート電極を形成する工程と、 前記第１の基板上に、前記ゲート電極を覆うようにゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜上に半導体膜を形成する工程と、 前記半導体膜上に電極層を形成する工程と、 前記電極層をパターニングして、前記ゲート電極の第１
の側に位置する第１のオーミック電極パターンと、前記
ゲート電極の第２の、反対の側に位置する第２のオーミ
ック電極パターンとを形成する工程とよりなり、 前記ゲート絶縁膜を形成する工程は、前記ゲート電極上
に、前記ゲート電極に対応した形状の絶縁パターンを形
成し、ゲート構造を形成する工程と、前記ゲート構造を
覆うように、前記第１の基板上に平坦化絶縁膜を、塗布
工程により形成する工程と、前記平坦化絶縁膜をエッチ
バックする工程とを含むことを特徴とする液晶表示装置
の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147761A JPH11340462A (ja) | 1998-05-28 | 1998-05-28 | 液晶表示装置およびその製造方法 |
| US09/251,044 US6323917B1 (en) | 1998-05-28 | 1999-02-18 | Thin film transistor for a liquid crystal display device and a fabrication process thereof |
| TW088102873A TW409426B (en) | 1998-05-28 | 1999-02-25 | A thin film transistor for a liquid crystal display device and a fabrication process thereof |
| KR1019990015042A KR100334046B1 (ko) | 1998-05-28 | 1999-04-27 | 액정 표시 장치 및 그 제조 방법 |
| US09/942,194 US6445428B1 (en) | 1998-05-28 | 2001-08-29 | Thin film transistor for a liquid crystal display device and a fabrication process thereof |
| US10/186,825 US6704069B2 (en) | 1998-05-28 | 2002-07-01 | TFT-LCD having particular gate insulator structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147761A JPH11340462A (ja) | 1998-05-28 | 1998-05-28 | 液晶表示装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340462A true JPH11340462A (ja) | 1999-12-10 |
Family
ID=15437578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10147761A Pending JPH11340462A (ja) | 1998-05-28 | 1998-05-28 | 液晶表示装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6323917B1 (ja) |
| JP (1) | JPH11340462A (ja) |
| KR (1) | KR100334046B1 (ja) |
| TW (1) | TW409426B (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6445428B1 (en) | 2002-09-03 |
| KR19990087971A (ko) | 1999-12-27 |
| TW409426B (en) | 2000-10-21 |
| US6323917B1 (en) | 2001-11-27 |
| US20020047950A1 (en) | 2002-04-25 |
| US6704069B2 (en) | 2004-03-09 |
| KR100334046B1 (ko) | 2002-04-26 |
| US20020180903A1 (en) | 2002-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040227 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040227 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050125 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070409 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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