KR0175030B1 - 반도체 소자의 고내열 금속 배선 구조 및 그 형성 방법 - Google Patents

반도체 소자의 고내열 금속 배선 구조 및 그 형성 방법 Download PDF

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Abstract

고내열 금속 배선 구조를 형성하는 방법 및 그 배선 구조에 대하여 기재되어 있다. 먼저, 반도체 소자의 활성 영역이 형성된 실리콘이 포함된 하부 도전층에 층간 절연층을 형성한 후, 층간 절연층을 부분적으로 제거하여 실리콘이 포함된 하부 도전층을 일부분 노출시키는 접촉 개구부를 형성한다. 이후, 그 결과물의 전면 상에 고융점 금속 화합물로 이루어진 반응 조절층 및 고융점 금속으로 이루어진 반응 금속층을 순차적으로 적층하거나 동일 장비에서(in-situ) 연속적으로 증착한 후, 열처리 공정을 진행하여 상기 접촉 개구부 저면의 실리콘이 포함된 하부 도전층 상에 오믹층(Ohmic Layer)을 형성한다. 반응 금속층만 또는 반응 금속층 및 반응 조절층을 제거하고, 여기에 고융점 물질로 각각 이루어진 확산 방지층 및 상부 도전층을 순차적으로 적층함으로써 고내열 금속 배선 구조를 형성할 수 있다. 반응 조절층은 후속되는 열처리 공정이 진행되는 동안, 예컨대 티타늄 실리사이드로 이루어진 오믹층(Ohmic Layer)이 균일하게 형성되도록 함으로써, 반도체 소자의 전기적 특성을 개선하고 더 나아가 반도체 소자의 집적화에 기여할 수 있는 효과가 있다.

Description

반도체 소자의 고내열 금속 배선 구조 및 그 형성 방법
제1도는 종래의 방법에 의한 반도체 소자의 금속 배선 구조를 도시한 단면도이다.
제2도는 종래의 방법에 의한 반도체 소자의 금속 배선 구조에서 티타늄 실리사이드의 응집을 나타낸 TEM 사진이다.
제3도는 종래의 방법에 의한 반도체 소자의 금속 배선 구조들의 접촉 저항을 도시한 그래프이다.
제4도는 종래의 방법에 의한 반도체 소자의 금속 배선 구조들의 접촉 저항 분포를 도시한 그래프이다.
제5도 내지 제9도는 본 발명의 일 실시예를 순차적으로 설명하기 위하여 도시한 단면도들이다.
제10도 및 11도는 본 발명의 다른 실시예를 설명하기 위하여 도시한 단면도들이다.
제12도는 종래의 방법에 의한 반도체 소자의 금속 배선 구조에서 티타늄 실리사이드의 SEM 사진이다.
제13도는 본 발명의 실시예에 의한 반도체 소자의 금속 배선 구조에서 티타늄 실리사이드의 SEM 사진이다.
제14도는 본 발명의 실시예에 의한 반도체 소자의 금속 배선 구조들의 접촉 저항을 도시한 그래프이다.
제15도는 본 발명에 실시예에 의한 반도체 소자의 금속 배선 구조들의 접촉 저항 분포를 도시한 그래프이다.
제16도는 본 발명에 의한 저항 특성이 개선된 것을 도시한 그래프이다.
제17도는 종래의 금속 배선에서의 발생하는 열화된 저항 특성을 도시한 그래프이다.
본 발명은 반도체 소자의 금속 배선 구조에 있어서,
그 균일도가 양호한 오믹층(Ohmic Layer)을 형성하여 접촉 저항이 증가하는 것을 억제할 수 있는 반도체 소자의 고내열 금속 배선 구조 및 그 형성 방법에 관한 것이다.
반도체 소자는 그 집적도가 증가할수록 그에 상응하는 전기적 배선 구조에서의 접촉 저항의 감소가 실현되어야 한다. 즉, 이러한 접촉 저항의 감소는 반도체 소자의 전기적 특성을 개선하기 위한 목적과 더불어 반도체 소자의 집적화의 정도를 증가시키는 현재의 추세에 비추어 볼 때 필수적인 과제가 되었다.
반도체 소자의 전기적 배선 구조에 이용되는 재료는 그 접촉 저항의 크기를 좌우하는 중요한 변수이다. 따라서, 접촉 저항을 감소시키기 위해서는 상응하는 접촉 재료를 선택하여야 한다. 반도체 소자의 전기적 배선 재료로 폴리실리콘과 금속 실리사이드의 복합 구조로 이루어진 폴리사이드, 예컨대 폴리실리콘과 팅스텐 실리사이드의 복합 구조인 텅스텐 폴리사이드가 널리 이용되고 있다. 왜냐하면, 이는 다른 배선 재료에 비하여 그 접촉 저항이 작고 또한 안정성이 양호하기 때문이다.
그런데, 상기 팅스텐 폴리사이드는 순수한 텅스텐으로 배선 재료의 전환 노력이 진행되고 있다. 이는 비저항의 감소 요인과 특히, 텅스텐 폴리사이드는 P+형 실리콘(Si)과 오믹(Ohmic) 특성을 이룰 수 없으므로 N+형과 P+형의 실리콘에 동시에 접촉 단자를 형성하기 위해서 꼭 필요하기 때문이다. 이러한 텅스텐을 배선 재료로 선택하기 위해서는 후속되는 열처리 공정을 진행한 후에도 안정된 구조 및 전기적 특성이 보장되어야 한다. 현재 상용하는 텅스텐을 이용한 배선 구조는 다층 구조의 형태를 갖는다.
상기 다층 구조는 먼저, 접촉 개구부를 통하여 노출된 실리콘을 포함하는 하부 도전층 상에 티타늄을 증착한 후, 여기에 열처리를 진행하여 오믹층(Ohmic Layer)을 이를 티타늄 실시사이드를 생성한다. 이 오믹층(Ohmic Layer)에 확산 방지층으로 이용될 질화 티타늄을 증착하고, 이후 상부 도전층으로 이용될 텅스텐을 증착한다. 이후, 전술한 다층의 금속 배선 구조에 사진 식각 공정 등을 진행하여 목적하는 바에 상응하도록 금속 배선 구조의 패턴을 형성할 수 있다.
이때, 상기 티타늄 실리사이드는 두 단계의 공정을 진행하여 형성된다. 즉, 상기 증착된 티타늄에 일차 RTA(Rapid Thermal Annealing) 공정을 약 600℃에서 진행하여 준안정상(C-49) 구조의 티타늄 실리사이드를 형성하고 습식 식각 공정에 의해 반응하지 않고 잔여하는 티타늄을 제거한다. 이후, 상기 준안정상 구조의 티타늄 실리사이드에 이차 RTA 공정을 약 800℃에서 진행하여 상기 준안정상 구조를 안정상(C-54) 구조로 변화시켜 목적하는 티타늄 실리사이드를 형성할 수 있다.
그런데, 전술한 방법에 의하여 형성된 금속 배선 구조, 특히 티타늄 실리사이드를 형성하는 과정에 있어서, 반도체 소자의 전기적 특성을 저하시키는 중대한 두 가지의 문제점을 갖고 있다.
첫째, 전술한 다층의 금속 배선 구조에서 상기 오믹층(Ohmic Layer)을 구성하는 티타늄 실리사이드는 전술한 바와 같이 상기 하부 도전층에 포함된 실리콘과 그 위에 증착한 티타늄이 화학 반응하여 생성된다. 본질적으로 실리콘과 티타늄은 상호 간의 반응성이 좋아 그 계면을 통하여 하부 도전층의 전도성 불순물이 확산되어 유출된다. 상기 하부 도전층 내의 전도성 불순물은, 특히 오믹층(Ohmic Layer)을 형성하기 위하여 열처리 공정을 진행하는 동안에 그 외부 확산에 의하여 심하게 유출된다. 한편, 상기 열처리 공정이 고온으로 진행될수록 상기 외부 확산에 의한 불순물의 유출 정도는 더욱 증가하게 된다. 이러한 불순물의 유출은 상기 하부 도전층의 전도 능력을 저하시키며, 결국은 상기 금속 배선 구조에서 접촉 저항을 증가시키는 문제점이 있다.
둘째, 반도체 제조 공정 중 전기적 배선을 형성한 후 후속되는 고온 열처리 공정은 오믹층(Ohmic Layer)의 티타늄 실리사이드를 뭉치게 하는, 즉 응집(Agglomeration) 현상을 발생시킨다. 이러한 응집 현상은 오믹층(Ohmic Layer)의 일부 영역을 끊어지게 함으로써, 상기 다층 금속 배선 구조에서 하부 도전층과 질화 티타늄으로 이루어진 상부 도전층이 직접 접촉되게 한다. 이는 확산 방지층이 개재되어 있는 구조에서도 마찬가지이다.
이러한 응집 현상은 고온에서 공정이 진행될수록 그 응집의 정도가 증가하게 된다. 상기 응집 현상이 발생하게 되면, 부분적으로 하부 도전층과 상부 도전층이 직접 접촉을 이루게 된다. 이는 그 접촉 저항이 큰 값을 갖도록 하며, 그 응집의 정도가 증가함에 따라 그 접촉 저항도 더 크게 증가하는 문제점이 있다.
이하, 첨부 도면을 참조하여 종래의 방법에 의한 반도체 소자의 전기적 배선 구조에 대하여 설명하고 그 문제점을 살펴보기로 한다.
제1도는 종래의 방법에 의한 반도체 소자의 금속 배선 구조를 도시한 단면도로서, 이는 다음의 공정을 순차적으로 진행하여 제조한다.
실리콘이 포함된 하부 도전층(10) 상에 층간 절연층(15)을 증착하는 제1공정, 상기 층간 절연층(15)에 감광막(도시되지 아니함)을 도포한 후, 사진 공정을 진행하여 감광막(도시되지 아니함) 패턴을 형성하는 제2공정, 상기 감광막(도시되지 아니함) 패턴을 통하여 노출된 상기 실리콘이 포함된 하부 도전층(10)을 선택적으로 식각하여 접촉 개구부(18)를 형성하는 제3공정, 상기 층간 절연층(15) 상에 남아 있는 상기 감광막(도시되지 아니함)을 제거한 후, 그 결과물의 전면 상에 티타늄을 증착하는 제4공정, 상기 결과물에 온도 조건이 약 600℃인 1차 RTA(Rapid Thermal Annealing) 공정을 진행하여 준안정상의 C-49 구조를 갖는 티타늄 실리사이드로 된 오믹층(Ohmic Layer)(20)을 상기 접촉 개구부(18)에 의해 노출된 하부 도전층(10) 영역에 형성하는 제5공정, 상기 1차 RTA 공정 후에 반응하지 않고 남아있는 층간 절연층(15)과 접촉하는 티타늄을 습식 식각 공정을 진행하여 제거한 후, 그 결과물에 온도 조건이 약 800℃인 2차 RTA 공정을 진행하여 상기 오믹층(Ohmic Layer)(20)이 안정상의 C-54 구조를 갖는 티타늄 실리사이드로 되게 하는 제6공정 및 상기 결과물의 전면 상에 티타늄 질화물로 구성된 확산 방지층(25) 및 텅스텐으로 구성된 상부 도전층(30)을 순차적으로 적층하는 제7공정으로 진행한다.
이때, 상기 실리콘이 포함된 하부 도전층(10)에 접촉하고 있는 티타늄은 그 반응성이 좋아 후속되는 열처리 공정, 예컨대 상기 RTA 공정, 특히 고온에서 진행하는 상기 2차 RTA 공정이 진행되는 동안 그 접촉 계면을 통하여 상기 실리콘이 포함된 하부 도전층에 도핑된 불순물이 외부로 확산되게 된다. 이러한 불순물의 외부 확산은 접촉 계면에서 접촉 저항을 증가시킨다.
한편, 고온의 열처리 공정이 진행되면 응집(Agglomeration)이라 불리는 계면 현상이 발생하여, 상기 오믹층(OhRic Layer)(20)의 티타늄 실리사이드가 국부적으로 서로 뭉치게 된다. 이렇게 티타늄 실리사이드가 상호 간에 뭉치게 되면, 접촉 계면에서의 티타늄 실리사이드층이 국부적으로 끊어지게 된다. 이리하여, 상기 실리콘이 포함된 하부 도전층(10), 즉 실리콘이 상기 티타늄 질화물로 된 확산 방지층(25)과 직접 연결되게 된다. 이렇게 되면, 상기 접촉에서 전기 전도 능력이 떨어져, 결국 접촉 저항이 증가된다. 이는 반도체 소자의 고 집적화에 따른 소자 소형화에서 상기 응집 현상에 의한 접촉 저항의 증가는 반도체 소자의 전기적 특성을 열화시키는 중요한 원인이 된다.
그러므로, 종래의 티타늄 실리사이드로 된 오믹층(Ohmic Layer)(20)을 형성할 때, 고온의 열처리에 수반하여 초래되는 상기 불순물의 외부 확산에 의한 유출을 억제하고 상기 티타늄 실리사이드의 응집 현상을 방지하여 그 균일성의 정도를 높일 수 있는 고내열의 금속 배선 구조가 필요하게 되었다.
제2도는 종래의 방법에 의한 반도체 소자의 금속 배선 구조에서 티타늄 실리사이드의 응집을 나타낸 TEM 사진으로서, 화살표 부위는 상기 티타늄 실리사이드의 상기 응집 현상으로 인하여 그 두께가 균일하지 아니한 것을 나타내고 있다.
제3도는 종래의 방법에 의한 반도체 소자의 금속 배선 구조에서 P+형 실리콘과의 접촉 저항을 도시한 그래프로서, 이는 열처리 공정의 온도 조건에 따라 접촉 저항에 변화가 있음을 나타낸다. 즉, 보다 고온 조건에서 열처리 공정을 진행하면 접촉 저항이 증가함을 알 수 있다.
제4도는 종래의 방법에 의한 반도체 소자의 금속 배선 구조에서 게이트 라인과의 접촉 저항 분포를 도시한 그래프이다. 통상 비트 라인을 형성하기 위한 접촉 개구부는 실리콘 기판을 노출시킴과 동시에 게이트 라인도 노출시키므로 양 접촉부에서 양호한 접촉 저항을 확보하여야 한다.
현재의 추세로는 게이트 물질로 저항이 낮은 텅스텐 실리사이드를 널리 이용하고 있으며, 상기 텅스텐 실리사이드 표면에 티타늄(Ti)을 증착하여 접촉시키면 열처리 공정을 지행하면, 티타늄 실리사이드가 형성되고 이는 후속 열처리 공정에 의하여 그 접촉 저항이 증가하는 원인을 제공한다.
반면에 상기 텅스텐 실리사이드 표면에 상기 티타늄 대신 티타늄 질화물(TiN)을 증착하면 후속 열처리에 관계없이 안정적인 저항을 확보할 수 있다. 이는 반응물의 형성에 있어서 열처리 공정의 온도가 그 주요한 변수가 됨을 알 수 있다. 따라서, 열처리 공정의 온도에 관계없이 티타늄과 실리콘의 반응을 조절할 수 있는 방안이 필요하게 되었다.
결국, 전술한 두 가지의 문제점, 즉 상기 하부 도전층의 불순물의 외부 확산에 의한 유출 및 티타늄 실리사이드로 이루어진 오믹층(Ohmic Layer)의 응집 현상에 의하여 배선 구조의 접촉 저항이 증가함으로써, 종래의 다층 금속 배선 구조를 이용하여 현재 진행되는 반도체 소자의 고 집적화를 이룩하는 데는 한계가 있음을 알 수 있다. 따라서, 전술한 두 가지의 문제점을 해결할 수 있는 반도체 소자의 금속 배선 구조의 필요성이 증대되고 있다.
따라서, 본 발명은 반도체 소자의 전기적 배선 구조를 형성함에 있어서, 전술한 바와 같이 후속되는 열처리 공정으로 인하여 초래되는 접촉 저항의 증가를 억제할 수 있는 새로운 배선 구조를 형성하는 방법을 제공함에 일 목적이 있으며, 이러한 접촉 구조를 제공함에 다른 목적이 있다.
상기 본 발명의 일 목적을 달성하기 위한 반도체 소자의 금속 배선 형성 방법에 있어서,
실리콘 원소를 포함하는 하부 도전층 상에 층간 절연층을 형성하는 제1단계;
상기 층간 절연층을 제거하여 기상 하부 도전층의 일부를 노출시키는 접촉 개구부를 형성하는 제2 단계;
상기 접촉 개구부에 의하여 노출된 상기 하부 도전층 상에 반응 조절층 및 반응 금속층을 순차적으로 형성하는 제3 단계;
상기 반응 조절층 및 반응 금속층이 형성되어 있는 결과물에 열처리를 함으로써 상기 접촉 개구부 저면의 상기 하부 도전층 상에 오믹층(Ohmic Layer)을 형성하는 제4단계;
상기 반응 금속층을 제거하는 제5단계; 및
결과물 전면 상에 상부 도전층을 형성하는 제6단계를 포함하는 반도체 소자의 고내열 금속 배선 형성 방법을 제공한다.
상기 본 발명의 일 목적은 다음의 여러 가지에 의하여 바람직하게 달성될 수 있다.
상기 실리콘 원소를 포함하는 하부 도전층으로, 실리콘 기판 또는 고융점 금속 실리사이드를 이용할 수 있으며, 상기 반응 조절층은 상기 반응 금속층보다 상대적으로 얇게 형성할 수 있다. 한편, 상기 순차적으로 형성하는 반응 조절층 및 반응 금속층은 동일한 장비, 예컨대 증착 챔버 내에서(in-situ) 진행할 수도 있다. 이 경우 그 효과에 대해서는 후술하는 제16도에 대한 설명에서 설명하기로 한다.
그리고, 상기 제4단계의 열처리 공정은, 불활성 가스 분위기 및 산화 방지 분위기 중 어느 하나의 분위기에서 진행할 수 있다. 한편, 상기 제4단계의 열처리 공정은 600℃ 및 800℃ 중 어느 하나의 온도 조건을 갖는 RTA(Rapid Thermal Annealing) 공정으로 진행할 수 있다.
이때, 상기 RTA 공정은 그 온도 조건에 따라 티타늄과 실리콘이 반응하여 생성되는 티타늄 실리사이드는 그 상을 달리한다. 즉, 600℃ 의 온도 조건으로 RTA 공정을 진행하면 상기 준안정상, 즉 C-49의 티타늄 실리사이드가 생성되고, 800℃의 온도 조건으로 RTA 공정을 진행하면 상기 안정상, 즉 C-54의 티타늄 실리사이드가 생성된다.
상기 제5단계 이후에, 결과물의 전면 상, 즉 상기 반응 조절층 및 오믹층(Ohmic Layer)의 외면 상에, 확산 방지층을 형성하는 단계를 더 포함할 수 있으며, 상기 제5단계 이후에, 상기 반응 조절층을 제거하는 단계를 더 포함 할 수 있으며, 이와 더불어 상기 반응 조절층을 제거한 후, 그 결과물의 전면 상, 즉 상기 층간 절연층 및 오믹층(Ohmic Layer)의 외면 상에, 확산 방지층을 형성하는 단계를 더 포함할 수도 있다. 이때, 상기 확산 방지층을 형성하는 단계 직전의 결과물에서, 외부에 노출된 오믹층(Ohmic Layer)의 표면을 세척하는 단계를 더 포함할 수 있다.
상기 반응 조절층, 상부 도전층 및 확산 방지층은 고융점 금속 화합물, 예컨대 질화 티타늄(TiN), 질화 텅스텐(WN), 질화 탄탈륨(TaN), 질화 지르코늄(ZrN) 등과 같은 고융점 금속 질화물 또는 탄화 티타늄(TiC), 탄화 텅스텐(WC), 탄화 탄탈륨(TaC) 및 탄화 지르코늄(ZrC) 등과 같은 고융점 금속 탄화물 중 어느 하나의 고융점 금속 화합물을 이용하여 형성할 수 있다.
한편, 상기 반응 금속층은 고융점 금속, 예컨대 티타늄(Ti), 코발트(Co), 팅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 및 지르코늄(Zr) 등의 고융점 금속 증 어느 하나로 이루어질 수 있으며, 상기 상부 도전층은 상기 고융점 금속화합물 외에도 상기 반응 금속층을 형성할 수 있는 고융점 금속들 중의 어느 하나를 이용하여 형성할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위하여,
실리콘 원소를 함유하는 하부 도전층;
상기 하부 도전층을 부분적으로 노출시키는 접촉 개구부를 갖는 층간 절연층;
상기 접촉 개구부에 의해 노출된 상기 하부 도전층 상에 형성된 오믹층(Ohmic Layer); 및
상기 오믹층(Ohmic Layer) 상에 형성된 상부 도전층을 구비하는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 구조를 제공한다.
상기 본 발명의 다른 목적은 다음의 여러 가지에 의하여 바람직하게 달성될 수 있다.
상기 실리콘 원소를 포함하는 하부 도전층으로 실리콘 기판 또는 고융점 금속 실리사이드를 이용할 수 있으며, 상기 오믹층(Ohmic Layer)은 준안정상(C-49) 및 안정상(C-54)의 실리사이드 중 어느 하나의 실리사이드로 이루어질 수 있다.
상기 층간 절연층 및 오믹층(Ohmic Layer)의 외면과 상기 상부 도전층 사이에 확산 방지층을 더 구비하여 배선 구조를 형성할 수 있다.
이때, 상기 상부 도전층 및 확산 방지층은 고융점 금속 화합물, 예컨대 질화 티타늄(TiN), 질화 텅스텐(WN), 질화 탄탈륨(TaN), 질화 지르코늄(ZrN) 등과 같은 고융점 금속 질화물 또는 탄화 티타늄(TiC), 탄화 텅스텐(WC), 탄화 탄탈륨(TaC) 및 탄화 지르코늄(ZrC) 등과 같은 고융점 금속 탄화물 중 어느 하나의 고융점 금속 화합물을 이용하여 형성할 수 있다.
한편, 상기 층간 절연층 외면과 상기 상수 도전층 사이에 반응 조절층을 더 구비하여 배선 구조를 형성할 수도 있으며, 그 결과물의 상기 반응 조절층 및 오믹층(Ohmic Layer)의 외면 상에 확산 방지층을 더 구비하여 배선 구조를 형성할 수도 있다. 이때, 상기 반응 조절층은 상기 상부 도전층 및 확산방지층과 마찬가지의 고융점 금속 화합물, 예컨대 질화 티타늄(TiN), 질화 텅스텐(WN), 질화 탄탈륨(TaN), 질화 지르코늄(ZrN) 등과 같은 고융점 금속 질화물 또는 탄화 티타늄(TiC), 탄화 텅스텐(WC), 탄화 탄탈륨(TaC) 및 탄화 지르코늄(ZrC) 등과 같은 고융점 금속 탄화물 중 어느 하나의 고융점 금속 화합물을 이용하여 형성할 수 있다.
한편, 상기 상부 도전층은 전술한 고융점 금속화합물 이외에도 고융점 금속, 예컨대 티타늄(Ti), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 및 지르코늄(Zr) 등의 고융점 금속 중 어느 하나로 이루어질 수도 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 들어 더욱 구체적으로 설명하기로 한다. 이때, 각 도면에서 상호 간의 동일한 참조 부호는 동일한 부재를 나타낸다.
첨부 도면 제5도 내지 제9도는 본 발명의 일 실시예를 순차적으로 설명하기 위하여 도시한 단면도들이다.
제5도는 실리콘이 포함된 하부 도전층(110) 상에 적층된 층간 절연층(115)에 접촉 개구부(120)가 형성된 것을 도시한 단면도이다. 이는 상기 실리콘이 포함된 하부 도전층(110) 상에 층간 절연층(115)을 증착하는 제1공정, 상기 층간 절연층(115) 상에 감광막(도시되지 아니함)을 도포한 후, 사진 식각 공정을 진행하여 감광막(도시되지 아니함) 패턴을 형성하는 제2공정 및 상기 감광막(도시되지 아니함)패턴을 마스크로하여 상기 층간 절연층(115)을 식각하여 상기 실리콘이 포함된 하부 도전층(110)을 노출시키는 접촉 개구부(120)을 형성하는 제3공정으로 진행하여 형성된다.
제6도는 상기 결과물의 전면 상에 반응 조절층(125) 및 반응 금속층(130)이 순차적으로 적층된 것을 도시한 단면도이다.
상기 반응 조절층(125)은 상기 하부 도전층(110)에 포함된 실리콘과 이후에 증착되어 실리사이드를 형성할 반응 금속층(130)의 물질, 예컨대 티타늄이 상호 반응하는 정도를 완화시키는 역할을 한다. 이로써, 후속하는 열처리 공정의 온도에 관계없이 실리사이드 형성 과정을 완화시킴으로써 전술한 불순물의 외부 확산이 억제되고 따라서 그 접촉 저항이 증가하는 것을 방지할 수 있다.
이때, 상기 반응 조절층(125)은 질화 티타늄(TiN), 질화 텅스텐(WN), 질화 탄탈륨(TaN), 질화 지르코늄(ZrN), 탄화 티타늄(TiC), 탄화 텅스텐(WC), 탄화 탄탈륨(TaC) 및 탄화 지르코늄(ZrC) 등의 고융점 금속 화합물 군 중 어느 하나를 이용하여 형성할 수 있다.
그리고, 상기 반응 금속층(130)은 티타늄(Ti), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 및 지르코늄(Zr) 등의 고융점 금속군 중 어느 하나로도 형성할 수 있다.
이때, 상기 반응 조절층(115)은 상기 반응 금속층(130)보다 상대적으로 얇게 형성하는 것이 바람직하며, 양 물질층(125와 130)을 순차적으로 증착하는 과정은 동일한 장비, 예컨대 증착 쳄버 내에서(in-situ)로 진행할 수도 있다. 이 경우 그 효과에 대해서는 후술하는 제16도에 대한 설명에서 설명하기로 한다.
제7도는 상기 접촉 개구부(120)의 저면 상에 오믹층(Ohmic Layer)(135)이 형성된 것을 도시한 단면도이다. 이는 제6도에서 설명된 결과물에 열처리 공정, 예컨대 RTA 공정을 진행하여 접촉 개구부 저면에서 상기 반응 조절층(125)을 사이에 두고 상기 반응 금속층(130)물질, 예컨대 티타늄은 실리콘이 포함된 하부 도전층(110)과 반응하여 티타늄 실리사이드로 이루어진 오믹층(Ohmic Layer)(135)을 형성한다.
이때, 상기 오믹층(Ohmic Layer)(135)은 상기 반응 조절층(125)에 의해 균일한 반응을 함으로써 균일한 두께로 형성된다. 이로써, 후속 열처리에 의한 응집 현상을 최소화하여 상기 하부 도전층(110)이 후속하여 형성되는 상부 도전층(후술하는 제9도의 145)과 직접 접촉되는 것을 방지할 수 있으므로 종래의 오믹층(Ohmic Layer)의 응집 현상에서 비롯되는 전술한 문제점을 해결할 수 있다.
제8도는 접촉 개구부(120) 저면에 오믹층(Ohmic Layer)(125)만이 남아 있는 것을 도시한 단면도이다. 이는 상기 결과물에서 상기 열처리 공정에 의해 반응하지 않고 남아있는 상기 반응 금속층(130) 및 반응 조절층(125)을 습식 식각 공정을 진행하여 제거함으로써 형성된다.
이렇게 형성된 결과물에서 상기 오믹층(Ohmic Layer)(135)의 노출면을 세척하는 단계를 더 포함할 수 있다. 이는 공정 진행 중에 불가피하게 형성되는 얇은 산화막 등을 제거함으로써 접촉 저항이 증가되는 것을 최소화 할 수 있다. 한편, 도시되지는 않았지만 상기 제8도의 결과물 상에 다른 층, 예컨대 후술하는 제9도의 확산 방지층(140)을 개재함이 없이 상부 도전층(145)만을 증착하여 금속 배선 구조를 형성할 수도 있다.
제9도는 접촉 개구부(120)를 통하여 하부 도전층(110) 상에 오믹층(Ohmic Layer)(135), 확산 방지층(140) 및 상부 도전층(145)이 순차적으로 적층되어 있는 금속 배선 구조를 도시한 단면도로서, 이는 상기 제8도의 결과물에 상기 확산 방지층(140) 및 상부 도전층(145)을 순차적으로 증착함으로써 형성된다. 이때, 상기 확산 방지층(140)을 형성하기 전에 노출된 상기 오믹층(Ohmic Layer)(135)의 표면을 세척하여 그 표면에 발생될 수 있는 산화막 등의 절연 물질을 제거하여 불필요하게 접촉 저항이 증가하는 것을 막을 수 있다. 한편, 상기 확산 방지층(140)를 형성하지 않고 상기 상부 도전층(145)만을 형성하여 금속 배선 구조(도시되지 아니함)를 이룰 수 있다.
상기 확산 방지층 및 상기 상부 도전층은 질화 티타늄(TiN), 질화 텅스텐(WN), 질화 탄탈륨(TaN), 질화 지르코늄(ZrN), 탄화 티타늄(TiC), 탄화 텅스텐(WC), 탄화 탄탈륨(TaC) 및 탄화 지르코늄(ZrC) 등의 고융점 금속 화합물 군 중 어느 하나로 형성할 수 있다.
이때, 상기 상부 도전층은 티타늄(Ti), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 및 지르코늄(Zr) 등의 고융점 금속군 중 어느 하나로도 형성할 수 있다.
상기에서 살펴본 본 발명의 실시예는 종래의 방법에 의한 반도체 소자의 전기적 금속 배선 구조에서 발생하는 하부 도전층(110)과 오믹층(Ohmic Layer)(135)의 계면을 통하여 발생하는 불순물의 외부 확산과 오믹층(Ohmic Layer)(135), 예컨대 티타늄 실리사이드의 응집 현상을 최소화 할 수 있다.
첨부 도면 제10도 및 11도는 본 발명의 다른 실시예를 설명하기 위하여 도시한 단면도들이다.
제10도는 상기 본 발명의 일 실시예에 대한 제7도의 결과물에서 반응 조절층(125)상의 반응 금속층(제7도의 130)만을 제거한 것을 도시한 단면도이다 이때, 노출된 상기 오믹층(Ohmic Layer)(135)의 표면을 세척하여 그 표면에 발생될 수 있는 산화막 등의 절연 물질을 제거하여 불필요하게 접촉 저항이 증가하는 것을 막을 수 있다.
제11도는 결과물 기판 상에 금속 배선 구조가 형성된 것을 도시한 단면도이다. 이는 상기 반응 조절층(125)이 남아있는 결과물의 전면에 확산 방지층(140) 및 상부 도전층(145)를 증착함으로써 형성한다.
첨부 도면 제12도는 종래의 방법에 의한 반도체 소자의 금속 배선 구조에서 티타늄 실리사이드의 SEM 사진이다.
첨부 도면 제13도는 본 발명의 일 실시예에 의한 반도체 소자의 금속 배선 구조에서 티타늄 실리사이드의 SEM 사진이다.
제12도와 제13도를 상호 비교해 보면, 본 발명에 의한 배선 구조에서는 전술한 티타늄 실리사이드의 응집 현상이 방지된 것을 알 수 있다.
첨부 도면 제14도는 본 발명에 의한 반도체 소자의 금속 배선 구조들의 접촉 저항을 도시한 그래프이다. 800℃의 온도 조건에서 RTA 공정을 30분과 60분의 공정 시간을 달리한 경우의 접촉 저항의 변화를 나타내고 있으며, 이로부터 접촉의 크기가 작아져도 종래의 경우(제3도)에 비하여 그 변화 폭이 작음을 알 수 있다.
첨부 도면 제15도는 본 발명에 의안 반도체 소자의 금속 배선 구조들의 접촉 저항 분포를 도시한 그래프이다. 상기와 같은 조건, 즉 800℃의 온도 조건하에서 30분과 60분의 RTA 공정을 진행한 경우의 접촉 저항의 분포 변화를 나타내고 있으며, 이로부터 종래의 경우(제4도)에 비하여 그 분포가 안정성을 가지고 있음을 알 수 있다.
첨부 도면 제16도는 본 발명에 의한 저항 특성이 개선된 것을 도시한 그래프이다. 이는 800℃의 후속 열처리를 진행한 후, 변화된 접촉 저항을 도시한 것으로서, 이 그래프로부터 동일 장비내(In-Situ)에서 반응 조절층으로 티타늄 질화물(TiN)을 증착한 후, 연속적으로 고융점 금속, 예컨대 티타늄을 증착함으로써 실리사이드를 형성한 구조에서, 예컨대 실리콘 질화물(Si3N4)로 이루어진 RTN 층간 절연층과 동일한 저항 감소 효과가 발생함을 알 수 있다.
첨부 도면 제17도는 종래의 금속 배선에서의 발생하는 열화된 저항 특성을 도시한 그래프이다. 이로부터 텅스텐 실리사이드로 이루어진 게이트 라인 위에, 예컨대 실리콘 산화물(SiO2)로 이루어진 RTO 층간 절연층을 형성하는 경우에는 비트라인과 게이트 라인 간의 접촉 저항이 증가하는 것을 알 수 있다.
상기에서 살펴본 바와 같이 본 발명에 의하여 반도체 소자의 전기적 금속 배선 구조를 형성하면 후속되는 고온의 열처리 공정을 진행하여도 종래의 금속 배선 구조의 문제점, 즉 하부 도전층과 오믹층(Ohmic Layer)의 계면을 통한 불순물의 외부 확산으로 초래되는 문제와, 오믹층(Ohmic Layer)을 이루는 티타늄 실리사이드의 응집 현상으로 발생하는 문제를 최소화하여 반도체 소자의 금속 배선 구조의 접촉 저항이 증가되는 것을 억제함으로써, 반도체 소자의 전기적 특성을 유지할 수 있으며, 궁극적으로는 반도체 소자의 집적화를 증가시키는데 큰 기여를 할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 많은 변형이 당 분야에서 통상의 지식을 가진 자에 의하여 실 가능함은 명백하다.

Claims (26)

  1. 반도체 소자의 금속 배선 형성 방법에 있어서, 실리콘 원소를 포함하는 하부 도전층 상에 층간 절연층을 형성하는 제1단계; 상기 층간 절연층을 부분적으로 제거하여 상기 하부 도전층의 일부를 노출시키는 접촉 개구부를 형성하는 제2단계; 상기 접촉 개구부에 의하여 노출된 상기 하부 도전층 상에 반응 조절층 및 반응 금속층을 순차적으로 형성하는 제3단계; 상기 반응 조절층 및 반응 금속층이 형성되어 있는 결과물에 열처리를 함으로써 상기 접촉 개구부 저면의 상기 하부 도전층 상에 오믹층(Ohmic Layer)을 형성하는 제4단계; 상기 반응 금속층을 제거하는 제5단계; 및 결과물 전면 상에 상부 도전층을 형성하는 제6단계를 포함하는 반도체 소자의 고내열 금속 배선 형성 방법.
  2. 제1항에 있어서, 상기 실리콘 원소를 포함하는 하부 도전층은 실리콘 기판 또는 고융점 금속 실리사이드인 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성 방법.
  3. 제1항에 있어서, 상기 반응 금속층 및 상부 도전층은 고융점 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성 방법.
  4. 제3항에 있어서, 상기 고융점 금속은 티타늄(Ti), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 및 지르코늄(Zr) 군 중 어느 하나인 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성 방법.
  5. 제1항에 있어서, 상기 반응 조절층 및 반응 금속층은 고융점 금속을 공기에 노출시키지 않고 동일 장비에서 연속적으로 진행하여(in-situ)형성하는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성방법.
  6. 제1항에 있어서, 상기 반응 조절층 및 상부 도전층은 고융점 금속 화합물로 형성하는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성방법.
  7. 제6항에 있어서, 상기 고융점 금속 화합물은 질화 티타늄(TiN), 질화 팅스텐(WN), 질화 탄탈륨(TaN), 질화 지르코늄(ZrN) 등과 같은 고융점 금속 질화물 중 어느 하나인 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성.
  8. 제6항에 있어서, 상기 고융점 금속 화합물은 탄화 티타늄(TiC), 탄화 텅스텐(WC), 탄화 탄탈륨(TaC) 및 탄화 지르코늄(ZrC) 등과 같은 고융점 금속 탄화물 중 어느 하나인 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성방법.
  9. 제1항에 있어서, 상기 반응 조절층은 상기 반응 금속층보다 상대적으로 얇게 형성하는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성방법.
  10. 제1항에 있어서, 상기 제4단계의 열처리 공정은 불활성 가스 분위기 및 산화 방지 분위기 중 어느 하나의 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성방법.
  11. 제1항에 있어서, 상기 제4단계의 열처리 공정은 600℃ 및 800℃ 중 어느 하나의 온도 조건의 RTA(Rapid Thermal Annealing) 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성방법.
  12. 제1항에 있어서, 상기 제5단계 이후에 노출된 결과물의 전면 상에 확산 방지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성방법.
  13. 제1항에 있어서, 상기 제5단계 이후에 상기 반응 조절층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성방법.
  14. 제13항에 있어서, 상기 반응 조절층을 제거하는 단계 이후에 상기 결과물의 전면 상에 확산 방지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성방법.
  15. 제12항 및 제14항 중 어느 하나의 항에 있어서, 상기 확산 방지층을 형성하는 단계 전에 결과물의 표면을 세척하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성방법.
  16. 제12항 및 제14항 중 어느 하나의 항에 있어서, 상기 확산 방지층은 고융점 금속 화합물로 형성되는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 형성방법.
  17. 반도체 소자의 금속 배선 구조에 있어서, 실리콘 원소를 함유하는 하부 도전층; 상기 하부 도전층을 부분적으로 노출시키는 접촉 개구부를 갖는 층간 절연층; 상기 접촉 개구부에 의해 노출된 상기 하부 도전층 상에 형성된 오믹층(Ohmic Layer); 상기 층간 절연층 외면 상에 형성된 반응 조절층; 상기 반응 조절층 및 오믹층(Ohmic Layer) 상에 형성된 상부 도전층을 구비하는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 구조.
  18. 제17항에 있어서, 상기 실리콘 원소를 포함하는 하부 도전층은 실리콘 기판 또는 고융점 금속 실리사이드인 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 구조.
  19. 제17항에 있어서, 상기 오믹층(Ohmic Layer)은 준안정상(C-49) 및 안정상(C-54)의 실리사이드 중 어느 하나의 실리사이드로 이루어진 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 구조.
  20. 제17항에 있어서, 상기 상부 도전층은 고융점 금속으로 형성된 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 구조.
  21. 제20항에 있어서, 상기 고융점 금속은 티타늄(Ti), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 및 지르코늄(Zr) 군 중 어느 하나인 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 구조.
  22. 제17항에 있어서, 상기 반응 조절층 및 상부 도전층은 고융점 금속 화합물로 형성된 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 구조.
  23. 제22항에 있어서, 상기 고융점 금속 화합물은 질화 티타늄(TiN), 질화 텅스텐(WN), 질화 탄탈륨(TaN), 질화 지르코늄(ZrM) 등과 같은 고융점 금속 질화물 중 어느 하나인 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 구조.
  24. 제22항에 있어서, 상기 고융점 금속 화합물은 탄화 티타늄(TiC), 탄화 텅스텐(WC), 탄화 탄탈륨(TaC) 및 탄화 지르코늄(ZrC) 등과 같은 고융점 금속 탄화물 중 어느 하나인 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 구조.
  25. 제17항에 있어서, 상기 반응 조절층 및 오믹층(Ohmic Layer)의 외면과 상기 상부 도전층 사이에 확산 방지층이 더 구비되어 있는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 구조.
  26. 제25항에 있어서, 상기 확산 방지층은 고융점 금속 화합물로 형성되는 것을 특징으로 하는 반도체 소자의 고내열 금속 배선 구조.
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