KR100318686B1 - 반도체 장치의 다층 게이트 전극 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 다층 게이트 전극 및 그 제조 방법이 개시되어 있다. 활성 영역과 비활성 영역으로 구분되어진 반도체 기판의 활성 영역과 비활성 영역의 각 상부에 게이트들이 형성되는 반도체 장치에 있어서, 활성 영역 상부의 게이트는 폴리실리콘층으로 형성되며, 비활성 영역 상부의 게이트는 폴리실리콘층 및 상기 폴리실리콘층의 상부에 적층된 금속 실리사이드층을 포함한 다층 구조로 형성된다. 따라서, 활성 영역의 게이트를 폴리실리콘층만으로 형성함으로써 폴리실리콘층 내의 보이드 생성을 근원적으로 제거할 수 있다. 또한, 폴리실리콘층과 금속 실리사이드층 사이에 절연층을 삽입함으로써, 금속 실리사이드층과 폴리실리콘층 간의 반응을 억제하여 폴리실리콘층 내에 보이드가 생성되는 것을 방지할 수 있다.

Description

반도체 장치의 다층 게이트 전극 및 그 제조 방법{MULTI-GATE ELECTRODE IN SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 모스(metal oxide semiconductor; MOS) 트랜지스터에 있어서 폴리실리콘과 금속 실리사이드를 포함하는 다층 게이트 전극 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화, 고성능화 및 저전압화됨에 따라, 칩 상에 형성되는 패턴의 크기가 작아질 뿐만 아니라 패턴들 간의 간격도 점점 좁아지고 있다. 과거에는 폴리실리콘이 게이트 전극 및 배선 재료로 매우 유용한 물질이었으나, 패턴들이 점점 작아짐에 따라 폴리실리콘의 비저항이 너무 커서 RC 시간 지연 및 IR 전압 강하 등이 증가하였다. 이에 따라, 폴리실리콘과 유사한 특성을 가지면서 그 보다 수∼수십배 낮은 비저항을 갖는 폴리사이드(polycide), 즉 폴리실리콘과 고융점 금속 실리사이드(refractory metal silicide)의 복합층이 VLSI 제조 공정에 적당한 것으로 밝혀졌다.
텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 및 탄탈륨(Ta)과 같은 고융점 금속의 실리사이드는 VLSI 집적 회로의 제조에서 사용되는 저저항 배선 물질로 적당하다. 실리사이드는 고농도로 도핑된(doped) 폴리실리콘과 결합하여 폴리사이드 구조의게이트 전극을 형성한다. 고융점 금속 실리사이드를 증착하는 바람직한 방법은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법이다. 특히, 텅스텐 실리사이드는 폴리실리콘과 결합하여 사용하는데 있어서 셀프-패시베이션(self-passivation), 습식 화학제(wet chemical)에 대한 안정성(stability), 표면 거칠기(surface roughness), 접착성(adhesion), 산화성(oxidation) 및 재현성(reproducibility) 등의 특성이 우수한 것으로 알려져 있다.
도 1은 폴리실리콘과 텅스텐 실리사이드로 이루어진 종래의 폴리사이드 게이트 전극의 구조를 단면도이다.
도 1을 참조하여 종래의 폴리사이드 게이트 전극의 제조 방법을 설명하면 다음과 같다.
먼저, 필드 산화막(12)에 의해 활성 영역과 비활성 영역(즉, 필드 산화막이 형성된 영역)이 구분되어진 반도체 기판(10)의 상부에 열산화 공정을 실시하여 게이트 산화막(13)을 형성한 후, 그 상부에 도핑된 폴리실리콘층(14)을 저압 화학 기상 증착(LPCVD) 방법으로 형성한다. WF6를 소오스 가스로 사용하는 저압 화학 기상 증착 방법에 의해 텅스텐 실리사이드층(15)을 폴리실리콘층(14)의 상부에 형성한다. 텅스텐 실리사이드층(15)의 상부에 산화물을 화학 기상 증착 방법으로 증착하여 절연층(16)을 형성한다. 여기서, 절연층(16)은 텅스텐 실리사이드층(15)의 리프팅(lifting)을 방지하는 역할을 한다.
이어서, 사진 및 식각 공정에 의해 절연층(16), 텅스텐 실리사이드층(15) 및 폴리실리콘층(14)을 식각하여 폴리사이드 게이트 전극을 형성한다.
그러나, 상술한 종래 방법에 의하면, 저압 화학 기상 증착 방법으로 텅스텐 실리사이드층을 형성할 때 소오스 가스로 사용하는 WF6에서 불소(F) 이온이 완전히 휘발되지 않고 게이트 산화막 내로 확산되어 게이트 산화막의 특성을 저하시키는 문제가 발생한다. 또한, 텅스텐 실리사이드층 내에서의 텅스텐과 실리콘의 조성비, 텅스텐 실리사이드층과 폴리실리콘층 간의 계면 상태, 폴리실리콘층의 불순물 농도, 그리고 폴리실리콘층의 그레인(grain) 크기 등 많은 요인에 의해, 게이트 전극의 패터닝 후 진행하는 후속 열처리 공정에서 폴리실리콘층 내의 실리콘(Si)이 텅스텐 실리사이드층으로 확산되어 폴리실리콘층 내에 보이드(void)가 생성되는 문제가 있다. 이러한 보이드가 심할 경우 게이트 산화막의 불량(fail)이 발생하여 트랜지스터의 전기적 특성을 열화시키게 된다.
이에 따라, 폴리실리콘층과 금속 실리사이드층의 사이에 티타늄 나이트라이드(TiN)나 텅스텐 나이트라이드(WN)의 금속성 물질(metallic material)로 이루어진 확산 방지층(diffusion barrier layer)을 형성하는 방법들이 제안되었다. 상기 방법들은 미합중국 특허공보 제5,164,333호, 대한민국 특허출원 제95-31020호, 그리고 케이 카사이(K.Kasai) 등에 의한 테크티컬 다이제스트 IEDM'94, pp 497∼500, 'W/WNx/Poly-Si Gate Technology for Future High Speed Deep Submicron CMOS LSIs'에 개시되어 있다.
티타늄 나이트라이드나 텅스텐 나이트라이드로 이루어진 확산 방지층은 스퍼터링 방법에 의해 증착하며, 금속 실리사이드층, 예컨대 텅스텐 실리사이드층을 형성할 때 소오스 가스로 사용하는 WF6에서 불소(F) 이온이 게이트 산화막 내로 확산되는 것을 효과적으로 방지한다.
그러나, 티타늄 나이트라이드나 텅스텐 나이트라이드와 같은 확산 방지층은 금속 실리사이드와 동일한 특성을 갖는 금속성 물질로 형성되므로 금속 실리사이드층과 폴리실리콘층 간의 반응을 억제하지 못한다. 또한, 확산 방지층은 스퍼터링 방법으로 증착되어 막 자체가 다소 성긴 조직을 갖기 때문에, 그레인 간의 경계를 따라 금속 실리사이드층과 폴리실리콘층이 서로 반응할 수 있다.
따라서, 본 발명의 목적은 폴리실리콘과 금속 실리사이드를 포함하는 다층 게이트 전극의 패터닝 후 실시하는 후속 열처리 공정시 폴리실리콘층 내에 보이드가 생성되는 것을 방지할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 폴리실리콘과 금속 실리사이드를 포함하는 다층 게이트 전극의 패터닝 후 실시하는 후속 열처리 공정시 도핑된 폴리실리콘층 내에 보이드가 생성되는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 반도체 장치의 게이트 전극의 구조를 도시한 단면도.
도 2는 본 발명의 제1 실시예에 의한 반도체 장치의 다층 게이트 전극의 구조를 도시한 단면도.
도 3 내지 도 7은 도 2에 도시한 다층 게이트 전극의 제조 방법을 설명하기 위한 단면도들.
도 8 및 도 9는 본 발명의 제2 실시예에 의한 반도체 장치의 다층 게이트 전극의 제조 방법을 설명하기 위한 단면도들.
도 10 내지 도 12는 본 발명의 제3 실시예에 의한 반도체 장치의 다층 게이트 전극의 제조 방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 반도체 기판 102, 202, 302 : 필드 산화막
104, 204, 304 : 게이트 절연층 106, 206, 306 : 폴리실리콘층
108, 210, 312 : 금속 실리사이드층 110 : 절연층208, 308 : 제1 절연층 212, 312 : 제2 절연층
상기 목적을 달성하기 위하여 본 발명은, 활성 영역과 비활성 영역으로 구분되어진 반도체 기판의 상기 활성 영역과 비활성 영역의 각 상부에 게이트들이 형성되는 반도체 장치에 있어서, 상기 활성 영역 상부의 게이트는 폴리실리콘층으로 형성되며, 상기 비활성 영역 상부의 게이트는 폴리실리콘층 및 상기 폴리실리콘층의 상부에 적층된 금속 실리사이드층을 포함한 다층 구조로 형성된 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 활성 영역의 폴리실리콘층 상부 및 비활성 영역의 금속 실리사이드층 상부에 형성된 절연층을 더 구비한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 활성 영역과 비활성 영역으로 구분되어진 반도체 기판의 상기 활성 영역과 비활성 영역의 각 상부에 게이트들이 형성되는 반도체 장치에 있어서, 상기 게이트들은 폴리실리콘층 및 상기 폴리실리콘층의 상부에 적층된 금속 실리사이드층을 포함한 다층 구조로 형성되며, 상기 활성 영역 상부의 게이트에는 상기 폴리실리콘층과 상기 금속 실리사이드층의 사이에 제1 절연층이 형성된 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 제1 절연층은 산화물, SiN 또는 SiON으로 형성된다.
바람직하게는, 제1 절연층은 10∼100Å의 두께로 형성된다.
바람직하게는, 게이트들의 금속 실리사이드층 상부에 형성된 제2 절연층을 더 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 활성 영역과 비활성 영역으로 구분하는 단계; 상기 반도체 기판의 상부에 게이트 절연층, 폴리실리콘층 및 금속 실리사이드층을 순차적으로 형성하는 단계; 및 상기 활성 영역의 금속 실리사이드층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 활성 영역의 금속 실리사이드층을 제거하는 단계 후, 결과물의 상부에 절연층을 형성하는 단계를 더 구비한다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 활성 영역과 비활성 영역으로 구분하는 단계; 상기 반도체 기판의 상부에 게이트 절연층 및 폴리실리콘층을 순차적으로 형성하는 단계; 상기 폴리실리콘층의 상부에 치밀한 막 조직을 가지면서 균일한 막 특성을 갖도록 제1 절연층을 형성하는 단계; 및 상기 제1 절연층의 상부에 금속 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 금속 실리사이드층을 형성하는 단계 후, 결과물의 상부에 제2 절연층을 형성하는 단계를 더 구비한다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 활성 영역과 비활성 영역으로 구분하는 단계; 상기 반도체 기판의 상부에 게이트 절연층, 폴리실리콘층 및 제1 절연층을 순차적으로 형성하는 단계; 상기 비활성 영역의 제1 절연층을 제거하는 단계; 및 상기 결과물의 상부에 금속 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
상술한 바와 같이 본 발명에 의하면, 폴리실리콘층에 생성되는 보이드에 의한 게이트 절연층의 불량이 문제시되는 활성 영역의 게이트를 폴리실리콘층만으로 형성함으로써 폴리실리콘층 내의 보이드 생성을 근원적으로 제거할 수 있다. 또한,활성 영역과 비활성 영역의 게이트들을 모두 폴리사이드 구조로 형성하는 경우에 있어서, 폴리실리콘층과 금속 실리사이드층의 사이에 치밀한 막 조직과 균일한 막 특성을 갖는 절연층을 형성한다. 따라서, 절연층에 의해 후속 열처리 공정에서 금속 실리사이드층과 폴리실리콘층 간의 반응을 억제하여 폴리실리콘층 내에 보이드가 생성되는 것을 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2는 본 발명의 제1 실시예에 의한 반도체 장치의 다층 게이트 전극의 구조를 도시한 단면도이다.
도 2를 참조하면, 필드 산화막(102)에 의해 활성 영역 및 비활성 영역이 구분되어진 반도체 기판(100)의 활성 영역의 상부에 형성된 게이트(A)는 게이트 절연층(104)의 상부에 적층된 폴리실리콘층(106) 및 폴리실리콘층(106)의 상부에 적층된 절연층(110)을 포함한다.
반도체 기판(100)의 비활성 영역의 상부에 형성된 게이트(B)는 게이트 절연층(104)의 상부에 적층된 폴리실리콘층(106), 폴리실리콘층(106)의 상부에 적층된 금속 실리사이드층(108) 및 금속 실리사이드층(108)의 상부에 적층된 절연층(110)을 포함한다.
상술한 제1 실시예에 의하면, 폴리실리콘층(106)에 생성되는 보이드에 의한 게이트 절연층(104)의 불량이 문제시되는 활성 영역의 게이트(A)를 폴리실리콘층(106)만으로 형성함으로써, 활성 영역에서 폴리실리콘층(106) 내의 보이드 생성을 근원적으로 제거할 수 있다. 또한, 활성 영역의 게이트(A)를 폴리실리콘층(106)만으로 형성하므로 금속 실리사이드층(108)의 형성시 소오스 가스로 사용하는 WF6의 불소 이온이 게이트 절연층(104)으로 확산되는 것을 근원적으로 제거할 수 있다. 반면에, 두꺼운 필드 산화막(102)의 상부에 게이트(B)가 형성되는 비활성 영역에서는 폴리실리콘층(106) 내의 보이드 생성이나 불소 이온의 확산이 문제시되지 않으므로 게이트(B)를 폴리사이드 구조로 형성한다. 여기서, 활성 영역의 게이트(A)를 폴리실리콘층(106)만으로 형성하면 폴리사이드 게이트 구조에 비해 신호 전달 속도의 지연이 증가할 수 있으나, 폴리실리콘층(106)의 불순물 농도를 증가시켜 이 문제를 해결할 수 있다.
이하, 상술한 본 발명의 제1 실시예에 의한 다층 게이트 전극의 제조 방법을 도 3 내지 도 7을 참조하여 설명하고자 한다.
도 3은 폴리실리콘층(106) 및 금속 실리사이드층(108)을 형성하는 단계를 도시한다. 통상의 소자분리 공정에 의해 반도체 기판(100)의 상부에 필드 산화막(102)을 형성함으로써, 반도체 기판(100)을 활성 영역과 비활성 영역으로 구분한다. 열산화 공정을 통해 반도체 기판(100)의 상부에 게이트 절연층(104)을 형성한 후, 게이트 절연층(104)의 상부에 도핑된 폴리실리콘층(106)을 저압 화학 기상 증착(LPCVD) 방법에 의해 500∼2000Å의 두께로 형성한다.
이어서, 폴리실리콘층(106)의 상부에 금속 실리사이드층(108)을 저압 화학 기상 증착 방법에 의해 500∼2000Å의 두께로 형성한다. 금속 실리사이드층(108)은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 및 탄탈륨(Ta)과 같은 고융점 금속의 실리사이드로 형성하며, 바람직하게는 텅스텐 실리사이드로 형성한다.
이어서, 사진 공정을 통해 금속 실리사이드층(108)의 상부에 활성 영역을 노출시키는 제1 포토레지스트 패턴(109)을 형성한다.
도 4는 절연층(110)을 형성하는 단계를 도시한다. 제1 포토레지스트 패턴(109)을 식각 마스크로 이용하여 노출된 활성 영역의 금속 실리사이드층(108)을 식각 방법으로 제거한다. 제1 포토레지스트 패턴(109)을 에싱 및 스트립 방법으로 제거한 후, 결과물의 상부에 산화물을 화학 기상 증착 방법에 의해 10∼10000Å의 두께로 증착하여 절연층(110)을 형성한다.
도 5는 사진 공정을 통해 절연층(110)의 상부에 게이트 패터닝을 위한 제2 포토레지스트 패턴(111)을 형성하는 단계를 도시한다.
도 6은 제2 포토레지스트 패턴(111)을 식각 마스크로 이용하여 절연층(110)을 게이트 패턴으로 패터닝하는 단계를 도시한다. 이어서, 제2 포토레지스트 패턴(111)을 에싱 및 스트립 방법으로 제거한다.
도 7은 게이트(A, B)를 형성하는 단계를 도시한다. 패터닝된 절연층(110)을 식각 마스크로 이용하여 노출된 금속 실리사이드층(108) 및 폴리실리콘층(106)을 식각한다. 그 결과, 활성 영역의 상부에는 폴리실리콘층(106) 및 절연층(110)이 적층된 게이트(A)가 형성되고, 비활성 영역의 상부에는 폴리실리콘층(106), 금속 실리사이드층(108) 및 절연층(110)이 적층된 게이트(B)가 형성된다.
도 8 및 도 9는 본 발명의 제2 실시예에 의한 반도체 장치의 다층 게이트 전극의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 폴리실리콘층(206), 제1 절연층(208), 금속 실리사이드층(210) 및 제2 절연층(212)을 형성하는 단계를 도시한다. 통상의 소자분리 공정에 의해 반도체 기판(200)의 상부에 필드 산화막(202)을 형성함으로써, 반도체 기판(200)을 활성 영역과 비활성 영역으로 구분한다. 열산화 공정을 통해 반도체 기판(200)의 활성 영역의 표면에 게이트 절연층(204)을 형성한 후, 게이트 절연층(204)의 상부에 도핑된 폴리실리콘층(206)을 저압 화학 기상 증착(LPCVD) 방법에 의해 500∼2000Å의 두께로 형성한다.
이어서, 폴리실리콘층(206)의 상부에 산화물, SiN 또는 SiON을 저압 화학 기상 증착 방법에 의해 증착하여 제1 절연층(208)을 형성한다. 제1 절연층(208)은 게이트 전극의 동작 전압에서 절연 특성이 파괴되는 두께 이하의 두께, 바람직하게는 100Å 이하의 두께로 형성한다.
이어서, 제1 절연층(208)의 상부에 금속 실리사이드층(210)을 저압 화학 기상 증착 방법에 의해 500∼2000Å의 두께로 형성한다. 금속 실리사이드층(210)은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 및 탄탈륨(Ta)과 같은 고융점 금속의 실리사이드로 형성하며, 바람직하게는 텅스텐 실리사이드로 형성한다.
이어서, 금속 실리사이드층(210)의 상부에 산화물을 화학 기상 증착 방법에 의해 10∼10000Å의 두께로 증착하여 제2 절연층(212)을 형성한다.
도 9는 다층 게이트 전극을 형성하는 단계를 도시한다. 사진 공정을 통해 제2 절연층(212)의 상부에 게이트 패터닝을 위한 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 포토레지스트 패턴을 식각 마스크로 이용하여 제2절연층(212)을 게이트 패턴으로 패터닝한 후, 포토레지스트 패턴을 에싱 및 스트립 방법으로 제거한다. 패터닝된 제2 절연층(212)을 식각 마스크로 이용하여 노출된 금속 실리사이드층(210), 제1 절연층(208) 및 폴리실리콘층(206)을 식각함으로써 다층 게이트 전극을 형성한다. 이때, 제1 절연층(208)을 100Å 이하의 초박막으로 형성할 경우, 금속 실리사이드층(210), 제1 절연층(208) 및 폴리실리콘층(206)을 인-시튜(in-situ)로 식각할 수 있다.
상술한 본 발명의 제2 실시예에 의하면, 활성 영역과 비활성 영역의 각 상부에 형성되는 게이트들을 모두 폴리사이드 구조로 형성하면서 폴리실리콘층(206)과 금속 실리사이드층(210) 사이에 제1 절연층(208)을 형성한다. 제1 절연층(208)은 게이트의 패터닝후 실시하는 후속 열처리 공정시 금속 실리사이드층(210)과 폴리실리콘층(206) 간의 반응을 억제하므로, 폴리실리콘층(206) 내에 보이드가 생성되는 것을 방지할 수 있다. 또한, 제1 절연층(208)은 금속 실리사이드층(210)을 형성할 때 소오스 가스로 사용하는 WF6의 불소 이온이 게이트 절연층(204)으로 확산되는 것을 억제하는 역할을 한다.
도 10 내지 도 12는 본 발명의 제3 실시예에 의한 반도체 장치의 다층 게이트 전극의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 폴리실리콘층(306) 및 제1 절연층(308)을 형성하는 단계를 도시한다. 통상의 소자분리 공정에 의해 반도체 기판(300)의 상부에 필드 산화막(302)을 형성함으로써, 반도체 기판(300)을 활성 영역과 비활성 영역으로 구분한다. 열산화 공정을 통해 반도체 기판(300)의 상부에 게이트 절연층(304)을 형성한 후, 게이트절연층(304)의 상부에 도핑된 폴리실리콘층(306)을 저압 화학 기상 증착(LPCVD) 방법에 의해 500∼2000Å의 두께로 형성한다.
이어서, 폴리실리콘층(306)의 상부에 산화물, SiN 또는 SiON과 같은 절연 물질을 바람직하게는 저압 화학 기상 증착 방법에 의해 10∼10000Å의 두께로 증착하여 제1 절연층(308)을 형성한다. 바람직하게는, 제1 절연층(308)은 동작 전압에서 절연 특성이 파괴되는 두께 이하의 두께, 예컨대 100Å의 두께로 형성함으로써 폴리실리콘층(306)과 후속 공정에서 형성될 금속 실리사이드층(310) 사이의 전기적 콘택을 가능하게 한다.
이어서, 사진 공정을 통해 제1 절연층(308)의 상부에 비활성 영역을 노출시키는 제1 포토레지스트 패턴(309)을 형성한다.
도 11은 금속 실리사이드층(310) 및 제2 절연층(312)을 형성하는 단계를 도시한다. 제1 포토레지스트 패턴(309)을 식각 마스크로 이용하여 노출된 비활성 영역의 제1 절연층(308)을 식각 방법으로 제거한다. 제1 포토레지스트 패턴(309)을 에싱 및 스트립 방법으로 제거한 후, 결과물의 상부에 금속 실리사이드층(310)을 저압 화학 기상 증착 방법에 의해 500∼2000Å의 두께로 형성한다. 금속 실리사이드층(310)은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 및 탄탈륨(Ta)과 같은 고융점 금속의 실리사이드로 형성하며, 바람직하게는 텅스텐 실리사이드로 형성한다.
이어서, 금속 실리사이드층(310)의 상부에 산화물을 화학 기상 증착 방법에 의해 10∼10000Å의 두께로 증착하여 제2 절연층(312)을 형성한다. 사진 공정을 통해 제2 절연층(312)의 상부에 게이트 패터닝을 위한 제2 포토레지스트 패턴(313)을형성한다.
도 12는 게이트(C, D)를 형성하는 단계를 도시한다. 제2 포토레지스트 패턴(313)을 식각 마스크로 이용하여 제2 절연층(312)을 게이트 패턴으로 패터닝한 후, 제2 포토레지스트 패턴(313)을 에싱 및 스트립 방법으로 제거한다. 이어서, 패터닝된 제2 절연층(312)을 식각 마스크로 이용하여 노출된 금속 실리사이드층(310), 제1 절연층(308) 및 폴리실리콘층(306)을 식각한다. 이때, 제1 절연층(308)을 100Å 이하의 초박막으로 형성할 경우, 금속 실리사이드층(310), 제1 절연층(308) 및 폴리실리콘층(306)을 인-시튜(in-situ)로 식각할 수 있다.
상기 식각 공정에 의해 활성 영역의 상부에는 폴리실리콘층(306), 제1 절연층(308), 금속 실리사이드층(310) 및 제2 절연층(312)이 적층된 게이트(C)가 형성되고, 비활성 영역의 상부에는 폴리실리콘층(306), 금속 실리사이드층(310) 및 제2 절연층(312)이 적층된 게이트(D)가 형성된다.
상술한 본 발명의 제3 실시예에 의하면, 활성 영역과 비활성 영역의 각 상부에 형성되는 게이트들을 모두 폴리사이드 구조로 형성하면서 활성 영역의 게이트(C)에는 폴리실리콘층(306)과 금속 실리사이드층(310) 사이에 제1 절연층(308)을 형성한다. 제1 절연층(308)은 게이트의 패터닝후 실시하는 후속 열처리 공정시 금속 실리사이드층(310)과 폴리실리콘층(306) 간의 반응을 억제하므로, 폴리실리콘층(306) 내에 보이드가 생성되는 것을 방지할 수 있다. 또한, 제1 절연층(308)은 금속 실리사이드층(310)을 형성할 때 소오스 가스로 사용하는 WF6의 불소 이온이 게이트 절연층(304)으로 확산되는 것을 억제하는 역할을 한다.
이에 반하여, 비활성 영역의 게이트(D)에는 제1 절연층(308)을 형성하지 않으므로 폴리실리콘층(306)과 금속 실리사이드층(310) 간의 콘택 저항을 최소화하여 신호 전달 속도의 지연을 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 폴리실리콘층에 생성되는 보이드에 의한 게이트 절연층의 불량이 문제시되는 활성 영역의 게이트를 폴리실리콘층만으로 형성함으로써 폴리실리콘층 내의 보이드 생성을 근원적으로 제거할 수 있다. 또한, 활성 영역과 비활성 영역의 게이트들을 모두 폴리사이드 구조로 형성하는 경우에 있어서, 폴리실리콘층과 금속 실리사이드층 사이에 절연층을 형성함으로써 후속 열처리 공정시 금속 실리사이드층과 폴리실리콘층 간의 반응을 억제하여 폴리실리콘층 내에 보이드가 생성되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 활성 영역과 비활성 영역으로 구분되어진 반도체 기판의 상기 활성 영역과 비활성 영역의 각 상부에 게이트들이 형성되는 반도체 장치에 있어서,
    상기 활성 영역 상부의 게이트는 폴리실리콘층 및 상기 폴리실리콘층의 상부에 형성된 절연층으로 형성되며,
    상기 비활성 영역 상부의 게이트는 폴리실리콘층 및 상기 폴리실리콘층의 상부에 기상화학증착법으로 적층된 고융점 금속 실리사이드층을 포함한 다층 구조로 형성된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 비활성 영역의 상기 금속 실리사이드층 상부에 형성된 절연층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 활성 영역과 비활성 영역으로 구분되어진 반도체 기판의 상기 활성 영역과 비활성 영역의 각 상부에 게이트들이 형성되는 반도체 장치에 있어서,
    상기 게이트들은 폴리실리콘층 및 상기 폴리실리콘층의 상부에 적층된 금속 실리사이드층을 포함한 다층 구조로 형성되며,
    상기 활성 영역 상부의 게이트에는 상기 폴리실리콘층과 상기 금속 실리사이드층의 사이에 제1 절연층이 형성된 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제1 절연층은 산화물, SiN 또는 SiON으로 형성된 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서, 상기 제1 절연층은 10∼100Å의 두께로 형성된 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서, 상기 게이트들의 상기 금속 실리사이드층 상부에 형성된 제2 절연층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 활성 영역과 비활성 영역으로 구분하는 단계;
    상기 반도체 기판의 상부에 게이트 절연층, 폴리실리콘층 및 금속 실리사이드층을 순차적으로 형성하는 단계; 및
    상기 활성 영역의 금속 실리사이드층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 활성 영역의 금속 실리사이드층을 제거하는 단계 후, 상기 결과물의 상부에 절연층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 활성 영역과 비활성 영역으로 구분하는 단계;
    상기 반도체 기판의 상부에 게이트 절연층 및 폴리실리콘층을 순차적으로 형성하는 단계;
    상기 폴리실리콘층의 상부에 치밀한 막 조직을 가지면서 균일한 막 특성을 갖도록 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층의 상부에 금속 실리사이드층을 화학기상증착법으로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제1 절연층은 산화물, SiN 또는 SiON으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 제1 절연층은 저압 화학 기상 증착(LPCVD) 방법으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서, 상기 제1 절연층은 10∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항에 있어서, 상기 금속 실리사이드층을 형성하는 단계 후, 상기 결과물의 상부에 제2 절연층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 활성 영역과 비활성 영역으로 구분하는 단계;
    상기 반도체 기판의 상부에 게이트 절연층, 폴리실리콘층 및 제1 절연층을 순차적으로 형성하는 단계;
    상기 비활성 영역의 제1 절연층을 제거하는 단계; 및
    상기 결과물의 상부에 금속 실리사이드층을 형성하는 단계를 구비하는 것을특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 제1 절연층은 산화물, SiN 또는 SiON으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서, 상기 제1 절연층은 10∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제14항에 있어서, 상기 금속 실리사이드층을 형성하는 단계 후, 상기 결과물의 상부에 제2 절연층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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