JPH04324672A - 抵抗形成法 - Google Patents
抵抗形成法Info
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- JPH04324672A JPH04324672A JP12210291A JP12210291A JPH04324672A JP H04324672 A JPH04324672 A JP H04324672A JP 12210291 A JP12210291 A JP 12210291A JP 12210291 A JP12210291 A JP 12210291A JP H04324672 A JPH04324672 A JP H04324672A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型ＬＳＩ等の
製造に用いるに好適な抵抗形成法に関し、高抵抗率の抵
抗材層の上にエッチングマスク用の絶縁膜を介して低抵
抗率の抵抗材層又は導電材層を形成した後選択エッチン
グ処理を行なうことにより高抵抗と低抵抗、電極又は配
線とを少ない工程数で形成可能としたものである。
製造に用いるに好適な抵抗形成法に関し、高抵抗率の抵
抗材層の上にエッチングマスク用の絶縁膜を介して低抵
抗率の抵抗材層又は導電材層を形成した後選択エッチン
グ処理を行なうことにより高抵抗と低抵抗、電極又は配
線とを少ない工程数で形成可能としたものである。
【０００２】
【従来の技術】従来、ＭＯＳ型ＬＳＩの製造プロセスと
しては、ポリサイドゲートプロセスが知られている。ポ
リサイドとは、ポリＳｉ（シリコン）層の上にシリサイ
ド（例えばＭｏ３Ｓｉ４、ＷＳｉ、ＴｉＳｉ等の高融点
金属とシリコンの化合物）層を形成し、ポリＳｉに比べ
て約１０分の１に抵抗率を低減させたものである。この
ポリサイドをゲート電極乃至配線材料として用い、ポリ
サイドゲートパターンをマスクとして半導体表面に選択
的に不純物イオンを注入するなどしてソース及びドレイ
ン領域を形成するのがポリサイドゲートプロセスである
。
しては、ポリサイドゲートプロセスが知られている。ポ
リサイドとは、ポリＳｉ（シリコン）層の上にシリサイ
ド（例えばＭｏ３Ｓｉ４、ＷＳｉ、ＴｉＳｉ等の高融点
金属とシリコンの化合物）層を形成し、ポリＳｉに比べ
て約１０分の１に抵抗率を低減させたものである。この
ポリサイドをゲート電極乃至配線材料として用い、ポリ
サイドゲートパターンをマスクとして半導体表面に選択
的に不純物イオンを注入するなどしてソース及びドレイ
ン領域を形成するのがポリサイドゲートプロセスである
。
【０００３】ポリサイドゲートプロセスは、ゲート抵抗
及び配線抵抗を低減して高速化を図るのに適しており、
例えば１μｍ以下の設計ルールが適用される微細寸法の
ＭＯＳ型ＬＳＩ等では広く利用されている。ポリサイド
ゲートＭＯＳ型ＬＳＩの製造に際して抵抗を形成する場
合、低抵抗についてはポリサイドゲートと共通の工程で
形成可能であるが、高抵抗についてはポリサイドゲート
と共通の工程で形成する方法と、ポリサイドゲートとは
別の工程で形成する方法とが考えられる。
及び配線抵抗を低減して高速化を図るのに適しており、
例えば１μｍ以下の設計ルールが適用される微細寸法の
ＭＯＳ型ＬＳＩ等では広く利用されている。ポリサイド
ゲートＭＯＳ型ＬＳＩの製造に際して抵抗を形成する場
合、低抵抗についてはポリサイドゲートと共通の工程で
形成可能であるが、高抵抗についてはポリサイドゲート
と共通の工程で形成する方法と、ポリサイドゲートとは
別の工程で形成する方法とが考えられる。
【０００４】高抵抗を必要とするＭＯＳ型ＬＳＩとして
は、例えばＤＡ変換器又はＡＤ変換器を搭載したＬＳＩ
のようなディジタル−アナログ混載ＬＳＩ等が存在する
。この種のＬＳＩでは、例えばラダー抵抗として高精度
の高抵抗を小さい寸法で形成することが要求される。
は、例えばＤＡ変換器又はＡＤ変換器を搭載したＬＳＩ
のようなディジタル−アナログ混載ＬＳＩ等が存在する
。この種のＬＳＩでは、例えばラダー抵抗として高精度
の高抵抗を小さい寸法で形成することが要求される。
【０００５】
【発明が解決しようとする課題】上記したようにポリサ
イドゲートと共通の工程で高抵抗を形成する方法にあっ
ては、抵抗路を長く形成する必要があり、チップサイズ
が大きくなること、浮遊容量の増大により高速化の妨げ
になること等の問題点があった。この場合、ポリサイド
堆積を繰返すことにより小面積領域内に高抵抗を作るこ
とも可能であるが、このようにすると表面の凹凸が大き
くなり、信頼性の低下を招く不都合がある。
イドゲートと共通の工程で高抵抗を形成する方法にあっ
ては、抵抗路を長く形成する必要があり、チップサイズ
が大きくなること、浮遊容量の増大により高速化の妨げ
になること等の問題点があった。この場合、ポリサイド
堆積を繰返すことにより小面積領域内に高抵抗を作るこ
とも可能であるが、このようにすると表面の凹凸が大き
くなり、信頼性の低下を招く不都合がある。
【０００６】また、ポリサイドゲートと別工程で高抵抗
を形成する方法にあっては、例えば抵抗率の高い材料を
堆積し、パターニングする工程を追加する必要があり、
コスト高を招く不都合があった。
を形成する方法にあっては、例えば抵抗率の高い材料を
堆積し、パターニングする工程を追加する必要があり、
コスト高を招く不都合があった。
【０００７】この発明の目的は、少ない工程数で高抵抗
と低抵抗、電極又は配線とを形成することのできる新規
な抵抗形成法を提供することにある。
と低抵抗、電極又は配線とを形成することのできる新規
な抵抗形成法を提供することにある。
【０００８】
【課題を解決するための手段】この発明による第１の抵
抗形成法は、（ａ）基板の絶縁性表面に比較的抵抗率の
高い抵抗材を被着して第１の抵抗材層を形成する工程と
、（ｂ）前記第１の抵抗材層の上に所望の第１の抵抗パ
ターンに対応して絶縁膜を形成する工程と、（ｃ）前記
第１の抵抗材層及び前記絶縁膜を覆って比較的抵抗率の
低い抵抗材を被着して第２の抵抗材層を形成する工程と
、（ｄ）前記絶縁膜を第１のエッチングマスクとして用
い且つ前記第２の抵抗材層上に所望の第２の抵抗パター
ンに対応した第２のエッチングマスクを配置した状態で
前記第１及び第２の抵抗材層の積層を選択的にエッチ除
去することにより前記第１の抵抗パターンに対応して残
存する前記第１の抵抗材層の一部からなる第１の抵抗と
前記第２の抵抗パターンに対応して残存する前記積層の
一部からなる第２の抵抗とを形成する工程とを含むもの
である。
抗形成法は、（ａ）基板の絶縁性表面に比較的抵抗率の
高い抵抗材を被着して第１の抵抗材層を形成する工程と
、（ｂ）前記第１の抵抗材層の上に所望の第１の抵抗パ
ターンに対応して絶縁膜を形成する工程と、（ｃ）前記
第１の抵抗材層及び前記絶縁膜を覆って比較的抵抗率の
低い抵抗材を被着して第２の抵抗材層を形成する工程と
、（ｄ）前記絶縁膜を第１のエッチングマスクとして用
い且つ前記第２の抵抗材層上に所望の第２の抵抗パター
ンに対応した第２のエッチングマスクを配置した状態で
前記第１及び第２の抵抗材層の積層を選択的にエッチ除
去することにより前記第１の抵抗パターンに対応して残
存する前記第１の抵抗材層の一部からなる第１の抵抗と
前記第２の抵抗パターンに対応して残存する前記積層の
一部からなる第２の抵抗とを形成する工程とを含むもの
である。
【０００９】また、この発明による第２の抵抗形成法は
、（ａ）基板の絶縁性表面に抵抗材を被着して抵抗材層
を形成する工程と、（ｂ）前記抵抗材層の上に所望の抵
抗パターンに対応して絶縁膜を形成する工程と、（ｃ）
前記抵抗材層及び前記絶縁膜を覆って導電材を被着して
導電材層を形成する工程と、（ｄ）前記絶縁膜を第１の
エッチングマスクとして用い且つ前記導電材層上に所望
の電極又は配線パターンに対応した第２のエッチングマ
スクを配置した状態で前記抵抗材層及び前記導電材層の
積層を選択的にエッチ除去することにより前記抵抗パタ
ーンに対応して残存する前記抵抗材層の一部からなる抵
抗と前記電極又は配線パターンに対応して残存する前記
積層の一部からなる電極又は配線とを形成する工程とを
含むものである。
、（ａ）基板の絶縁性表面に抵抗材を被着して抵抗材層
を形成する工程と、（ｂ）前記抵抗材層の上に所望の抵
抗パターンに対応して絶縁膜を形成する工程と、（ｃ）
前記抵抗材層及び前記絶縁膜を覆って導電材を被着して
導電材層を形成する工程と、（ｄ）前記絶縁膜を第１の
エッチングマスクとして用い且つ前記導電材層上に所望
の電極又は配線パターンに対応した第２のエッチングマ
スクを配置した状態で前記抵抗材層及び前記導電材層の
積層を選択的にエッチ除去することにより前記抵抗パタ
ーンに対応して残存する前記抵抗材層の一部からなる抵
抗と前記電極又は配線パターンに対応して残存する前記
積層の一部からなる電極又は配線とを形成する工程とを
含むものである。
【００１０】
【作用】上記した第１の抵抗形成法によると、高抵抗率
の第１の抵抗材層と低抵抗率の第２の抵抗材層とを１回
のエッチング処理でパターニングするようにしたので、
第１及び第２の抵抗としてそれぞれ高抵抗及び低抵抗を
同時に得ることができる。
の第１の抵抗材層と低抵抗率の第２の抵抗材層とを１回
のエッチング処理でパターニングするようにしたので、
第１及び第２の抵抗としてそれぞれ高抵抗及び低抵抗を
同時に得ることができる。
【００１１】また、上記した第２の抵抗形成法によると
、抵抗材層と導電材層とを１回のエッチング処理でパタ
ーニングするようにしたので、抵抗と電極又は配線とを
同時に得ることができる。
、抵抗材層と導電材層とを１回のエッチング処理でパタ
ーニングするようにしたので、抵抗と電極又は配線とを
同時に得ることができる。
【００１２】
【実施例】図１〜図６は、この発明の一実施例による抵
抗形成法を示すもので、各々の図に対応する工程（１）
〜（６）を順次に説明する。
抗形成法を示すもので、各々の図に対応する工程（１）
〜（６）を順次に説明する。
【００１３】（１）例えばシリコンからなる半導体基板
１０の表面に選択酸化処理を施すことによりＳｉＯ２等
からなるフィールド絶縁膜１２を形成する。そして、絶
縁膜１２のアクティブ領域配置孔内の半導体表面を酸化
するなどしてＳｉＯ２等からなるゲート絶縁膜１４を形
成する。
１０の表面に選択酸化処理を施すことによりＳｉＯ２等
からなるフィールド絶縁膜１２を形成する。そして、絶
縁膜１２のアクティブ領域配置孔内の半導体表面を酸化
するなどしてＳｉＯ２等からなるゲート絶縁膜１４を形
成する。
【００１４】（２）例えばＣＶＤ法により絶縁膜１２，
１４の上にポリＳｉを堆積してポリＳｉ層１６を形成す
る。このポリＳｉ層１６には、堆積中又は堆積後に例え
ばリン等の不純物をドープして抵抗率を調整することが
できる。
１４の上にポリＳｉを堆積してポリＳｉ層１６を形成す
る。このポリＳｉ層１６には、堆積中又は堆積後に例え
ばリン等の不純物をドープして抵抗率を調整することが
できる。
【００１５】（３）ポリＳｉ層１６上にエッチングマス
ク用の絶縁膜１８を形成する。この絶縁膜１８は、一例
としてＣＶＤ法によりＳｉＯ２等の絶縁材を堆積した後
、その絶縁材層を所望の高抵抗パターンに対応してパタ
ーニングすることにより形成される。
ク用の絶縁膜１８を形成する。この絶縁膜１８は、一例
としてＣＶＤ法によりＳｉＯ２等の絶縁材を堆積した後
、その絶縁材層を所望の高抵抗パターンに対応してパタ
ーニングすることにより形成される。
【００１６】（４）例えばスパッタ法によりポリＳｉ層
１６及び絶縁膜１８の上にシリサイドを堆積してシリサ
イド層２０を形成する。
１６及び絶縁膜１８の上にシリサイドを堆積してシリサ
イド層２０を形成する。
【００１７】（５）所望の低抵抗パターンに対応したレ
ジスト層２２Ａと所望のゲート電極乃至配線パターンに
対応したレジスト層２２Ｇとをシリサイド層２０の上に
形成する。そして、レジスト層２２Ａ，２２Ｇ及び絶縁
膜１８をマスクとする選択エッチング処理によりポリＳ
ｉ層１６及びシリサイド層２０の積層のパターニングを
行なう。この後、レジスト層２２Ａ，２２Ｇを除去する
。絶縁膜１８は、除去してもよいが、残しておいて保護
膜の一部として利用してもよい。
ジスト層２２Ａと所望のゲート電極乃至配線パターンに
対応したレジスト層２２Ｇとをシリサイド層２０の上に
形成する。そして、レジスト層２２Ａ，２２Ｇ及び絶縁
膜１８をマスクとする選択エッチング処理によりポリＳ
ｉ層１６及びシリサイド層２０の積層のパターニングを
行なう。この後、レジスト層２２Ａ，２２Ｇを除去する
。絶縁膜１８は、除去してもよいが、残しておいて保護
膜の一部として利用してもよい。
【００１８】選択エッチング処理の結果として、ポリＳ
ｉ層１６の残存部１６Ａ及びシリサイド層２０の残存部
２０Ａからなるポリサイド製の低抵抗Ａと、ポリＳｉ層
１６の残存部１６Ｇ及びシリサイド層２０の残存部２０
Ｇからなるポリサイド製のゲート電極乃至配線Ｇと、ポ
リＳｉ層１６の残存部１６ＢからなるポリＳｉ製の高抵
抗Ｂとが同時的に得られる。ポリＳｉはポリサイドに比
べて約１０倍の抵抗率をもたせることができるので、高
抵抗Ｂとしては、小面積領域内に高抵抗値のものを形成
可能である。
ｉ層１６の残存部１６Ａ及びシリサイド層２０の残存部
２０Ａからなるポリサイド製の低抵抗Ａと、ポリＳｉ層
１６の残存部１６Ｇ及びシリサイド層２０の残存部２０
Ｇからなるポリサイド製のゲート電極乃至配線Ｇと、ポ
リＳｉ層１６の残存部１６ＢからなるポリＳｉ製の高抵
抗Ｂとが同時的に得られる。ポリＳｉはポリサイドに比
べて約１０倍の抵抗率をもたせることができるので、高
抵抗Ｂとしては、小面積領域内に高抵抗値のものを形成
可能である。
【００１９】（６）一例として基板１０がＰ型である場
合、ポリＳｉ層１６Ｇ及びシリサイド層２０Ｇの積層と
フィールド絶縁膜１２とをマスクとして半導体表面に選
択的にリン等のＮ型決定不純物をイオン注入することに
よりＮ＋型ソース領域２４及びＮ＋型ドレイン領域２６
を形成する。そして、ＰＳＧ等の層間絶縁膜２８を形成
した後、ソース及びドレイン領域２４，２６のためのコ
ンタクト孔を形成する。この後、基板上面にＡｌ等の配
線材を被着してパターニングすることによりソース及び
ドレイン領域２４，２６のための電極３０，３２を形成
する。
合、ポリＳｉ層１６Ｇ及びシリサイド層２０Ｇの積層と
フィールド絶縁膜１２とをマスクとして半導体表面に選
択的にリン等のＮ型決定不純物をイオン注入することに
よりＮ＋型ソース領域２４及びＮ＋型ドレイン領域２６
を形成する。そして、ＰＳＧ等の層間絶縁膜２８を形成
した後、ソース及びドレイン領域２４，２６のためのコ
ンタクト孔を形成する。この後、基板上面にＡｌ等の配
線材を被着してパターニングすることによりソース及び
ドレイン領域２４，２６のための電極３０，３２を形成
する。
【００２０】
【発明の効果】以上のように、この発明によれば、高抵
抗率の抵抗材層の上にエッチングマスク用の絶縁膜を形
成した後、これらの抵抗材層及び絶縁膜を覆って低抵抗
率の抵抗材層又は導電材層を形成し、１回のエッチング
処理で高抵抗率抵抗材層と低抵抗率抵抗材層又は導電材
層とをパターニングすることにより高抵抗と低抵抗、電
極又は配線とを同時に形成するようにしたので、工程が
簡単となり、コスト低減が可能となる効果が得られるも
のである。
抗率の抵抗材層の上にエッチングマスク用の絶縁膜を形
成した後、これらの抵抗材層及び絶縁膜を覆って低抵抗
率の抵抗材層又は導電材層を形成し、１回のエッチング
処理で高抵抗率抵抗材層と低抵抗率抵抗材層又は導電材
層とをパターニングすることにより高抵抗と低抵抗、電
極又は配線とを同時に形成するようにしたので、工程が
簡単となり、コスト低減が可能となる効果が得られるも
のである。
【図１】 酸化工程を示す基板断面図である。
【図２】 ポリＳｉ堆積工程を示す基板断面図である
。
。
【図３】 絶縁膜形成工程を示す基板断面図である。
【図４】 シリサイド堆積工程を示す基板断面図であ
る。
る。
【図５】 エッチング工程を示す基板断面図である。
【図６】 ソース・ドレイン形成工程を示す基板断面
図である。
図である。
１０：半導体基板、１２：フィールド絶縁膜、１４：ゲ
ート絶縁膜、１６：ポリＳｉ層、１８：絶縁膜、２０：
シリサイド層、Ｇ：ゲート電極乃至配線、Ａ：低抵抗、
Ｂ：高抵抗。
ート絶縁膜、１６：ポリＳｉ層、１８：絶縁膜、２０：
シリサイド層、Ｇ：ゲート電極乃至配線、Ａ：低抵抗、
Ｂ：高抵抗。
Claims (2)
- 【請求項１】（ａ）基板の絶縁性表面に比較的抵抗率の
高い抵抗材を被着して第１の抵抗材層を形成する工程と
、（ｂ）前記第１の抵抗材層の上に所望の第１の抵抗パ
ターンに対応して絶縁膜を形成する工程と、（ｃ）前記
第１の抵抗材層及び前記絶縁膜を覆って比較的抵抗率の
低い抵抗材を被着して第２の抵抗材層を形成する工程と
、（ｄ）前記絶縁膜を第１のエッチングマスクとして用
い且つ前記第２の抵抗材層上に所望の第２の抵抗パター
ンに対応した第２のエッチングマスクを配置した状態で
前記第１及び第２の抵抗材層の積層を選択的にエッチ除
去することにより前記第１の抵抗パターンに対応して残
存する前記第１の抵抗材層の一部からなる第１の抵抗と
前記第２の抵抗パターンに対応して残存する前記積層の
一部からなる第２の抵抗とを形成する工程とを含む抵抗
形成法。 - 【請求項２】（ａ）基板の絶縁性表面に抵抗材を被着し
て抵抗材層を形成する工程と、（ｂ）前記抵抗材層の上
に所望の抵抗パターンに対応して絶縁膜を形成する工程
と、（ｃ）前記抵抗材層及び前記絶縁膜を覆って導電材
を被着して導電材層を形成する工程と、（ｄ）前記絶縁
膜を第１のエッチングマスクとして用い且つ前記導電材
層上に所望の電極又は配線パターンに対応した第２のエ
ッチングマスクを配置した状態で前記抵抗材層及び前記
導電材層の積層を選択的にエッチ除去することにより前
記抵抗パターンに対応して残存する前記抵抗材層の一部
からなる抵抗と前記電極又は配線パターンに対応して残
存する前記積層の一部からなる電極又は配線とを形成す
る工程とを含む抵抗形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12210291A JPH04324672A (ja) | 1991-04-24 | 1991-04-24 | 抵抗形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12210291A JPH04324672A (ja) | 1991-04-24 | 1991-04-24 | 抵抗形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324672A true JPH04324672A (ja) | 1992-11-13 |
Family
ID=14827695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12210291A Pending JPH04324672A (ja) | 1991-04-24 | 1991-04-24 | 抵抗形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318686B1 (ko) * | 1998-10-27 | 2001-12-28 | 윤종용 | 반도체 장치의 다층 게이트 전극 및 그 제조 방법 |
-
1991
- 1991-04-24 JP JP12210291A patent/JPH04324672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318686B1 (ko) * | 1998-10-27 | 2001-12-28 | 윤종용 | 반도체 장치의 다층 게이트 전극 및 그 제조 방법 |
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