KR0165340B1 - 반도체 소자의 전기적 배선을 위한 접촉 구조 및 그 접촉 방법 - Google Patents

반도체 소자의 전기적 배선을 위한 접촉 구조 및 그 접촉 방법 Download PDF

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Abstract

반도체 소자의 전기적 배선을 이루기 위한 접촉 및 접촉 방법에 있어서, 특히 선행하여 형성된 접촉 전극과 후행하여 형성되는 접촉 전극과의 단락이 발생하지 않는 접촉 및 그 접촉 방법에 관한 것에 대해 기재되어 있다. 먼저 상기의 접촉은 반도체 기판 상에 선행하여 형성된 전극의 외부면에 식각 방지를 위한 보호막을 입혀 후행하여 형성되는 전극과의 단락이 방지될 수 있도록 한다. 한편, 상기의 접촉 방법은 반도체 소자의 제조 공정에서 선행하여 형성되는 전극의 외부면에 식각 보호막을 입히고, 이를 식각 마스크로 이용하여, 후행하여 형성되는 전극의 접촉을 위한 접촉창을 식각하여 형성시키는 과정으로 진행된다. 더우기 한정된 영역에 일차로 형성되는 전극이 많았을 때는 본문에 기재된 접촉 및 그 접촉 방법은 탁월한 효과를 가지며, 따라서 소자의 집적화에 큰 기여를 한다. 즉, 상기와 같이 형성된 접촉은 상기한 바와 같이 단순히 전극간의 단락 방지의 효과는 물론, 궁극적으로는 반도체 소자의 고집적화에 따른 문제점이 해결된다.

Description

반도체 소자의 전기적 배선을 위한 접촉 구조 및 그 접촉방법
제1도는 본 발명의 일 목적을 달성하기 위한 일 실시예를 도시한 단면도이다.
제2도 내지 제12도는 본 발명의 다른 목적을 달성하기 위한 일실시예를 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체 소자의 전기적 배선을 이루기 위한 접촉 및 그 접촉 방법에 있어서, 특히 반도체 소자의 이미 형성된 전극과 단락을 이루지 않는 접촉 및 그 접촉 방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라 반도체 소자 제조의 여러 공정 중, 특히 식각 공정에서의 공정 마진(Margin)이 감소되고, 이로 인하여 여러 복잡한 전기적 배선을 이루기 위한 접촉이 용이하게 실현될 수 없다. 즉, 이미 형성된 전극들의 사이를 통과하면서 반도체 기판에 새로운 접촉 전극을 형성시키려면 식각 공정을 진행시켜 이미 형성된 전극들 사이를 통과하는 접촉창을 형성시키는 것이 통상적이다. 그러나, 상기에서 진행되는 식각 공정은 공정 마진의 감소 및 탈정합(Mis-align)으로 인하여 이미 형성된 전극들의 일부가 식각되어 노출되는 접촉창이 형성되고, 이러한 접촉창에 후속되는 접촉을 실현하게 되면 전극 간의 단락은 피할 수 없게 된다. 결국, 상기와 같은 종래의 방법에 의해서 형성되는 접촉 전극들은 이미 형성된 전극들의 일부 식각되어 노출된 부위에서 전기적 단락이 일어나게 된다. 이는 반도체 소자의 전기적 특성을 저해하게 됨으로써, 소자의 집적화를 위해서는 상기의 문제를 방지할 수 있는 대안이 요망되고 있다.
따라서, 본 발명은 전술한 종래의 반도체 소자의 전기적 배선을 위한 접촉 및 그 형성에 있어서 식각 보호막을 개재함으로써, 상기의 문제점을 해결, 즉 이미 형성된 전극들과 단락이 일어나지 않는 접촉 전극을 제공함에 일 목적이 있으며, 상기의 문제를 해결할 수 있는 접촉 전극을 형성시키기 위한 방법을 제공함에 다른 목적이 있다.
본 발명의 상기 일 목적을 달성하기 위한 반도체 소자의 전기적 배선을 이루기 위한 접촉에 있어서, 반도체 기판 상에 형성된 제1 및 제2 하부 전극: 상기 제1 및 제2 하부 전극을 각각 둘러싸는 형태로 형성된 제1 및 제2 식각 보호막: 그 상단부의 폭은 상기 제1 및 제2 식각 보호막 사이의 폭보다 크고, 그 하단부의 폭은 상기 제1 및 제2 식각 보호막 사이의 폭과 같은 접촉창이 형성되어 있고, 소정의 식각에 대해 상기 제1 및 제2 식각 보호막을 구성하는 물질의 식각율과는 다른 식각율을 갖는 물질로 형성된 층간 절연층: 및 상기 접촉창을 통해 상기 제1 및 제2 전극 사이로 노출된 반도체 기판과 연결되는 상부 전극으로 구비하는 것을 특징으로 하는 반도체 소자의 접촉 구조를 제공한다.
이때, 본 발명의 상기 일 목적은 다음의 여러 가지에 의하여도 바람직하게 달성될 수 있다.
상기 제1 및 제2 식각 보호막은 질화물, 알루미늄 산화물 및 붕소 질화물 중 선택된 어느 하나의 물질로 구성될 수 있다.
상기 제1 층간 절연층은 산화물, 폴리이미드(Polyimide) 및 무기산화물 중 어느 하나로 구성될 수 있다.
상기 상부 전극은 폴리실리콘층, 금속층 및 금속 실리사이드층을 조합하여 이루어지는 것 중의 어느 하나의 층형 구조로 형성될 수 있다.
이때, 상기 금속 실리사이드는 텅스텐(W), 몰리브텐(Mo), 백금(Pt), 탄탈륨(Ta) 및 티탄(Ti) 중 어느 하나의 금속을 이용하여 이루어진 금속 실리사이드(MxSi)로 구성될 수 있다.
또한, 상기 상부 전극은 티탄(Ti), 탄탈륨(Ta) 및 팅스텐(W)의 금속 중 어느 하나의 금속을 이용한 금속 질화물(MxNy)로 구성될 수 있다.
한편, 상기 상부 전극은 후속되는 접촉에 대한 공정 마진에 대한 여유를 줄 수 있도록 그 하부보다 그 상부가 넓은, 예컨대 패드형으로 형성될 수 있다.
본 발명의 상기 다른 목적을 달성하기 위한 반도체 소자의 전기적 배선을 이루기 위한 접촉 방법에 있어서, 반도체 기판 상에 제1 및 제2 하부 저극을 형성하는 제1 단계; 상기 제1 및 제2 하부 전극의 노출면을 각각 둘러싸는 형태로 제1 및 제2 식각 보호막을 형성하는 제2 단계; 상기 제1 및 제2 식각 보호막이 형성되어 있는 반도체 기판의 전면에 소정의 식각에 대해 상기 제1 및 제2 식각 보호막을 구성하는 물질의 식각율과는 다른 식각율을 갖는 물질로 층간 절연층을 형성하는 제3단계; 그 상단부의 폭은 상기 제1 및 제2 식각 보호막 사이의 폭보다 크고 그 하단부의 폭은 상기 제1 및 제2 식각 보호막 사이의 폭과 같은 접촉창을 상기 제1 및 제2 하부 전극 사이의 반도체 기판이 노출되도록 형성하는 제4 단계; 및 상기 접촉창을 통해 반도체 기판과 접촉하는 상부 전극을 형성하는 제5단계를 포함하는 것을 특징으로 하는 반도체 소자의 접촉 방법을 제공한다.
이때. 본 발명의 상기 다른 목적은 다음의 여러 가지에 의해서도 바람직하게 달성될 수 있다.
상기 제1 및 제2 식각 보호막은 질화물, 알루미늄 산화물 및 붕소 질화물 중 어느 하나의 물질로 구성될 수 있다.
상기 제1 및 제2 층간 절연층은 산화물, 폴리사이드 및 무기산화물 중 어느 하나의 물질로 구성될 수 있다.
상기 상부 전극은 폴리실리콘층, 금속층 및 금속 실리사이드층을 조합하여 이루어지는 것 중의 어느 하나의 충형 구조로 형성될 수 있다. 이때, 상기 금속 실리사이드는 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 탄탈륨(Ta) 및 티탄(Ti) 중 어느 하나의 금속을 이용하여 이루어진 금속 실리사이드(MxSiy)로 구성될 수 있다. 또한, 상기 상부 전극은 티탄(Ti), 탄탈륨(Ta) 및 팅스텐(W)의 금속 중 어느 하나의 금속을 이용한 금속 질화물(MxNy)으로 구성될 수 있다.
한편, 상기 상부 전극은 후속되는 접촉에 대한 공정 마진에 대한 여유를 줄 수 있도록 그 하부보다 그 상부가 넓은, 예컨대 패드형으로 형성될 수 있다.
이하에서 참조 설명되는 본 발명에 의한 실시예는 반도체 소자의 활성 영역 상에 두 개의 게이트 전극이 형성되어 있고, 그 두 게이트 전극 사이로 패드형의 드레인 전극이 형성되어 있으며, 상기의 두 게이트 전극 및 드레인 전극의 양측에는 커패시터 도전층이 형성된 트랜지스터이다.
이하, 첨부 도면을 참조하여 본 발명에 의한 일 실시예에 대하여 보다 상세하게 설명하기로 한다.
제1도는 본 발명의 상기 일 목적을 달성하기 위한 일 실시예를 도시한 단면도이다.
반도체 기판(100)은 필드 산화막(105)에 의해 소자 활성 영역과 비활성 영역으로 구분되고, 소자 활성 영역의 반도체 기판(100) 상에 제1 게이트 산화막(110)과 제2 게이트 산화막(111)이 형성되어 있고, 그 각각의 상에 제1 게이트 전극(115)과 제2 게이트 전극(116)이 형성되어 있다. 상기 제1 및 제2 게이트 전극(115a 및 l15b)의 노출된 외면에 제1 및 제소 식각 보호막(120a 및 120b)이 둘러싸여 있다. 상기 제1 및 제2 식각 보호막(120a 및 120b)이 형성되어 있는 반도체 기판(100)의 전면에 소정의 식각에 대해 상기 제1 및 제2 식각 보호막(120a 및 120b)을 구성하는 물질의 식각율과는 다른 식각율을 갖는 물질로 제1 층간 절연층(130)이 형성되어 있다. 그 상단부의 폭은 상기 제1 및 제2 식각 보호막(120a 및 120b) 사이의 폭보다 크고 그 하단부의 폭은 상기 제1 및 제2 식각 보호막(120a 및 120b) 사이의 폭과 같은 제1 접촉창(도면상 상기 패드형 전극(140)의 지주부에 해당한다)을 통하여 상기 제1 및 제2
게이트 전극(115a 및 l15b) 사이의 노출된 반도체 기판(100)에 접촉되어 있는 패드형의 드레인 전극(140)이 형성되어 있다. 이때 상기 드레인 전극(140)이 패드형인 것은 후속되는 상기 드레인 전극(140)과의 접촉을 형성하기 위한 공정에서 공정 마진을 높이기 위함에 있다. 상기 패드형 드레인 전극(140)의 노출된 부위를 둘러싸도록 제3 식각 보호막(145)이 형성되어 있다.
계속하여, 제1도에 도시된 커패시터 전극(160)은 상기 드레인 전극(140)을 형성하는 과정과 동일한 원리로 형성된다 즉, 먼저 상기 결과물의 전면 상에 제2 층간 절연층(150)을 형성한 후 식각 공정을 진행하여 반도체 기판(100)을 노출시키는 제2 접촉창(155)을 형성하고, 이를 통하여 커패시터 전극(160)을 상기 노출된 반도체 기판(100)에 접촉시킴으로써 형성된다.
이때, 상기 제1도에 도시된 실시에는 다음의 여러 가지에 의해 실시함이 바람직하다.
먼저, 상기 제1, 제2 및 제3 식각 보호막(120a, 120b 및 145)은 질화물, 알루미늄 산화물 및 붕소 질화물 중 선택된 어느 하나의 물질로 구성될 수 있다. 한편, 상기 제1 및 제2 층간 절연층(130 및 150)은 산화물, 폴리이미드(Polyimide) 및 무기산화물 중 어느 하나로 구성될 수 있다. 그리고, 상기 패드형 드레인 전극(140)은 폴리실리콘층, 금속층 및 급속 실리사이드층을 조합하여 이루어지는 것 중의 어느 하나의 층형 구조로 형성할 수 있다. 이때, 상기 금속 실리사이드는 팅스텐(W), 몰리브덴(Mo), 백금(Pt), 탄탈륨(Ta) 및 티탄(Ti) 중 어느 하나의 금속을 이용하여 이루어진 금속 실리사이드(MxSiy)로 구성될 수 있다. 또한, 상기 패드형 드레인 전극(140)은 티탄(Ti), 탄탈륨(Ta) 및 텅스텐(W)의 금속 중 어느 하나의 금속을 이용한 금속 질화물(MxNy)로 구성될 수 있다.
본 발명은 상기 실시예에서 알 수 있듯이 이미 형성된 접촉 전극과의 단락이 일어나지 않도록 식각 보호막을 개재하여 후속되는 접촉 전극을 형성함으로써 반도체 소자의 양호한 전기적 배선이 구현된다
첨부 도면 제2도 내지 제12도는 본 발명의 상기 다른 목적을 달성하기 위한 일 실시예를 순차적으로 설명하기 위하여 도시한 단면도들이다. 이때, 이하 참조 도면에서 상기 제1도와 동일한 참조 부호는 상기 제1도에 설명한 것과 동일한 부재를 나타낸다.
제2도는 반도체 기판(100) 상에 소자의 활성 영역이 한정되도록 소자 비활성 영역(105, 필드 영역이라고도 한다)이 형성된 것을 도시한 단면도로서, 이는 잘 알려진 통상의 방법인 국부적 산화 방법 등에 의하여 반도체 기판(100) 상에 필드 산화막(105)을 형성시키는 공정으로 진행된다.
제3도는 소자 활성 영역의 반도체 기판(100) 상에 게이트 산화막(110)과 두 개의 게이트 전극(115)이 형성된 것을 도시한 단면도로서, 이는 소자 활성 영역의 반도체 기판(100) 상에 게이트 산화막(110)을 얇게 증착하는 제1공정, 금속층을 상기 산화막(110) 상에 증착하는 제2공정 및 상기 금속층을 패턴 형성시킴으로써 제1 및 제2 게이트 전극(115a 및 115b)을 형성하는 제3공정으로 진행된다.
제4도는 상기 제1 및 제2 게이트 전극(115a 및 l15b)의 노출면에 제1 및 제2 식각 보호막(120a 및 120b)이 형성된 것을 도시한 단면도로서, 이는 식각 보호 물질을 상기 결과물의 전면 상에 입히는 제1공정, 상기 식각 보호 물질층을 패턴 형성시켜 상기 제1 및 제2 식각 보호막(120a 및 120b)을 형성하는 제2공정 및 상기 결과물의 전면을 에치백하는 제3공정으로 진행된다.
제5도는 상기 제1 및 제2 식각 보호막(120a 및 120b)을 불순물 도핑 마스크로하여 노출된 상기 게이트 산화막(110)을 통하여 상기 반도체 기판(100)에 불순물(125)을 도정하는 것을 도시한 단면도이다.
이때, 상기 제5도에서 점선으로 표시된 부위는 불순물이 도정된 소스 및 드레인 영역을 나타내지만 이하의 도면에 대한 설명에서는 그 표현을 생략하였다.
제6도는 상기의 결과물 전면 상에 제1 층간 절연층(130)이 도포된 것을 도시한 단면도이다.
이때, 상기 제1 층간 절연층(130)은 상기 제1 및 제2 식각 보호막(120a 및 120b)이 형성되어 있는 반도체 기판의 전면에 소정의 식각에 대해 상기 제1 및 제2 식각 보호막(120a 및 120b)을 구성하는 물질의 식각율과는 다른 식각율을 갖는 물질로 형성하여야 한다.
제7도는 상기 제1 및 제2 식각 보호막(120a 및 120b)을 식각 마스크로하여 상기 제1 층간 절연층(130)을 제거하여 상기 반도체 기판(100)의 일부가 노출시키는 제1 접촉창(135)이 형성된 것을 도시한 단면도로서, 이는 상기 제1 층간 절연층(130) 상에 감광막(도시되지 아니함)을 도포하는 제1공정, 상기 감광막(도시되지 아니함)에 사진 식각 공정에 의하여 패턴 형성시키는 제2 공정 및 상기 패턴 형성된 감광막(도시되지 아니함)과 상기 제1 및 제2 식각 보호막(120a 및 120b)을 식각 마스크로 하여 상기 제1 층간 절연층(130)을 제거하는 제3공정으로 진행된다.
이때, 상기 제1 접촉창의 상단부의 폭은 상기 제1 및 제2 식각 보호막 사이의 폭보다 크고 그 하단부의 폭은 상기 제1 및 제2 식각 보호막 사이의 폭과 같도록 형성된다. 따라서, 식각 공정을 위한 공정 마진에 여유를 갖게됨으로써 반도체 소자의 집적화에 기여하는 바가 크다.
제8도는 상기 제1 접촉창(135)을 통하여 반도체 기판(100)에 접촉을 이룬 패드형 드레인 전극(140)이 형성된 것을 도시한 단면도로서, 이는 상기 제1 접촉창(제7도의 135)에 도전 물질, 예컨대 도정된 폴리실리콘을 증착시키는 공정으로 진행된다.
이때, 상기 드레인 전극(140)의 상부는 후속되는 접촉 형성을 위한 식각 공정에서의 공정 마진에 여유를 가질 수 있도록 넓게, 예컨대 패드형으로 형성되는 것이 바람직하다
제9도는 상기 패드형 드레인 전극(140)의 노출면에 제3 식각 보호막(145)이 형성된 것을 도시한 단면도로서, 이는 상기 결과물의 전면 상에 식각 보호 물질을 입히는 제1공정 및 상기 식각 보호 물질을 패터닝하여 상기 패드형 드레인 전극(140)을 둘러싸게 하는 상기 제3식각 호막(145)를 형성하는 제2공정으로 진행한다.
이때, 비록 도시되지는 않았으나, 상기 드레인 전극(140)에 비트선과 접촉을 이루기 위한 접촉창을 형성시킨 후, 상기 접촉창에 비트선용 물질을 증착시킬 수 있다. 한편, 이미 형성된 비트선이 이후에 형성되는 접촉 전극과 단락되는 것을 방지하기 위하여 전술한 방법, 즉 식각 보호 물질을 이용하여 비트선을 피복시킨다.
제10도는 상기 결과물의 전면 상에 제2 층간 절연층(150)이 형성된 것을 도시한 단면도로서, 이는 전출한 제 1층간 절연층과 같은 기능을 갖는 물질로 형성한다.
제11도는 상기 반도체 기판(100)의 일부가 노출되도록 상기 제2 층간 절연층(150) 및 상기 제1 층간 절연층(130)을 제거하여 제2 접촉창(155)이 형성된 것을 도시한 단면도로서, 이는 상기 제2 층간 절연층(150) 상에 감광막(도시되지 아니함)을 도포시키는 제1공정, 상기 감광막(도시되지 아니함)을 사진 현상 후 선택적으로 제거하여 개구부(도시되지 아니함)를 형성시키는 제2공정 및 상기 공정에 의해 잔여한 감광막(도시되지 아니함)을 마스크로 하여 상기 제2 층간 절연층(150)과 상기 제1 층간 절연층(130)을 제거시키는 제3공정으로 진행된다.
이때, 이미 형성된 상기 제1, 제2 및 제3 식각 보호막(120a, 120b 및 145)은 상기 식각에 대하여 식각 방지 마스크로 작용하여 이미 형성된 상기 제1 및 제2 게이트 전극(115a 및 l15b) 및 드레인 전극(145)이 외부로 노출되지 않도록 한다. 따라서, 전기전 배선을 위한 후속되는 접촉과의 단락이 방지된다.
제12도는 상기 제2 접촉창(155)을 통하여 커패시터 전극(160)이 반도체 기판(100)에 접촉된 것을 도시한 단면도로서, 이는 상기 제2 접촉창(155)을 통하여 커패시터 전극(160) 물질을 증착하는 제1공정 및 상기 커패시터 전극(160)이 소정 부위에서 단절되도록 상기 결과물의 상면을 평탄화시키는 제2공정으로 진행된다.
이때, 상기 평탄화 공정은 화학 기계적 연마 방법으로 진행할 수 있으며, 후속 공정을 위한 임의적인 공정일 뿐이다.
이후, 상기의 결과물을 이용하여 통상의 여러 후속 공정에 의해 적절한 반도체 소자를 제작된다.
이때, 상기 제2도 내지 제12도에 도시하여 설명한 실시예는 다음의 여러 가지에 의해 실시함이 바람직하다.
상기 제1 제2 및 제3 식각 보호막(120a, 120b, 및 145)은 질화물, 알루미늄 산화물 및 붕소 질화물 중 선택된 어느 하나의 물질을 이용할 수 있다. 한편, 상기 제1 및 제2 층간 절연층(130 및 150)은 산화물, 폴리사이드 또는 무기산화물로 이루어진 물질을 이용할 수 있다. 그리고, 상기 패드형 드레인 전극(140)은 폴리실리콘층, 금속층 및 금속 실리사이드층의 조합으로 이루어진 것 중의 어느 하나의 층형 구조 구조로 형성될 수 있다. 이때, 상기 급속 실리사이드는 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 탄탈륨(Ta) 및 티탄(Ti) 중 선택된 어느 하나의 금속을 이용할 수 있다. 또한, 상기 드레인 전극(145) 및 커패시터 전극(160)은 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 탄탈륨(Ta) 및 티탄(Ti)의 금속군 중 선택된 어느 하나의 금속을 이용한 금속 실리사이드(MxSiy) 또는 티탄(Ti), 탄탈륨(Ta) 및 텅스텐(W)의 금속군 중 선택된 어느 하나의 금속 질화물(MxNy)을 이용할 수 있다.
전술한 바와 같이 본 발명은 반도체 소자의 전기적 배선을 위한 접촉 형성에 있어서, 반도체 소자의 집적도 증가로 인해 감소된 공정 마진에도 불구하고, 이미 형성된 접촉 전극과의 단락이 없이 형성된 접촉 구조 및 그 접촉 방법에 관한 것으로서, 반도체 소자의 고 집적화에 큰 기여를 할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 많은 변형이 당 분야에서 통상의 지식을 가진 자에 의하여 실가능함은 명백하다.

Claims (16)

  1. 반도체 소자의 전기적 배선을 이루기 위한 접촉 구조에 있어서, 반도체 기판 상에 형성된 제1 및 제2 하부 전극; 상기 제1 및 제2 하부 전극을 각각 둘러싸는 형태로 형성된 제1 및 제2 식각 보호막; 그 상단부의 폭은 상기 제1 및 제2 식각 보호막 사이의 폭보다 크고, 그 하단부의 폭은 상기 제1 및 제2 식각 보호막 사이의 폭과 같은 접촉창이 형성되어 있고, 소정의 식각에 대해 상기 제1 및 제2 식각 보호막을 구성하는 물질의 식각율과는 다른 식각율을 갖는 물질로 형성된 층간 절연층; 및 상기 접촉창을 통해 상기 제1 및 제2 전극 사이로 노출된 반도체 기판과 연결되는 상부 전극을 구비하는 것을 특징으로 하는 반도체 소자의 접촉 구조.
  2. 제1항에 있어서, 상기 제1 및 제2 식각 보호막은 질화물, 알루미늄 산화물 및 붕소 질화물 중 선택된 어느 하나의 물질로 형성된 것을 특징으로 하는 반도체 소자의 접촉 구조.
  3. 제1항에 있어서, 상기 제1 층간 절연층은 산화물, 폴리이미드(Polyimide) 및 무기산화물 중 어느 하나로 구성된 것을 특징으로 하는 반도체 소자의 접촉 구조.
  4. 제1항에 있어서, 상기 상부 전극은 폴리실리콘층, 금속층 및 금속 실리사이드층을 조합하여 이루어지는 것 중의 어느 하나의 층형 구조로 형성된 것을 특징으로 하는 반도체 소자의 접촉 구조.
  5. 제4항에 있어서, 상기 금속 실리사이드는 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 탄탈륨(Ta) 및 티탄(Ti) 중 어느 하나의 금속을 이용하여 이루어진 금속 실리사이드(MxSiy)로 구성된 것을 특징으로 하는 반도체 소자의 접촉 구조.
  6. 제1항에 있어서, 상기 상부 전극은 티탄(Ti), 탄탈륨(Ta) 및 팅스텐(W)의 금속 중 어느 하나의 금속을 이용한 금속 질화물(MxNy)로 형성된 것을 특징으로 하는 반도체 소자의 접촉 구조.
  7. 제1항에 있어서, 상기 상부 전극은 후속되는 접촉에 대한 공정 마진에 대한 여유를 줄 수 있도록 그 하부보다 그 상부가 넓게 형성된 것을 특징으로 하는 반도체 소자의 접촉 구조.
  8. 제7항에 있어서, 상기 상부 전극은 패드형으로 형성된 것을 특징으로 하는 반도체 소자의 접촉 구조.
  9. 반도체 소자의 전기적 배선을 이루기 위한 접촉 방법에 있어서, 반도체 기판 상에 제1 및 제2 하부 저극을 형성하는 제1 단계; 상기 제1 및 제2 하부 전극의 노출면을 각각 둘러싸는 형태로 제1 및 제2 식각 보호막을 형성하는 제2 단계; 상기 제1 및 제2 식각 보호막이 형성되어 있는 반도체 기판의 전면에 소정의 식각에 대해 상기 제1 및 제2 식각 보호막을 구성하는 물질의 식각율과는 다른 식각율을 갖는 물질로 층간 절연층을 형성하는 제3단계; 그 상단부의 폭은 상기 제1 및 제2 식각 보호막 사이의 폭보다 크고 그 하단부의 폭은 상기 제1 및 제2 식각 보호막 사이의 폭과 같은 접촉창을 상기 제1 및 제2 하부 전극 사이의 반도체 기판이 노출되도록 형성하는 제4 단계; 및 상기 접촉창을 통해 반도체 기판과 접촉하는 상부 전극을 형성하는 제5단계를 포함하는 것을 특징으로 하는 반도체 소자의 접촉 방법.
  10. 제9항에 있어서, 상기 제1 및 제2 식각 보호막은 질화물, 알루미늄 산화물 및 붕소 질화물 중 어느 하나의 물질로 구성된 것을 특징으로 하는 반도체 소자의 접촉 방법.
  11. 제9항에 있어서, 상기 제1 및 제2 층간 절연층은 산화물, 폴리사이드 및 무기산화물 중 어느 하나의 물질로 구성된 것을 특징으로 하는 반도체 소자의 접촉 방법.
  12. 제9항에 있어서, 상기 상부 전극은 폴리실리콘층, 급속층 및 금속 실리사이드층을 조합하여 이루어지는 것 중의 어느 하나의 층형 구조로 형성된 것을 특징으로 하는 반도체 소자의 접촉 구조.
  13. 제12항에 있어서, 상기 금속 실리사이드는 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 탄탈륨(Ta) 및 티탄(Ti) 중 어느 하나의 금속을 이용하여 이루어진 금속 실리사이드(MxSiy)로 구성된 것을 특징으로 하는 반도체 소자의 접촉 구조.
  14. 제9항에 있어서, 상기 상부 전극은 티탄(Ti), 탄탈륨(Ta) 및 텅스텐(W)의 금속 중 어느 하나의 금속을 이용한 금속 질화물(MxNy)로 형성된 것을 특징으로 하는 반도체 소자의 접촉 구조.
  15. 제9항에 있어서, 상기 상부 전극은 후속되는 접촉에 대한 공정 마진에 대한 여유를 줄 수 있도록 그 하부보다 그 상부가 넓게 형성된 것을 특징으로 하는 반도체 소자의 접촉 구조.
  16. 제15항에 있어서, 상기 상부 전극은 패드형으로 형성된 것을 특징으로 하는 반도체 소자의 접촉 구조.
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